JP3707642B2 - 記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ヘッドアクチュエータ側に設けられたヘッドICのリードラインに混入するノイズを除去する磁気ディスク装置等の記憶装置に関し、特に、シリアル転送によるレジスタ設定でプリアンプの回路パラメータや動作モード等を制御するヘッドICをアクチュエータ側のFPC上に配置した記憶装置に関する。
【0002】
【従来の技術】
近年、情報化社会における情報量の増大化に伴い、磁気ディスク装置の記憶容量の増加及び記憶データへのアクセスの高速化が要求されている。このため磁気ディスク装置は、記録密度(BPI)の増加が著しくなってきている。しかし、転送レートの高速化に伴い、高周波ノイズの影響が問題となっている。
【0003】
特に、微弱なヘッド読取信号を増幅するヘッドIC回路であるR/Wプリアンプ回路にノイズが加わると、リードデータにノイズが混入してしまうため、エラーレートが増加し、性能が低下する問題がある。
図13は従来の磁気ディスク装置のR/Wプリアンプとデジタル回路側となるMPUのブロック図である。従来は、MPU101からヘッド側のR/Wプリアンプ102に対しては、ヘッド選択HS0,HS1,HS2の各々に対応したヘッド切替ライン103−1〜103−3や、リード/ライトを切り替えるR/W切替ライン104等を、リードデータライン106やライトデータライン107と共にFPC上にパラレルに配置している。
【0004】
このヘッド切替ライン103−1〜103−3やR/W切替ライン104からリードライン106にノイズが混入しないようするため、それぞれ抵抗RとコンデンサCを備えたローパスフィルタ105等のノイズ除去回路を設けている。
【0005】
【発明が解決しようとする課題】
しかしながら、ヘッドIC回路としてのR/Wプリアンプ回路が高機能になるにつれて機能設定用のラインが多数必要となってきている。例えば、ライト電流やMRヘッドの採用に伴うリード・センス電流の切替え、アクセス時のアクティブ・モードとアクセス待ちでのパワーセーブ・モードの設定等がある。そこで、図14のように、R/Wプリアンプ回路内にレジスタ205を内蔵し、シリアル転送によるレジスタ設定によって高機能化に対応できるようにしている。
【0006】
ここでシリアル転送ラインは、シリアルデータイネーブル信号SDENを送る転送ライン202、シリアル転送クロックSCLKを供給する転送ライン203、及びレジスタ設定データSDATAを送る転送ライン204の3本となる。
図15は、図14のシリアル転送ラインの動作である。図15(A)のシリアルデータイネーブル信号SDENは、ハイ・イネーブルの信号であり、通常は、イネーブル時にデータがレジスタ205にセットされる。
【0007】
図15(B)のシリアル転送クロックSCLKは、データ・セット用のクロックであり、この場合は立ち上がりエッジでデータ・セットを行っている。図15(C)のシリアル転送データSDATAは、シリアル転送クロックSCLKの立ち上がりで確定され、レジスタ205に対する転送データを設定する。
更に、FPC上のR/Wプリアンプユニット202には、MPU201を含むデジタル回路部分からのノイズがデジタル用電源DVccの電源ライン等から回り込まないようにするため、アナログ用電源AVccの電源系統を分離している。
【0008】
しかし、デジタル回路側となるMPU201からシリアル転送用の信号ライン202,203,204をR/Wプリアンプ回路202に直接接続しているため、デジタル回路部分に含まれるクロックや電源等のノイズ成分が、シリアル転送用の信号ライン202,203,204からR/Wプリアンプ回路202へ流入し、微弱なヘッド読取データに乗ってしまい、信号品質が劣化する問題点があった。
【0009】
また、FPC上の信号ライン間でのクロストークによって、シリアル転送用の信号ライン202,203,204からのノイズがリードデータライン206のリードデータに乗ってしまうという問題点もあった。
この結果、R/Wプリアンプ回路のレジスタ設定用のシリアル転送ラインの信号は、内部で高速動作させるために高周波ノイズを含むMPU又はゲートアレイ等で生成されるためノイズを含んでおり、デジタル回路では問題にならないノイズ成分でも、微弱アナログ信号を増幅するR/Wプリアンプユニットに対しては大きな問題となっている。
【0010】
本発明は、このような従来の問題点に鑑みてなされたもので、シリアル転送によるレジスタ設定により高機能化されたヘッドIC回路としてのR/Wプリアンプ回路に対するノイズの流入を確実に防止するようにした磁気ディスク装置等の記憶装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
図1は本発明の原理説明図である。ここで図1(A)は構成であり、図1(B)はシリアル転送ラインのタイミングチャートである。
まず本発明は、ディクス媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと装置筐体との間をFPCによって電気的に接続し、FPC上のシリアル転送ラインを使用したレジスタの設定により回路パラメータや動作状態を制御可能なR/Wプリアンプ回路として機能するヘッドIC回路2をアクチュエータ側のFPC上に配置した磁気ディスク装置等の記憶装置を対象とする。
【0012】
このような記憶装置につき本発明にあっては、ヘッドIC回路2のレジスタを設定するMC等のデジタル回路1側に、レジスタ設定時以外はシリアル転送ライン7−1〜7−3をハイインピーダンス(Hi−Z)にするハイインピーダンス回路3を設けたことを特徴とする。
ここで、ハイインピーダンス回路3をデジタル回路1を構成するIC回路に内蔵することによって部品点数を削減できる。またデジタル回路1側のIC回路内に設けることができない場合には、ハイインピーダンス回路3をデジタル回路1を構成するIC回路の外部に設けてもよい。
【0013】
更に、デジタル回路1とハイインピーダンス回路3の電源系統は、同じデジタル用電源系統であってもよいが、デジタル回路1側からのノイズ混入を低減するためには、デジタル回路1とハイインピーダンス回路3の電源系統を、別々に分離したデジタル用電源系統とすることが望ましい。
このような本発明の記憶装置によれば、R/Wプリアンプ回路として機能するヘッドIC回路のレジスタ設定に使用するシリアル転送ラインを、データ設定時以外は、ハイインピーダンスにすることにより、信号ラインをMPUを含むデジタル回路側とヘッドIC回路側を電気的に絶縁分離し、デジタル回路側のノイズをヘッドIC回路に及ぼさないようにする。その結果、ヘッド読取りによる再生信号へのノイズの混入を防ぎ、再生信号の品質を向上できる。
【0014】
【発明の実施の形態】
図2は本発明のR/Wプリアンプ回路に対するノイズ除去が適用される磁気ディスク装置のブロック図である。ハードディスクドライブ(HDD)として知られた磁気ディスク装置は、ディスクエンクロージャ10とコントロール回路ボード12で構成される。
【0015】
ディスクエンクロージャ10にはヘッドIC回路として実装されたR/Wプリアンプ回路2、ヘッドアクチュエータの先端に支持されて磁気ディスク媒体のトラックを横切る方向に位置決めされるヘッドアッセンブリィ16、ヘッドアクチュエータを駆動するボイスコイルモータ(以下「VCM」という)、および磁気ディスク媒体を回転するスピンドルモータ34を備える。
【0016】
ディスクエンクロージャ10に設けたR/Wプリアンプ回路2は、ヘッド選択、リード/ライト切替えの通常の機能に加え、ライト電流やMRヘッドに対するリードセンス電流の切替え、更にはパワーセーブ等のモード設定等の多機能化が図られており、コントロール回路ボード12側からのシリアル転送ラインによるレジスタ設定により回路パラメータやモード設定が制御される。このためR/Wプリアンプ回路2に対しては、コントロール回路ボード12側よりシリアル転送ライン7が接続されている。
【0017】
ヘッドアッセンブリィ16はディスクエンクロージャ10に設けている磁気ディスク媒体の記録面の枚数に対応した数だけ設けられ、各ヘッドアッセンブリィ16はインダクティブヘッドを用いたライトヘッドとMRヘッドを用いたリードヘッドを一体化した複合ヘッドアッセンブリィを使用している。
コントロール回路ボード12側には、ハードディスクドライブ全体の制御を行うMCU(マイクロコントローラユニット)、リードチャネル回路20、ハードディスクコントローラ(HDC)24、不揮発性メモリとして設けられたフラッシュPEROM26、DRAMを使用したデータバッファ28、VCM32およびスピンドルモータ34を駆動するサーボコントローラ36、更に上位コントローラに対するインタフェースコネクタ38が設けられている。
【0018】
ディスクエンクロージャ10とコントロール回路ボード12側との接続はFPC5,35を使用して行っている。
図3は図2のハードディスクドライブの上部カバーを外して平面的に見た内部構造であり、磁気ディスク媒体15に対し筐体コーナ側を回転中心としてヘッドアクチュエータ6が設けられている。ヘッドアクチュエータ6の先端にはヘッドアッセンブリィ16が設けられ、反対側にVCM32を配置している。FPC5は回動側となるヘッドアクチュエータ6の側面と筐体側面の固定側との間に設けられており、ヘッドアクチュエータ6側に装着しているFPCの部分にヘッドIC回路としてのR/Wプリアンプ回路2を実装している。
【0019】
図4は図3のFPC5を取り出して平面的に一部省略して表わしている。FPC5は、上側をコントロール回路ボード接続部40とし、中央の変形部となるバンド部46を介して下側をヘッドアクチュエータ6の側面に装着するヘッド接続部48としている。
コントロール回路ボード接続部40には3本のシリアル転送ライン7が引き出されており、またその左側に一対のリードデータライン46とライトデータライン44を引き出している。シリアル転送ライン7、リードデータライン46およびライトデータライン44は、FPCの最も幅が狭くなるバンド部46を通ってヘッドアクチュエータ6の側面に装着されるヘッド接続部48に至っており、このヘッド接続部48の部分にヘッドIC回路となるR/Wプリアンプ回路2を実装している。
【0020】
このようにコントロール回路ボード12とディスクエンクロージャ10を電気的に接続するFPC5上では、ヘッドアッセンブリィ16のMRヘッドからのリード信号を送るリードデータライン46とR/Wプリアンプ回路2の高機能化の各種設定のためのレジスタ設定を行うシリアル転送ライン7が近接して並んでおり、デジタル回路側となるシリアル転送ラインのクロック等のノイズがクロストークによりリードデータライン46に乗り易い環境となっている。
【0021】
再び図2を参照するに、リードチャネル回路20には、R/Wプリアンプ回路2のヘッド選択により選択された適宜のヘッドアッセンブリィ16に対しライトアクセスまたはリードアクセスを行うための回路が設けられている。即ちハードディスクコントローラ24によりリードチャネル回路20に対するライトゲート信号がオンするライト動作時にあっては、ライト変調系統が有効となる
ハードディスクコントローラ24でフォーマットが済んだNRZライトデータは、8/9エンコーダで符号化された後、プリコーダでパーシャルレスポンス最尤検出のための1/(1+D)mのプリコードを行った後、書込補障を行い、最終的に書込FFによって書込信号に変換され、FPC5よりR/Wプリアンプ回路2に供給され、R/Wプリアンプ回路2に設けているライトドライバにより、そのとき選択されているヘッドアッセンブリィ16を使用して磁気ディスク媒体に記録される。
【0022】
またハードディスクコントローラ24からのリードゲート信号がオンとなるリード動作の際には、R/Wプリアンプ回路2は、そのとき選択されているヘッドアッセンブリィ16のMRヘッドからの読取信号を増幅した後にリードチャネル回路20のリード復調系統に入力し、AGCアンプで増幅した後にローパスフィルタを通し、続いて自動等化器で例えばパーシャルレスポンス・クラス4(PR4)の波形等化を施し、ビタビ検出器で最尤検出によりリードデータを復元する。
【0023】
そして、8/9デコーダでNRZリードデータを復号化し、ハードディスクコントローラ24に出力する。ハードディスクコントローラ24にあっては、リードデータについてECC処理を行い、訂正可能なエラーがあればエラー訂正を行った後に、データバッファ28を経由してインタフェースコネクタ38より上位装置にリードデータの転送を行う。
【0024】
サーボコントローラ30は、リードチャネル回路20に設けたサーボフ復調系統で復調したサーボ信号に基づくヘッド位置をMCU1を経由して受け、ヘッドを目的トラックに移動するためのシーク制御とシーク完了後のオントラック制御をVCM32の駆動で行う。またハードディスクドライブの電源投入による起動時にスピンドルモータ34の起動制御を行い、起動完了後は予め定めた一定回転速度の定速制御を行っている。
【0025】
更に、発振器22はMCU1およびハードディスクコントローラ24で使用する基準クロック信号を発振しており、またパワーモニタ36はハードディスクドライブにおける電力消費の状態を監視し、例えば上位装置からのアクセス待ち状態にあってはパワーセーブモードに切り替え、アクセスを受けるとパワーセーブモードを解除して通常モードとすることで消費電力の低減を図っている。
【0026】
図5は、図2のMCU1に設けられたR/Wプリアンプ回路2に対するシリアル転送ライン7を通って加わるノイズを除去するための本発明の第1実施形態のブロック図である。
図5の第1実施形態にあっては、MCU1の内部にゲートアレイ等を含むMPU4に、ディスクエンクロージャ10側のR/Wプリアンプ回路2に設けているレジスタにデータを設定するためのシリアル転送の制御機能を設けている。即ち、この実施形態にあっては、R/Wプリアンプ回路2のレジスタ設定のためにMPU4はシリアルデータ・イネーブル信号SDEN、シリアル転送クロック信号SCLKおよびシリアル転送データ信号SDATAの3つを発生する。
【0027】
この3つのシリアル転送信号に対応してシリアル転送ライン7には、SDEN転送ライン7−1、SCLK転送ライン7−2およびSDATA転送ライン7−3の3本のラインが設けられている。本発明にあっては、MPU4からの転送ライン7の出力側にハイインピーダンス回路3を新たに設けている。
ハイインピーダンス回路3は図6のように、SDEN転送ライン7−1、SCLK転送ライン7−2およびSDATA転送ライン7−3のそれぞれに3ステート・バッファアンプ3−1,3−2,3−3を挿入接続しており、3ステート・バッファアンプ3−1〜3−3の制御端子に対してはMPU4からのハイインピーダンス制御ライン8を接続している。
【0028】
3ステート・バッファアンプ3−1〜3−3は、MPU4からのハイインピーダンス制御信号8をイネーブルにすると入出力間がハイインピーダンス状態となり、電気的に入力側と出力側の転送ラインを切り離すことができる。もちろん、ハイインピーダンス制御ライン8をディセーブル状態にしていると通常のバッファアンプとして機能し、入力のハイレベルとローレベルに対応した出力のハイレベルとローレベルの出力を行う。
【0029】
図7は図5のMPU4からのシリアル転送信号によるR/Wプリアンプ回路2のレジスタ設定動作のタイミングチャートである。MPU4はリードアクセスに先立って、R/Wプリアンプ回路2のレジスタにリード動作に必要なリード/ライト切替え、ヘッドセレクト、MRヘッドのセンス電流制御等の機能選択のためのレジスタ設定を行う場合に、図7(A)のようにレジスタ設定機関に亘ってハイインピーダンス制御信号をディセーブル状態として図6の3ステート・バッファアンプ3−1〜3−3のハイインピーダンス状態(Hi−Z)を解除してバッファアンプとして動作可能状態とする。
【0030】
このようにして3ステート・バッファアンプ3−1〜3−3のハイインピーダンス状態の解除が済むと、図7(A)のようにレジスタ設定機関に亘ってSDEN転送ライン7−1をイネーブル状態とし、同時に図7(B)のようにシリアル転送クロック信号SLCKをSLCKラインに出力し、更に図7(C)のようにシリアル転送データ信号SDATAとして各種の機能を設定するためのデータD1,D2,D3,・・・DXXをSDATAライン7−3に転送する。
【0031】
このようなR/Wプリアンプ回路2に対するレジスタ設定が済むと、再びハイインピーダンス制御ライン8がイネーブル状態となり、図6の3ステート・バッファアンプ3−1〜3−3がハイインピーダンス状態(Hi−Z)となって、MCU1側をR/Wプリアンプ回路2側に対し電気的に切り離す。
このためMCU1側となるデジタル回路部でクロックやデータ等のパルス的な信号変化があっても、R/Wプリアンプ回路2に対しレジスタ設定を行っている期間以外はハイインピーダンス回路3により転送ライン7の信号ライン7−1〜7−3が全てハイインピーダンスの絶縁状態となっており、図2に示したようにR/Wプリアンプ回路2からFPC5を通ってコントロール回路ボード12のリードチャネル回路20に出力されるリード信号に、MCU1側のデジタル回路部によるクロック等に起因したノイズが混入することが確実に防止できる。
【0032】
また図5の実施形態にあっては、R/Wプリアンプ回路2側に対する電源系統はアナログ用の電源電圧AVccとし、MCU1側のデジタル用の電源DVcc1と別の電源系統としている。更にMCU1に内蔵しているハイインピーダンス回路3に対する電源をデジタル的なノイズ源となるMPU4側のデジタル用電源電圧DVcc1の電源系統とは別の電源系統によるデジタル用電源電圧DVcc2としている。
【0033】
このためMPU4からのシリアル転送ライン7を経由したR/Wプリアンプ回路2側へのノイズ混入の防止に加え、ハイインピーダンス回路3をMPU4側のクロック等によるノイズの影響を受けない別のデジタル用電源の電源電圧DVcc2としたことで、デジタル用電源系統からの転送ライン7に対するノイズの混入も確実に防止できるようにしている。
【0034】
図8は図5に示した本発明で使用されるR/Wプリアンプ回路2の具体例である。図8のR/Wプリアンプ回路2は、制御レジスタ回路60、ヘッド選択回路62、ライトドライバ64、プリアンプ66、アンプ68、ブースタ70を備えている。制御レジスタ回路60に対しては、MCU1側からのSDEN転送ライン7−1、SCLK転送ライン7−2およびSDATA転送ライン7−3を使用した図7に示したような転送信号の供給により、ヘッドアッセンブリィとのリードライトに必要な各種の回路パラメータや動作モードの設定ができる。
【0035】
図8の実施形態にあっては、制御レジスタ60に対するレジスタ設定によりヘッド選択回路62を制御するリードライト切替えとヘッド選択、ライトドライバ64の制御によるライト電流の設定制御、プリアンプ66に続いて設けられたアンプ68によるリード信号のゲイン制御、アンプ68に続いて設けたブースタ70による広域共調のブーストアップ周波数の切替制御、更にはMRヘッドバイアス制御回路72によるMRヘッドに対するセンサ電流を最適化するためのバイアス制御ができる。
【0036】
更に制御レジスタ60によるモード制御としては、
▲1▼ライトモード
▲2▼ライトモードでのMRバイアス制御のオン
▲3▼サーボライトモード
▲4▼リードモード
▲5▼アイドルモード
等が設定できる。このような高機能化されたR/Wプリアンプ回路2に対しては、例えばテキサスインスツルメント製のTLS24F556DBT等を使用することができる。
【0037】
図9は図5のMCU1側に設けているMPU4によるハイインピーダンス回路3の制御に伴うシリアル転送制御のフローチャートである。まずステップS1において、MPU4にリードアクセス要求が発生すると、ステップS1でR/Wプリアンプ回路2に対するレジスタ変更要求を行い、ステップS2でハイインピーダンス回路3をディセーブル状態として転送ライン7のハイインピーダンスを解除する。
【0038】
続いてステップS3で、ハイインピーダンス状態が解除された転送ライン7を使用してR/Wプリアンプ回路2に対しシリアル転送処理によりレジスタ設定を行う。このレジスタ設定のデータ転送が済むと、ステップS4で、ハイインピーダンス回路3をハイインピーダンス状態に設定してMCU1とR/Wプリアンプ回路2の転送ライン7による接続を絶縁状態に切り離し、この状態でステップS5のデータリードを行う。
【0039】
これによってデータリードを行っている間、転送ライン7はハイインピーダンス状態におかれ、MCU1を含むデジタル回路側からのクロック等のノイズがR/Wプリアンプ回路2側に転送ライン7を経由して流れ込み、リードチャネル回路20に対するリード信号に混入することを確実に防止できる。
図10は本発明の第2実施形態であり、この実施形態にあってはMCU1の内部にハイインピーダンス回路3を図5の実施形態のように設けることができない場合であり、この場合にはMCU1の外部にハイインピーダンス回路3を設けている。
【0040】
MCU1に対し外部に設けられたハイインピーダンス回路3は、図6の回路構成を備え、MCU1からの3本のSDEN,SCLKおよびSDATA転送ラインを入力接続し、出力よりR/Wプリアンプ回路2に同じ3本の転送ライン7−1〜7−3を接続している。またMCU1よりハイインピーダンス制御ライン8を引き出し、内蔵した3ステート・バッファアンプの制御端子にハイインピーダンス制御信号を供給している。
【0041】
また図10の実施形態にあっては、MCU1の外部に取り出したハイインピーダンス回路3に対する電源電圧は、同じデジタル用の電源電圧DVcc1としており、デジタル用電源ラインに対するMCU1側からのノイズの混入が少ない場合に適用できる。
図11は本発明の第3実施形態であり、この実施形態にあっては図10のMCU1に対し外部にハイインピーダンス回路3を設けた場合について、それぞれのデジタル用電源系統を分離したことを特徴とする。即ちMCU1のデジタル用電源電圧DVcc1の電源系統に対し、外部に設けているハイインピーダンス回路3のデジタル用電源電圧DVcc2を別の電源系統としている。
【0042】
これによってデジタル用電源系統を共通したことによってMCU1側のクロック等のノイズが電源系統を通じてハイインピーダンス回路3に回り込み、ハイインピーダンス状態にあっても出力側の転送ライン7に流れ込んでR/Wプリアンプ回路2のリード信号に混入してしまうことを確実に防止している。
図12は本発明のハイインピーダンス回路に代替可能な実施形態であり、MCU1に対するデジタル用電源電圧DVcc1の電源系統に対し転送ライン7にバッファ回路6を設け、このバッファ回路6については別のデジタル用電源電圧DVcc2を分離した電源系統からの電源供給を行うようにしたことを特徴とする。
【0043】
バッファ回路6にはSDEN,SCLKおよびSDATA転送ライン7−1〜7−3に対応して3つのバッファアンプ6−1,6−2,6−3が設けられており、3ステート・バッファアンプを使用しないことからハイインピーダンス状態への切替えは特に行っていない。
この図12の実施形態は、MCU1の電源電圧DVcc1の電源系統と分離した電源系統のデジタル用電源電圧DVcc2を用いるだけでR/Wプリアンプ回路2側の転送ライン7にノイズの混入が防止できるような場合に有効である。
【0044】
尚、上記の実施形態はR/Wプリアンプ回路のレジスタ設定に使用するシリアル転送ラインを例にとるものであったが、リード信号の出力中は休止状態におかれ、リード信号の出力期間以外に信号出力が行われるR/Wプリアンプ回路に対する信号ラインについて、全く同様に適用することができる。
【0045】
【発明の効果】
以上説明してきたように本発明によれば、R/Wプリアンプ回路として機能するヘッドIC回路のレジスタ設定を行う期間以外については、MCU等のデジタル回路側からのシリアル転送ラインをハイインピーダンス状態に維持することで、レジスタ設定用の転送ラインからのリード再生信号に対するノイズの混入を確実に防止し、再生信号の品質を向上させ、R/Wプリアンプ回路側の高機能化に影響されることなくエラーレートを更に低減させることができる。
【図面の簡単な説明】
【図1】本発明の原理説明図
【図2】本発明のノイズ除去を備えた磁気ディスク装置のブロック図
【図3】本発明が適用されるディスクドライブの内部構造の説明図
【図4】図3のヘッドアクチュエータと筐体間に配置したFPCを取り出した説明図
【図5】本発明による第1実施形態のブロック図
【図6】図5のハイインピーダンス回路の回路図
【図7】図5のシリアル転送ラインによるレジスタ設定のタイミングチャート
【図8】図5のR/Wプリアンプ回路の回路ブロック図
【図9】図5のMPUによるリード処理のフローチャート
【図10】ハイインピーダンス回路を外部に設けた本発明の第2実施形態のブロック図
【図11】MPUとハイインピーダンス回路を別電源に分離した本発明の第3実施形態のブロック図
【図12】本発明のハイインピーダンス回路の代替回路のブロック図
【図13】従来のパラレルラインによるR/Wプリアンプの機能設定のブロック図
【図14】従来のシリアル転送ラインのレジスタ設定によるR/Wプリアンプの機能設定のブロック図
【図15】図14のシリアル転送ラインによるレジスタ設定のタイミングチャート
【符号の説明】
1:デジタル制御回路(MCU)
2:R/Wプリアンプ回路(ヘッドIC回路)
3:ハイインピーダンス回路
3−1〜3−3:3ステート・バッファアンプ
4:MPU
5:FPC
6:ヘッドアクチュエータ
7:シリアル転送ライン
7−1:SDEN転送ライン
7−2:SLCK転送ライン
7−3:SDATA転送ライン
8:ハイインピーダンス制御ライン
9:バッファ回路
9−1〜9−3:バッファアンプ
10:ディスクエンクロージャ
11:磁気ディスク媒体
12:コントロール回路ボード
15:磁気ディスク媒体
16:ヘッドアッセンブリィ
18a,18b:コネクタ
20:リードチャネル回路
22:発振器
24:ハードディクコントローラ(HDC)
26:フラッシュPEROM
28:データバッファ
30:サーボコントローラ
32:ボイスコイルモータ(VCM)
34:スピンドルモータ
36:パワーモニタ
38:インタフェースコネクタ
40:プリント回路ボード接続部
42:ライトデータライン
44:リードデータライン
46:バンド部
48:ヘッド接続部
60:制御レジスタ回路
62:ヘッド選択回路
64:ライトドライバ
66:プリアンプ
68:アンプ
70:ブースタ
72:MRヘッドバイアス制御回路
Claims (5)
- ディクス媒体のトラックを横切る方向にヘッドを移動させるアクチュエータと装置筐体との間をFPCによって電気的に接続し、前記FPC上のシリアル転送ラインを使用したレジスタの設定により回路パラメータや動作状態を制御可能なR/Wプリアンプ回路として機能するヘッドIC回路を前記アクチュエータ側のFPC上に配置した記憶装置に於いて、
前記ヘッドIC回路のレジスタを設定するコントロール回路に、レジスタ設定時以外は前記シリアル転送ラインをハイインピーダンスにするハイインピーダンス回路を設けたことを特徴とする記憶装置。 - 請求項1記載の記憶装置に於いて、前記ハイインピーダンス回路を前記コントロール回路を構成するIC回路に内蔵したことを特徴とする記憶装置。
- 請求項1記載の記憶装置に於いて、前記ハイインピーダンス回路を前記コントロール回路を構成するIC回路の外部に設けたことを特徴とする記憶装置。
- 請求項1記載の記憶装置に於いて、前記コントロール回路と前記ハイインピーダンス回路の電源系統を同じにしたことを特徴とする記憶装置。
- 請求項1記載の記憶装置に於いて、前記コントロール回路と前記ハイインピーダンス回路の電源系統を別々に分離したことを特徴とする記憶装置。
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