JP2001185961A - デジタルアンプ - Google Patents
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Abstract
(57)【要約】
【課題】 スイッチング速度を低下させることができる
とともに、無信号入力時のノイズの発生を低減すること
ができるデジタルアンプを提供すること。 【解決手段】 ＰＣＭ−ＰＷＭ変換部２０は、デジタル
アンプ１０に入力されるｎビットの入力データの中の符
号ビットを除く（ｎ−１）ビットの値に応じたデューテ
ィ比を有するパルス信号を生成する。切替制御部３０は
インバータ３２と２つのアンドゲート３４、３６を備え
ており、符号ビットの値に応じて、ＰＣＭ−ＰＷＭ変換
部２０から入力されるパルス信号が入力されるドライバ
４０、５０を選択的に切り替える。各ドライバ４０、５
０は、切替制御部３０から出力されるパルス信号に基づ
いて、１対１に対応する各スイッチング部４２、５２に
よるスイッチング動作のタイミング制御を行う。
とともに、無信号入力時のノイズの発生を低減すること
ができるデジタルアンプを提供すること。 【解決手段】 ＰＣＭ−ＰＷＭ変換部２０は、デジタル
アンプ１０に入力されるｎビットの入力データの中の符
号ビットを除く（ｎ−１）ビットの値に応じたデューテ
ィ比を有するパルス信号を生成する。切替制御部３０は
インバータ３２と２つのアンドゲート３４、３６を備え
ており、符号ビットの値に応じて、ＰＣＭ−ＰＷＭ変換
部２０から入力されるパルス信号が入力されるドライバ
４０、５０を選択的に切り替える。各ドライバ４０、５
０は、切替制御部３０から出力されるパルス信号に基づ
いて、１対１に対応する各スイッチング部４２、５２に
よるスイッチング動作のタイミング制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるデジタ
ルデータの値に基づいて、スピーカ等の負荷を駆動する
デジタルアンプに関する。
ルデータの値に基づいて、スピーカ等の負荷を駆動する
デジタルアンプに関する。
【０００２】
【従来の技術】最近では、デジタル技術の進展に伴っ
て、オーディオ信号をデジタル信号として記録し、再生
するデジタルオーディオシステムが広く普及している。
例えば、ＣＤ（コンパクトディスク）やＭＤ（ミニディ
スク）等がオーディオ信号に対応するデジタル信号の記
録媒体として用いられており、これらの記録媒体に記録
されたデジタル信号を読み出すことによりオーディオ音
の再生が行われる。このように、オーディオ音をデジタ
ル信号化して記録および再生を行うデジタルオーディオ
システムでは、再生時の雑音が少なく、ダイナミックレ
ンジを広くすることが可能であり、さらに、繰り返し再
生を行っても記録された信号が劣化することもないこと
から、従来のアナログオーディオシステムに比較して飛
躍的に音質を向上させることができる。また、最近で
は、従来のアナログアンプの代わりに、入力されたデジ
タル信号に基づいてスピーカ等の負荷を駆動するデジタ
ルアンプが用いられるようになっている。
て、オーディオ信号をデジタル信号として記録し、再生
するデジタルオーディオシステムが広く普及している。
例えば、ＣＤ（コンパクトディスク）やＭＤ（ミニディ
スク）等がオーディオ信号に対応するデジタル信号の記
録媒体として用いられており、これらの記録媒体に記録
されたデジタル信号を読み出すことによりオーディオ音
の再生が行われる。このように、オーディオ音をデジタ
ル信号化して記録および再生を行うデジタルオーディオ
システムでは、再生時の雑音が少なく、ダイナミックレ
ンジを広くすることが可能であり、さらに、繰り返し再
生を行っても記録された信号が劣化することもないこと
から、従来のアナログオーディオシステムに比較して飛
躍的に音質を向上させることができる。また、最近で
は、従来のアナログアンプの代わりに、入力されたデジ
タル信号に基づいてスピーカ等の負荷を駆動するデジタ
ルアンプが用いられるようになっている。
【０００３】図３は、従来のデジタルアンプの構成を示
す図である。図３に示すデジタルアンプ１００は、ＰＣ
Ｍ−ＰＷＭ変換部１１０、インバータ１２０、ドライバ
１３０、１４０、スイッチング部１３２、１４２を含ん
で構成されている。ＰＣＭ−ＰＷＭ変換部１１０は、ｎ
ビットのデジタルデータが入力されると、その値に応じ
たデューティ比を有するパルス信号を生成する。このパ
ルス信号は、一方のドライバ１３０に直接入力されると
ともに、他方のドライバ１４０にはインバータ１２０で
その論理が反転されて入力される。２つのスイッチング
部１３２、１４２は、スピーカ１５０に対して、極性が
異なる動作電圧を印加するためにスイッチング動作を行
う。１対１に対応するドライバ１３０、１４０によっ
て、スイッチング部１３２、１４２によるスイッチング
動作のタイミングが制御される。
す図である。図３に示すデジタルアンプ１００は、ＰＣ
Ｍ−ＰＷＭ変換部１１０、インバータ１２０、ドライバ
１３０、１４０、スイッチング部１３２、１４２を含ん
で構成されている。ＰＣＭ−ＰＷＭ変換部１１０は、ｎ
ビットのデジタルデータが入力されると、その値に応じ
たデューティ比を有するパルス信号を生成する。このパ
ルス信号は、一方のドライバ１３０に直接入力されると
ともに、他方のドライバ１４０にはインバータ１２０で
その論理が反転されて入力される。２つのスイッチング
部１３２、１４２は、スピーカ１５０に対して、極性が
異なる動作電圧を印加するためにスイッチング動作を行
う。１対１に対応するドライバ１３０、１４０によっ
て、スイッチング部１３２、１４２によるスイッチング
動作のタイミングが制御される。
【０００４】図４は、図３に示したデジタルアンプ１０
０の動作状態を示すタイミング図である。ドライバ１３
０は、ＰＣＭ−ＰＷＭ変換部１１０から出力されるパル
ス信号に基づいて、そのハイレベルのときに正の動作電
圧（＋Ｖcc）が、ローレベルのときに負の動作電圧（−
Ｖcc）がそれぞれスピーカ１５０の一方の入力端子に印
加されるようにスイッチング部１３２のスイッチング動
作を制御する。また、ドライバ１４０は、ＰＣＭ−ＰＷ
Ｍ変換部１１０から出力されるパルス信号をインバータ
１２０で反転したパルス信号に基づいて、そのハイレベ
ルのときに正の動作電圧（＋Ｖcc）が、ローレベルのと
きに負の動作電圧（−Ｖcc）がそれぞれスピーカ１５０
の他方の入力端子に印加されるようにスイッチング部１
４２のスイッチング動作を制御する。このように、２つ
のスイッチング部１３２、１４２のそれぞれは、ドライ
バ１３０、１４０のそれぞれに入力されるパルス信号の
論理状態に応じて＋Ｖccあるいは−Ｖccのいずれかの駆
動電圧を選択的にスピーカ１５０に印加する。
０の動作状態を示すタイミング図である。ドライバ１３
０は、ＰＣＭ−ＰＷＭ変換部１１０から出力されるパル
ス信号に基づいて、そのハイレベルのときに正の動作電
圧（＋Ｖcc）が、ローレベルのときに負の動作電圧（−
Ｖcc）がそれぞれスピーカ１５０の一方の入力端子に印
加されるようにスイッチング部１３２のスイッチング動
作を制御する。また、ドライバ１４０は、ＰＣＭ−ＰＷ
Ｍ変換部１１０から出力されるパルス信号をインバータ
１２０で反転したパルス信号に基づいて、そのハイレベ
ルのときに正の動作電圧（＋Ｖcc）が、ローレベルのと
きに負の動作電圧（−Ｖcc）がそれぞれスピーカ１５０
の他方の入力端子に印加されるようにスイッチング部１
４２のスイッチング動作を制御する。このように、２つ
のスイッチング部１３２、１４２のそれぞれは、ドライ
バ１３０、１４０のそれぞれに入力されるパルス信号の
論理状態に応じて＋Ｖccあるいは−Ｖccのいずれかの駆
動電圧を選択的にスピーカ１５０に印加する。
【０００５】例えば、ＰＣＭ−ＰＷＭ変換部１１０に入
力されるデジタルデータの値が「０」のときに、図４
（Ａ）に示すようなデューティ比が５０％のパルス信号
がＰＣＭ−ＰＷＭ変換部１１０によって生成される。こ
のとき、スイッチング部１３２からスピーカ１５０の一
方の入力端子には、正の動作電圧＋Ｖccと負の動作電圧
−Ｖccの割合が１対１となるように駆動電圧が印加さ
れ、スイッチング部１４２からスピーカ１５０の他方の
入力端子には、正の動作電圧＋Ｖccと負の動作電圧−Ｖ
ccの割合が１対１であり上述したスイッチング部１３２
による駆動電圧とは極性が反対の駆動電圧が印加される
ため、見かけ上は信号が入力されない無信号入力状態と
なる。
力されるデジタルデータの値が「０」のときに、図４
（Ａ）に示すようなデューティ比が５０％のパルス信号
がＰＣＭ−ＰＷＭ変換部１１０によって生成される。こ
のとき、スイッチング部１３２からスピーカ１５０の一
方の入力端子には、正の動作電圧＋Ｖccと負の動作電圧
−Ｖccの割合が１対１となるように駆動電圧が印加さ
れ、スイッチング部１４２からスピーカ１５０の他方の
入力端子には、正の動作電圧＋Ｖccと負の動作電圧−Ｖ
ccの割合が１対１であり上述したスイッチング部１３２
による駆動電圧とは極性が反対の駆動電圧が印加される
ため、見かけ上は信号が入力されない無信号入力状態と
なる。
【０００６】また、ＰＣＭ−ＰＷＭ変換部１１０に入力
されるデジタルデータの値が正のときには、図４（Ｂ）
に示すようなデューティ比が５０％を越えるパルス信号
がＰＣＭ−ＰＷＭ変換部１１０によって生成される。こ
のとき、スイッチング部１３２からスピーカ１５０の一
方の入力端子には、正の動作電圧＋Ｖccの方が負の動作
電圧−Ｖccよりも長い駆動電圧が印加され、反対にスイ
ッチング部１４２からスピーカ１５０の他方端には、負
の動作電圧−Ｖccの方が正の動作電圧＋Ｖccよりも長い
駆動電圧が印加される。
されるデジタルデータの値が正のときには、図４（Ｂ）
に示すようなデューティ比が５０％を越えるパルス信号
がＰＣＭ−ＰＷＭ変換部１１０によって生成される。こ
のとき、スイッチング部１３２からスピーカ１５０の一
方の入力端子には、正の動作電圧＋Ｖccの方が負の動作
電圧−Ｖccよりも長い駆動電圧が印加され、反対にスイ
ッチング部１４２からスピーカ１５０の他方端には、負
の動作電圧−Ｖccの方が正の動作電圧＋Ｖccよりも長い
駆動電圧が印加される。
【０００７】また、ＰＣＭ−ＰＷＭ変換部１１０に入力
されるデジタルデータの値が負のときには、図４（Ｃ）
に示すようなデューティ比が５０％未満のパルス信号が
ＰＣＭ−ＰＷＭ変換部１１０によって生成される。この
とき、スイッチング部１３２からスピーカ１５０の一方
の入力端子には、負の動作電圧−Ｖccの方が正の動作電
圧＋Ｖccよりも長い駆動電圧が印加され、反対にスイッ
チング部１４２からスピーカ１５０の他方端には、正の
動作電圧＋Ｖccの方が負の動作電圧−Ｖccよりも長い駆
動電圧が印加される。
されるデジタルデータの値が負のときには、図４（Ｃ）
に示すようなデューティ比が５０％未満のパルス信号が
ＰＣＭ−ＰＷＭ変換部１１０によって生成される。この
とき、スイッチング部１３２からスピーカ１５０の一方
の入力端子には、負の動作電圧−Ｖccの方が正の動作電
圧＋Ｖccよりも長い駆動電圧が印加され、反対にスイッ
チング部１４２からスピーカ１５０の他方端には、正の
動作電圧＋Ｖccの方が負の動作電圧−Ｖccよりも長い駆
動電圧が印加される。
【０００８】このように、デジタルアンプ１００は、入
力されるデジタルデータの値に応じた駆動電圧を生成し
てスピーカ１５０を駆動している。
力されるデジタルデータの値に応じた駆動電圧を生成し
てスピーカ１５０を駆動している。
【０００９】
【発明が解決しようとする課題】ところで、上述した従
来のデジタルアンプ１００を用いた駆動方法において
は、スイッチング部１３２、１４２のスイッチング速度
が速いため、各部品の動作速度を速くしなければならな
いという問題があった。例えば、一般にはダイナミック
レンジの拡大等を目的としてオーバーサンプリング処理
が行われるがこの倍数をｍ、サンプリング周波数をｆ
ｓ、入力されるデジタルデータのビット数をｎとする
と、最大スイッチング速度は、ｆｓ×ｍ×（２n −１）
となる。したがって、ｆｓ＝４４．１ｋＨｚ、ｍ＝６
４、ｎ＝１６とすると、スイッチング速度を非常に速く
しなければならないことがわかる。
来のデジタルアンプ１００を用いた駆動方法において
は、スイッチング部１３２、１４２のスイッチング速度
が速いため、各部品の動作速度を速くしなければならな
いという問題があった。例えば、一般にはダイナミック
レンジの拡大等を目的としてオーバーサンプリング処理
が行われるがこの倍数をｍ、サンプリング周波数をｆ
ｓ、入力されるデジタルデータのビット数をｎとする
と、最大スイッチング速度は、ｆｓ×ｍ×（２n −１）
となる。したがって、ｆｓ＝４４．１ｋＨｚ、ｍ＝６
４、ｎ＝１６とすると、スイッチング速度を非常に速く
しなければならないことがわかる。
【００１０】また、従来のデジタルアンプ１００を用い
た駆動方法においては、無信号入力時にノイズが発生す
るという問題があった。上述したように、入力データの
値が０である無信号時にも、正の動作電圧＋Ｖccと負の
動作電圧−Ｖccとの比が１対１になるように各スイッチ
ング部１３２、１４２が動作しているため、入力信号が
ない状態においても常にスイッチングノイズが発生し、
ＳＮ比の悪化を招いていた。
た駆動方法においては、無信号入力時にノイズが発生す
るという問題があった。上述したように、入力データの
値が０である無信号時にも、正の動作電圧＋Ｖccと負の
動作電圧−Ｖccとの比が１対１になるように各スイッチ
ング部１３２、１４２が動作しているため、入力信号が
ない状態においても常にスイッチングノイズが発生し、
ＳＮ比の悪化を招いていた。
【００１１】本発明は、このような点に鑑みて創作され
たものであり、その目的は、スイッチング速度を低下さ
せることができるとともに、無信号入力時のノイズの発
生を低減することができるデジタルアンプを提供するこ
とにある。
たものであり、その目的は、スイッチング速度を低下さ
せることができるとともに、無信号入力時のノイズの発
生を低減することができるデジタルアンプを提供するこ
とにある。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタルアンプは、符号ビットが含ま
れるデジタルデータが入力されると、制御信号生成手段
によってこの符号ビットを除くデジタルデータの各ビッ
トの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、スイッチング
動作を行わせるスイッチング手段を選択するとともに、
この選択されたスイッチング手段に上述した制御信号の
デューティ比に応じたスイッチング動作を行わせてい
る。符号ビットの値に応じて選択される２組のスイッチ
ング手段は、それぞれが異なる極性の動作電圧を所定の
負荷に印加するように設定されており、それぞれのスイ
ッチング手段によるスイッチング動作の周波数は、両方
の極性の動作電圧を組み合わせて印加していた従来のス
イッチング動作の周波数と比べると半分になり、スイッ
チング速度の低減が可能になる。
ために、本発明のデジタルアンプは、符号ビットが含ま
れるデジタルデータが入力されると、制御信号生成手段
によってこの符号ビットを除くデジタルデータの各ビッ
トの値に対応するデューティ比を有する制御信号を生成
する。そして、符号ビットの値に応じて、スイッチング
動作を行わせるスイッチング手段を選択するとともに、
この選択されたスイッチング手段に上述した制御信号の
デューティ比に応じたスイッチング動作を行わせてい
る。符号ビットの値に応じて選択される２組のスイッチ
ング手段は、それぞれが異なる極性の動作電圧を所定の
負荷に印加するように設定されており、それぞれのスイ
ッチング手段によるスイッチング動作の周波数は、両方
の極性の動作電圧を組み合わせて印加していた従来のス
イッチング動作の周波数と比べると半分になり、スイッ
チング速度の低減が可能になる。
【００１３】また、上述した２組のスイッチング手段
は、符号ビットを除くデジタルデータの各ビットの値が
０である無信号入力時にスイッチング動作を行わないこ
とが望ましい。２つのスイッチング手段のそれぞれによ
って、極性が異なる動作電圧が別々に負荷に印加される
ため、各スイッチング手段による動作電圧の印加動作、
すなわちスイッチング動作を単に行わないことで、無信
号入力時の状態を実現することができる。したがって、
無信号入力時に発生するノイズを低減することができ
る。
は、符号ビットを除くデジタルデータの各ビットの値が
０である無信号入力時にスイッチング動作を行わないこ
とが望ましい。２つのスイッチング手段のそれぞれによ
って、極性が異なる動作電圧が別々に負荷に印加される
ため、各スイッチング手段による動作電圧の印加動作、
すなわちスイッチング動作を単に行わないことで、無信
号入力時の状態を実現することができる。したがって、
無信号入力時に発生するノイズを低減することができ
る。
【００１４】
【発明の実施の形態】以下、本発明を適用した一実施形
態のデジタルアンプについて図面を参照しながら説明す
る。
態のデジタルアンプについて図面を参照しながら説明す
る。
【００１５】図１は、一実施形態のデジタルアンプの構
成を示す図である。図１に示すデジタルアンプ１０は、
ＰＣＭ−ＰＷＭ変換部２０、切替制御部３０、ドライバ
４０、５０、スイッチング部４２、５２を含んで構成さ
れている。
成を示す図である。図１に示すデジタルアンプ１０は、
ＰＣＭ−ＰＷＭ変換部２０、切替制御部３０、ドライバ
４０、５０、スイッチング部４２、５２を含んで構成さ
れている。
【００１６】ＰＣＭ−ＰＷＭ変換部２０は、デジタルア
ンプ１０に入力されるｎビットの入力データの中の符号
ビットを除く（ｎ−１）ビットの値に応じたデューティ
比を有するパルス信号を生成する。例えば、ｎビットの
入力データ中の最上位ビットａn が符号ビットの場合に
は、この最上位ビットａn を除く第１ビットａ1 から第
（ｎ−１）ビットａn-1 までによって表される（ｎ−
１）ビットのデータの値に応じたデューティ比を有する
パルス信号が生成される。したがって、本実施形態のＰ
ＣＭ−ＰＷＭ変換部２０では、符号ビットａn を除く
（ｎ−１）ビットデータの値が０である場合にデューテ
ィ比が０％に設定され、（ｎ−１）ビットのデータの値
が最大値である場合にデューティ比が所定値に設定され
る。
ンプ１０に入力されるｎビットの入力データの中の符号
ビットを除く（ｎ−１）ビットの値に応じたデューティ
比を有するパルス信号を生成する。例えば、ｎビットの
入力データ中の最上位ビットａn が符号ビットの場合に
は、この最上位ビットａn を除く第１ビットａ1 から第
（ｎ−１）ビットａn-1 までによって表される（ｎ−
１）ビットのデータの値に応じたデューティ比を有する
パルス信号が生成される。したがって、本実施形態のＰ
ＣＭ−ＰＷＭ変換部２０では、符号ビットａn を除く
（ｎ−１）ビットデータの値が０である場合にデューテ
ィ比が０％に設定され、（ｎ−１）ビットのデータの値
が最大値である場合にデューティ比が所定値に設定され
る。
【００１７】切替制御部３０は、入力される符号ビット
ａn の値に対応して、２つのドライバ４０、５０のいず
れにスイッチング動作の制御を行わせるかの切り替え動
作を行うものであり、インバータ３２と２つのアンドゲ
ート３４、３６を含んで構成されている。２つのアンド
ゲート３４、３６のそれぞれの一方の入力端子には、Ｐ
ＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が共
通に入力されている。また、一方のアンドゲート３４の
他方の入力端子には、符号ビットａn の値をインバータ
３２によって反転したビットデータが入力されており、
他方のアンドゲート３６の他方の入力端子には、符号ビ
ットａn そのものが入力されている。したがって、符号
ビットａn の値が“０”のときには、ＰＣＭ−ＰＷＭ変
換部２０から出力されるパルス信号が、一方のアンドゲ
ート３４を介してドライバ４０に入力される。反対に、
符号ビットａn の値が“１”のときには、ＰＣＭ−ＰＷ
Ｍ変換部２０から出力されるパルス信号が、他方のアン
ドゲート３６を介してドライバ５０に入力される。
ａn の値に対応して、２つのドライバ４０、５０のいず
れにスイッチング動作の制御を行わせるかの切り替え動
作を行うものであり、インバータ３２と２つのアンドゲ
ート３４、３６を含んで構成されている。２つのアンド
ゲート３４、３６のそれぞれの一方の入力端子には、Ｐ
ＣＭ−ＰＷＭ変換部２０から出力されるパルス信号が共
通に入力されている。また、一方のアンドゲート３４の
他方の入力端子には、符号ビットａn の値をインバータ
３２によって反転したビットデータが入力されており、
他方のアンドゲート３６の他方の入力端子には、符号ビ
ットａn そのものが入力されている。したがって、符号
ビットａn の値が“０”のときには、ＰＣＭ−ＰＷＭ変
換部２０から出力されるパルス信号が、一方のアンドゲ
ート３４を介してドライバ４０に入力される。反対に、
符号ビットａn の値が“１”のときには、ＰＣＭ−ＰＷ
Ｍ変換部２０から出力されるパルス信号が、他方のアン
ドゲート３６を介してドライバ５０に入力される。
【００１８】ドライバ４０は、一方のアンドゲート３４
から出力されるパルス信号に基づいて、１対１に対応し
たスイッチング部４２におけるスイッチング動作のタイ
ミングを制御する。スイッチング部４２は、スイッチン
グ動作時に動作電圧＋Ｖccと固定電圧０Ｖを選択的にス
ピーカ９０の一方の入力端子に印加する。例えば、ドラ
イバ４０に入力されるパルス信号がハイレベルのときに
＋Ｖccの電圧がスピーカ９０の一方の入力端子に印加さ
れ、パルス信号がローレベルのときにスピーカ９０の一
方の入力端子の電圧が０Ｖに設定されるスイッチング動
作がスイッチング部４２によって行われる。
から出力されるパルス信号に基づいて、１対１に対応し
たスイッチング部４２におけるスイッチング動作のタイ
ミングを制御する。スイッチング部４２は、スイッチン
グ動作時に動作電圧＋Ｖccと固定電圧０Ｖを選択的にス
ピーカ９０の一方の入力端子に印加する。例えば、ドラ
イバ４０に入力されるパルス信号がハイレベルのときに
＋Ｖccの電圧がスピーカ９０の一方の入力端子に印加さ
れ、パルス信号がローレベルのときにスピーカ９０の一
方の入力端子の電圧が０Ｖに設定されるスイッチング動
作がスイッチング部４２によって行われる。
【００１９】また、ドライバ５０は、他方のアンドゲー
ト３６から出力されるパルス信号に基づいて、１対１に
対応したスイッチング部５２におけるスイッチング動作
のタイミングを制御する。スイッチング部５２は、スイ
ッチング動作時に動作電圧−Ｖccと固定電圧０Ｖを選択
的にスピーカ９０の他方の入力端子に印加する。例え
ば、ドライバ５０に入力されるパルス信号がハイレベル
のときに−Ｖccの電圧がスピーカ９０の他方の入力端子
に印加され、パルス信号がローレベルのときにスピーカ
９０の他方の入力端子の電圧が０Ｖに設定されるスイッ
チング動作がスイッチング部４２によって行われる。
ト３６から出力されるパルス信号に基づいて、１対１に
対応したスイッチング部５２におけるスイッチング動作
のタイミングを制御する。スイッチング部５２は、スイ
ッチング動作時に動作電圧−Ｖccと固定電圧０Ｖを選択
的にスピーカ９０の他方の入力端子に印加する。例え
ば、ドライバ５０に入力されるパルス信号がハイレベル
のときに−Ｖccの電圧がスピーカ９０の他方の入力端子
に印加され、パルス信号がローレベルのときにスピーカ
９０の他方の入力端子の電圧が０Ｖに設定されるスイッ
チング動作がスイッチング部４２によって行われる。
【００２０】上述したＰＣＭ−ＰＷＭ変換部２０が制御
信号生成手段に、ドライバ４０、スイッチング部４２が
第１のスイッチング手段に、ドライバ５０、スイッチン
グ部５２が第２のスイッチング手段に、切替制御部３０
がスイッチング切替制御手段にそれぞれ対応している。
信号生成手段に、ドライバ４０、スイッチング部４２が
第１のスイッチング手段に、ドライバ５０、スイッチン
グ部５２が第２のスイッチング手段に、切替制御部３０
がスイッチング切替制御手段にそれぞれ対応している。
【００２１】本実施形態のデジタルアンプ１０は上述し
たような構成を有しており、次にその動作を説明する。
図２は、本実施形態のデジタルアンプ１０の動作状態を
示すタイミング図である。なお、本実施形態では、符号
ビットａn の値と入力データの正負との関係が、ａn ＝
“０”のときに入力データが正、ａn ＝“１”のときに
入力データが負に設定されているとする。また、図２
（Ａ）は符号ビットａnの論理状態を示しており、図２
（Ｂ）はＰＣＭ−ＰＷＭ変換部２０から出力される所定
のデューティ比を有するパルス信号の波形を示してい
る。また、図２（Ｃ）はアンドゲート３４から出力され
るパルス信号の波形およびこのパルス信号に応じて制御
される一方のスイッチング部４２におけるスイッチング
状態を示し、図２（Ｄ）はアンドゲート３６から出力さ
れるパルス信号の波形およびこのパルス信号に応じて制
御される他方のスイッチング部５２におけるスイッチン
グ状態を示している。
たような構成を有しており、次にその動作を説明する。
図２は、本実施形態のデジタルアンプ１０の動作状態を
示すタイミング図である。なお、本実施形態では、符号
ビットａn の値と入力データの正負との関係が、ａn ＝
“０”のときに入力データが正、ａn ＝“１”のときに
入力データが負に設定されているとする。また、図２
（Ａ）は符号ビットａnの論理状態を示しており、図２
（Ｂ）はＰＣＭ−ＰＷＭ変換部２０から出力される所定
のデューティ比を有するパルス信号の波形を示してい
る。また、図２（Ｃ）はアンドゲート３４から出力され
るパルス信号の波形およびこのパルス信号に応じて制御
される一方のスイッチング部４２におけるスイッチング
状態を示し、図２（Ｄ）はアンドゲート３６から出力さ
れるパルス信号の波形およびこのパルス信号に応じて制
御される他方のスイッチング部５２におけるスイッチン
グ状態を示している。
【００２２】なお、図２において、「Ｔ」はｎビットの
データがデジタルアンプ１０に入力される周期、すなわ
ち、所定のサンプリング周波数を有するデジタルデータ
が直接入力される場合にはこのサンプリング周波数に対
応した周期がＴとなる。また、所定のサンプリング周波
数を有するデジタルデータに対してｍ倍のオーバーサン
プリング処理が行われた後のデジタルデータが入力され
る場合には、サンプリング周波数に対応する周期を１／
ｍ倍した周期がＴとなる。また、オーバーサンプリング
処理回路をデジタルアンプ１０内に備える場合には、Ｐ
ＣＭ−ＰＷＭ変換部２０および切替制御部３０の前段に
オーバーサンプリング処理回路を設け、ｎビットの入力
データに対してオーバーサンプリング処理を行った後の
デジタルデータをＰＣＭ−ＰＷＭ変換部２０および切替
制御部３０に入力すればよい。
データがデジタルアンプ１０に入力される周期、すなわ
ち、所定のサンプリング周波数を有するデジタルデータ
が直接入力される場合にはこのサンプリング周波数に対
応した周期がＴとなる。また、所定のサンプリング周波
数を有するデジタルデータに対してｍ倍のオーバーサン
プリング処理が行われた後のデジタルデータが入力され
る場合には、サンプリング周波数に対応する周期を１／
ｍ倍した周期がＴとなる。また、オーバーサンプリング
処理回路をデジタルアンプ１０内に備える場合には、Ｐ
ＣＭ−ＰＷＭ変換部２０および切替制御部３０の前段に
オーバーサンプリング処理回路を設け、ｎビットの入力
データに対してオーバーサンプリング処理を行った後の
デジタルデータをＰＣＭ−ＰＷＭ変換部２０および切替
制御部３０に入力すればよい。
【００２３】図２（Ｂ）に示すように、ＰＣＭ−ＰＷＭ
変換部２０は、デジタルアンプ１０に入力されるｎビッ
トの入力データの中の符号ビットを除く（ｎ−１）ビッ
トの値に応じたデューティ比を有するパルス信号を生成
して出力する。このとき、図２（Ａ）の区間に示すよ
うに、符号ビットａn の値が“０”である場合には、こ
の符号ビットａn の値をインバータ３２により反転した
ビットデータ“１”がアンドゲート３４に入力されるた
め、アンドゲート３４からはＰＣＭ−ＰＷＭ変換部２０
から入力されたパルス信号が出力される。また、他方の
アンドゲート３６には、符号ビットａn の値“０”がそ
のまま入力されるため、アンドゲート３６からはローレ
ベルの信号が出力される。したがって、符号ビットａn
の値が“０”である正のデータがデジタルアンプ１０に
入力された場合には、一方のドライバ４０による制御動
作のみが有効になって、スイッチング部４２によるスイ
ッチング動作のみが行われる。このため、図２（Ｃ）に
示すように、ＰＣＭ−ＰＷＭ変換部２０から出力される
パルス信号と同じ波形を有する正の動作電圧＋Ｖccがス
ピーカ９０の一方の入力端子に印加され、他方の入力端
子は０Ｖに維持される（図４（Ｄ））。
変換部２０は、デジタルアンプ１０に入力されるｎビッ
トの入力データの中の符号ビットを除く（ｎ−１）ビッ
トの値に応じたデューティ比を有するパルス信号を生成
して出力する。このとき、図２（Ａ）の区間に示すよ
うに、符号ビットａn の値が“０”である場合には、こ
の符号ビットａn の値をインバータ３２により反転した
ビットデータ“１”がアンドゲート３４に入力されるた
め、アンドゲート３４からはＰＣＭ−ＰＷＭ変換部２０
から入力されたパルス信号が出力される。また、他方の
アンドゲート３６には、符号ビットａn の値“０”がそ
のまま入力されるため、アンドゲート３６からはローレ
ベルの信号が出力される。したがって、符号ビットａn
の値が“０”である正のデータがデジタルアンプ１０に
入力された場合には、一方のドライバ４０による制御動
作のみが有効になって、スイッチング部４２によるスイ
ッチング動作のみが行われる。このため、図２（Ｃ）に
示すように、ＰＣＭ−ＰＷＭ変換部２０から出力される
パルス信号と同じ波形を有する正の動作電圧＋Ｖccがス
ピーカ９０の一方の入力端子に印加され、他方の入力端
子は０Ｖに維持される（図４（Ｄ））。
【００２４】また、図２（Ａ）の区間に示すように、
符号ビットａn の値が“１”である場合には、この符号
ビットａn の値“１”がそのまま他方のアンドゲート３
６に入力されるため、アンドゲート３６からはＰＣＭ−
ＰＷＭ変換部２０から入力されたパルス信号が出力され
る。また、一方のアンドゲート３４には、符号ビットａ
n の値をインバータ３２により反転したビットデータ
“０”が入力されるため、アンドゲート３４からはロー
レベルの信号が出力される。したがって、符号ビットａ
n の値が“１”である負のデータがデジタルアンプ１０
に入力された場合には、他方のドライバ５０による制御
動作のみが有効になって、スイッチング部５２によるス
イッチング動作のみが行われる。このため、図２（Ｄ）
に示すように、ＰＣＭ−ＰＷＭ変換部２０から出力され
るパルス信号と同じ波形を有する負の動作電圧−Ｖccが
スピーカ９０の他方の入力端子に印加され、一方の入力
端子は０Ｖに維持される（図４（Ｃ））。
符号ビットａn の値が“１”である場合には、この符号
ビットａn の値“１”がそのまま他方のアンドゲート３
６に入力されるため、アンドゲート３６からはＰＣＭ−
ＰＷＭ変換部２０から入力されたパルス信号が出力され
る。また、一方のアンドゲート３４には、符号ビットａ
n の値をインバータ３２により反転したビットデータ
“０”が入力されるため、アンドゲート３４からはロー
レベルの信号が出力される。したがって、符号ビットａ
n の値が“１”である負のデータがデジタルアンプ１０
に入力された場合には、他方のドライバ５０による制御
動作のみが有効になって、スイッチング部５２によるス
イッチング動作のみが行われる。このため、図２（Ｄ）
に示すように、ＰＣＭ−ＰＷＭ変換部２０から出力され
るパルス信号と同じ波形を有する負の動作電圧−Ｖccが
スピーカ９０の他方の入力端子に印加され、一方の入力
端子は０Ｖに維持される（図４（Ｃ））。
【００２５】また、本実施形態のＰＣＭ−ＰＷＭ変換部
２０は、入力されるデジタルデータの各ビットの値が
“０”の場合にはデューティ比が０％の信号を出力す
る。したがって、上述した２つのアンドゲート３４、３
６の出力は、両方ともローレベルを維持することにな
り、スイッチング部４２、５２のいずれもスイッチング
動作を行わない。この結果、スピーカ９０の２つの入力
端子のそれぞれが０Ｖに維持される無信号入力状態とな
る。
２０は、入力されるデジタルデータの各ビットの値が
“０”の場合にはデューティ比が０％の信号を出力す
る。したがって、上述した２つのアンドゲート３４、３
６の出力は、両方ともローレベルを維持することにな
り、スイッチング部４２、５２のいずれもスイッチング
動作を行わない。この結果、スピーカ９０の２つの入力
端子のそれぞれが０Ｖに維持される無信号入力状態とな
る。
【００２６】このように、本実施形態のデジタルアンプ
１０においては、正のデジタルデータが入力されると、
符号ビットａn を除く（ｎ−１）ビットデータの内容に
応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷ
Ｍ変換部２０によって生成され、このパルス信号に応じ
て一方のスイッチング部４２のスイッチング動作が行わ
れ、正の動作電圧＋Ｖccが所定期間スピーカ９０に印加
される。反対に、負のデジタルデータが入力されると、
符号ビットａn を除く（ｎ−１）ビットデータの内容に
応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷ
Ｍ変換部２０によって生成され、このパルス信号に応じ
て他方のスイッチング部５２のスイッチング動作が行わ
れ、負の動作電圧−Ｖccが所定期間スピーカ９０に印加
される。したがって、データが入力される１周期Ｔ内の
スイッチング速度は、その分解能が（ｎ−１）ビットに
よって表現される最大値（２n-1 −１）によって決まる
ことから、データのサンプリング周波数をｆｓ、オーバ
ーサンプリングの倍数をｍとすると、ｆｓ×ｍ×（２
n-1 −１）となり、従来のデジタルアンプにおける最大
スイッチング速度の約半分の値であって、スイッチング
速度を下げることができる。換言すれば、従来品と同じ
スイッチング速度を維持する場合であっても、オーバー
サンプリングの倍数やデータのビット数を上げることが
できることになるため、デジタルアンプの高性能化を実
現することができる。
１０においては、正のデジタルデータが入力されると、
符号ビットａn を除く（ｎ−１）ビットデータの内容に
応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷ
Ｍ変換部２０によって生成され、このパルス信号に応じ
て一方のスイッチング部４２のスイッチング動作が行わ
れ、正の動作電圧＋Ｖccが所定期間スピーカ９０に印加
される。反対に、負のデジタルデータが入力されると、
符号ビットａn を除く（ｎ−１）ビットデータの内容に
応じたデューティ比を有するパルス信号がＰＣＭ−ＰＷ
Ｍ変換部２０によって生成され、このパルス信号に応じ
て他方のスイッチング部５２のスイッチング動作が行わ
れ、負の動作電圧−Ｖccが所定期間スピーカ９０に印加
される。したがって、データが入力される１周期Ｔ内の
スイッチング速度は、その分解能が（ｎ−１）ビットに
よって表現される最大値（２n-1 −１）によって決まる
ことから、データのサンプリング周波数をｆｓ、オーバ
ーサンプリングの倍数をｍとすると、ｆｓ×ｍ×（２
n-1 −１）となり、従来のデジタルアンプにおける最大
スイッチング速度の約半分の値であって、スイッチング
速度を下げることができる。換言すれば、従来品と同じ
スイッチング速度を維持する場合であっても、オーバー
サンプリングの倍数やデータのビット数を上げることが
できることになるため、デジタルアンプの高性能化を実
現することができる。
【００２７】また、本実施形態のデジタルアンプ１０で
は、入力されるデジタルデータの各ビットの値が“０”
の無信号入力時には、各スイッチング部４２、５２によ
るスイッチング動作が行われないため、スイッチング動
作に伴って生じるスイッチングノイズの発生を防止する
ことができる。
は、入力されるデジタルデータの各ビットの値が“０”
の無信号入力時には、各スイッチング部４２、５２によ
るスイッチング動作が行われないため、スイッチング動
作に伴って生じるスイッチングノイズの発生を防止する
ことができる。
【００２８】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
入力されるｎビットデータの最上位ビットが符号ビット
である場合を説明したが、入力データのフォーマットに
よっては他のビット位置に符号ビットが含まれている場
合があるが、このような場合にはこの最上位ビット以外
に含まれる符号ビットを切替制御部３０に入力すればよ
い。
ものではなく、本発明の要旨の範囲内において種々の変
形実施が可能である。例えば、上述した実施形態では、
入力されるｎビットデータの最上位ビットが符号ビット
である場合を説明したが、入力データのフォーマットに
よっては他のビット位置に符号ビットが含まれている場
合があるが、このような場合にはこの最上位ビット以外
に含まれる符号ビットを切替制御部３０に入力すればよ
い。
【００２９】
【発明の効果】上述したように、本発明によれば、符号
ビットの値に応じて選択される２組のスイッチング手段
は、それぞれが異なる極性の動作電圧を所定の負荷に印
加するように設定されており、それぞれのスイッチング
手段によるスイッチング動作の周波数を、両方の極性の
動作電圧を組み合わせて印加していた従来のスイッチン
グ動作の周波数と比べて半分にすることができ、スイッ
チング速度の低減が可能になる。
ビットの値に応じて選択される２組のスイッチング手段
は、それぞれが異なる極性の動作電圧を所定の負荷に印
加するように設定されており、それぞれのスイッチング
手段によるスイッチング動作の周波数を、両方の極性の
動作電圧を組み合わせて印加していた従来のスイッチン
グ動作の周波数と比べて半分にすることができ、スイッ
チング速度の低減が可能になる。
【図１】一実施形態のデジタルアンプの構成を示す図で
ある。
ある。
【図２】本実施形態のデジタルアンプの動作状態を示す
タイミング図である。
タイミング図である。
【図３】従来のデジタルアンプの構成を示す図である。
【図４】図３に示したデジタルアンプの動作状態を示す
タイミング図である。
タイミング図である。
１０ デジタルアンプ ２０ ＰＣＭ−ＰＷＭ変換部 ３０ 切替制御部 ３２ インバータ ３４、３６ アンドゲート ４０、５０ ドライバ ４２、５２ スイッチング部 ９０ スピーカ
Claims (2)
- 【請求項１】 符号ビットが含まれるデジタルデータが
入力され、前記符号ビットを除く前記デジタルデータの
各ビットの値に対応するデューティ比を有する制御信号
を生成する制御信号生成手段と、 前記制御信号のデューティ比に応じたスイッチング動作
を行うことにより、極性が異なる２つの動作電圧のそれ
ぞれを所定の負荷に印加する２組のスイッチング手段
と、 前記符号ビットの値に応じて、前記２組のスイッチング
手段のいずれかにスイッチング動作を行わせるスイッチ
ング切替制御手段と、 を備えることを特徴とするデジタルアンプ。 - 【請求項２】 請求項１において、 前記２組のスイッチング手段は、前記符号ビットを除く
前記デジタルデータの各ビットの値が０である無信号入
力時にスイッチング動作を行わないことを特徴とするデ
ジタルアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36850299A JP2001185961A (ja) | 1999-12-24 | 1999-12-24 | デジタルアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36850299A JP2001185961A (ja) | 1999-12-24 | 1999-12-24 | デジタルアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185961A true JP2001185961A (ja) | 2001-07-06 |
Family
ID=18491994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36850299A Withdrawn JP2001185961A (ja) | 1999-12-24 | 1999-12-24 | デジタルアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185961A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044947A1 (en) * | 2001-11-19 | 2003-05-30 | Sony Corporation | Power amplifier |
| KR100952384B1 (ko) * | 2001-11-19 | 2010-04-14 | 소니 주식회사 | 파워 앰프 |
| JP2013507818A (ja) * | 2009-10-09 | 2013-03-04 | エスティー、エリクソン、インディア、プライベート、リミテッド | スイッチング増幅器のためのパルス幅変調 |
-
1999
- 1999-12-24 JP JP36850299A patent/JP2001185961A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003044947A1 (en) * | 2001-11-19 | 2003-05-30 | Sony Corporation | Power amplifier |
| US6917242B2 (en) | 2001-11-19 | 2005-07-12 | Sony Corporation | Power amplifier |
| KR100952384B1 (ko) * | 2001-11-19 | 2010-04-14 | 소니 주식회사 | 파워 앰프 |
| JP2013507818A (ja) * | 2009-10-09 | 2013-03-04 | エスティー、エリクソン、インディア、プライベート、リミテッド | スイッチング増幅器のためのパルス幅変調 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |