JP4326933B2 - デジタルアンプ - Google Patents

Description

本発明は、オーディオ用デジタルアンプに関するものであり、特に、パルス幅変調（ＰＷＭ：Pulse Width Modulation）方式のデジタルアンプに関するものである。

ノートパソコン、ポータブル型のＣＤ（Compact Disk）プレイヤーやＤＶＤ（Digital Versatile Disc）プレイヤー、カーオーディオなど、バッテリーで動作し、スピーカを内蔵する機器が普及している。これらの機器は、音質面の品質だけでなく、小型化、低電力化が求められている。このような背景から、デジタルアンプが注目を集めている。その中でも、オーディオ用プリアンプの用途に用いられるＰＷＭ（Pulse Width Modulation）方式のデジタルアンプは、入力から出力までを全てデジタル回路で構成し、音声信号を全てデジタル処理することが可能である。ＰＷＭ方式では、音情報の電圧振幅をデジタルパルス幅に変換し、直接スピーカを駆動することも可能であり、アナログ処理の必要がない。そのため、低電力で発熱量が少なく、小型のアンプを実現することが可能である。

しかしながら、ＰＷＭ方式のデジタルアンプとスピーカとをプラス極性とマイナス極性の２つの出力で負荷を駆動するＢＴＬ（Bridge-Tied Load）接続した場合、デジタルアンプの出力が急激に変化するとポップ音が発生するという問題があった。

このような問題を改善するために、従来技術では、パルス幅変調回路に供給するキャリア信号の周波数より高い周波数でかつキャリア信号と同期した発振出力を変換した鋸歯状波と電源電圧が印加される時定数回路の出力とのレベルをレベル比較し、レベル比較出力とパルス幅変調回路の出力とを排他的論理和回路に供給することで、電源立ち上げ時および電源立ち下げ時には２つの出力が同相となるようにして、ポップ音の発生を抑制するようにしている（たとえば、特許文献１参照）。

特開平０６−１９６９４０号公報

しかしながら、従来技術では、排他的論理和の出力の位相が遷移状態にある場合には、負荷に出力される音声信号に歪が生じてしまう。歪を抑制するためには排他的論理和の出力の位相が遷移している一定期間はミュートをかけなければならないという問題があった。

また、積分回路や時定数回路を用いているため、デジタル信号だけで処理することができないという問題もあった。

この発明は上記に鑑みてなされたもので、ミュート回路を用いることなくポップノイズを抑制するデジタルアンプを得ることを目的としている。

上述した課題を解決し、目的を達成するために、この発明にかかるデジタルアンプは、ノイズシェーパーにより量子化ノイズが除去されたｎ（ｎ＞１、ｎは整数）ビットの音データをパルス幅変調してＰ出力および前記Ｐ出力の極性を反転させたＮ出力の２系統を出力するデジタルアンプにおいて、電源立ち上げを検出した場合、音データストップを検出した場合または電源立ち下げを検出した場合には、前記Ｐ出力および前記Ｎ出力をパルス幅変調の基本クロックをｎ分周したデータ設定クロックの周期毎に１段階ずつ増加または減少してセンタ出力に固定するデータ選択回路を備えることを特徴とする。

この発明によれば、データ選択回路は、電源立ち上げを検出した場合、音データストップを検出した場合または電源立ち下げを検出した場合には、Ｐ出力およびＮ出力をパルス幅変調の基本クロックをｎ分周したデータ設定クロックの周期毎に１段階ずつ増加または減少してセンタ出力に固定するようにしている。

この発明にかかるデジタルアンプによれば、データ選択回路は、電源立ち上げを検出した場合、音データストップを検出した場合または電源立ち下げを検出した場合には、Ｐ出力およびＮ出力をパルス幅変調の基本クロックをｎ分周したデータ設定クロックの周期毎に１段階ずつ増加または減少してセンタ出力に固定するようにしている。これにより、音データスタート時にＰ出力およびＮ出力の急激な変化を抑制することができ、ミュート回路を用いることなくポップノイズの発生を抑制することができる。

以下に、この発明にかかるデジタルアンプの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

図１〜図１２を用いてこの発明の実施の形態を説明する。図１は、この発明における実施の形態のデジタルアンプ１の構成およびデジタルアンプ１が適用されるオーディオシステムの構成を示すブロック図である。この実施の形態のデジタルアンプ１を用いたオーディオシステムは、デジタルアンプ１が生成したＰ出力とＮ出力に基づいてＢＴＬ回路２内のブリッジ・プリ・ドライバ２０が２個のトランジスタからなるスイッチング素子２１を駆動し、コイルとコンデンサからなるローパスフィルタ３により高周波成分が除去されたスイッチング素子２１の出力がスピーカ４を駆動している。

デジタルアンプ１は、ノイズシェーパー１２から出力される音データのビット数で決定する基本クロックの数ｎ（ｎ＞１、ｎは整数）に対してｎ＋１の値を出力する。ＢＴＬ回路２は差動入力で動作するため、パルス幅変調回路１３は、Ｐ出力とＰ出力の極性を反転させたＮ出力の２系統の出力を有する。Ｐ出力が基本クロックの数ｎの半分、すなわち、基本クロックｎ／２個分“１”となる場合をデジタルアンプ１のセンタ出力とする。

図２は、基本クロックの数ｎが８の場合のデジタルアンプ１のＰ出力およびＮ出力を示している。基本クロックの数が８の場合、基本クロック４個分の周期“１”となるＰ出力をセンタ出力「０」とすると、基本クロック５個分の周期“１”の場合は「＋１」、基本クロック６個分の周期“１”の場合は「＋２」となる。また、Ｐ出力が基本クロック３個分の周期“１”となる場合は「−１」、基本クロック２個分の周期“１”となる場合は「−２」となる。デジタルアンプ１は、Ｐ出力とＮ出力のパルス幅を変化させることで、「−４」の最下位出力から「＋４」の最上位出力までの９段階を出力しＢＴＬ回路２を介してスピーカ４を駆動して音を発生させる。

デジタルアンプ１は、サンプリング・レート・コンバータ１０と、ボリューム回路１１と、ノイズシェーパー１２と、パルス幅変調回路１３とを備えている。サンプリング・レート・コンバータ１０は、ＣＤ（Compact Disk），ＭＤ（Mini Disk），ＤＶＤ（Digital Versatile Disc）などに特定のサンプリングレートで記録されたデジタル信号を記録時のサンプリングレートとは異なるサンプリング周波数に変換する。ボリューム回路１１は、外部指定に基づいてデジタル信号の音量を調整する。ノイズシェーパー１２は、量子化ノイズを除去する。パルス幅変調回路１３は、ノイズシェーパー１２により量子化ノイズを除去した音データに基づいてパルス幅変調処理を行う。

図３は、電源立ち上げ時のパルス幅変調回路１３のＰ出力およびＮ出力ならびにＢＴＬ回路２の出力を示す図である。パルス幅変調回路１３は、電源立ち上げ時には、Ｐ出力とＮ出力とを同相の信号にして出力する。すなわち、差動入力で動作するＢＴＬ回路２に電流が流れないようにして、スピーカ４から音が発生しないようにする。また、パルス幅変調回路１３は、電源立ち上げ時から−４，−３，−２，−１，０の順にＰ出力およびＮ出力を同相の信号のまま１段階ずつ変化させてセンタ出力に固定する。これにより、ＢＴＬ回路２の出力は徐々に変化してセンタに固定される。

Ｐ出力およびＮ出力がセンタ出力に固定されると、パルス幅変調回路１３は、Ｎ出力をＰ出力と同相の信号からＰ出力を反転した信号に切り替える。

音データがスタートすると、パルス幅変調回路１３は、ノイズシェーパー１２から入力される音データに基づいてパルス幅変調処理を行い、Ｐ出力とＮ出力をＢＴＬ回路２に出力する。ＢＴＬ回路２は、Ｐ出力とＮ出力に基づいてスピーカ４を駆動して音を発生する。

図４は、音データがストップしてスタートする時のパルス幅変調回路１３のＰ出力およびＮ出力ならびにＢＴＬ回路２の出力を示す図である。パルス幅変調回路１３は音データストップまではノイズシェーパー１２から入力される音データに基づいてパルス幅変調処理を行い、Ｐ出力とＮ出力をＢＴＬ回路２に出力する。ＢＴＬ回路２は、Ｐ出力とＮ出力に基づいてスピーカ４を駆動して音を発生する。

デジタルアンプ１のストップ機能または一時停止機能により音データがストップすると、パルス幅変調回路１３は、音データがストップした時の値から順に１段階ずつ変化させて、Ｐ出力をセンタ出力にする。すなわち、Ｐ出力とＮ出力が図２に示した＋１〜＋４の場合には、１段階ずつ減少させてセンタ出力に、Ｐ出力とＮ出力が−１〜−４の場合には、１段階ずつ増加させてセンタ出力にする。これによりＢＴＬ回路２の出力は徐々に変化してセンタに固定される。

デジタルアンプ１の再生機能により音データがスタートすると、パルス幅変調回路１３は、ノイズシェーパー１２から入力される音データに基づいてパルス幅変調処理を行い、Ｐ出力とＮ出力をＢＴＬ回路２に出力する。ＢＴＬ回路２は、Ｐ出力とＮ出力に基づいてスピーカ４を駆動して音を発生する。

図５は、電源立ち下げ時のパルス幅変調回路１３のＰ出力およびＮ出力ならびにＢＴＬ回路２の出力を示す図である。パルス幅変調回路１３は音データストップまではノイズシェーパー１２から入力される音データに基づいてパルス幅変調処理を行い、Ｐ出力とＮ出力をＢＴＬ回路２に出力する。ＢＴＬ回路２は、Ｐ出力とＮ出力に基づいてスピーカ４を駆動して音を発生する。

電源立ち下げを検出すると、パルス幅変調回路１３は、音データがストップした時の値から順に１段階ずつ変化させて、Ｐ出力をセンタ出力にする。すなわち、Ｐ出力とＮ出力が図２に示した＋１〜＋４の場合には、１段階ずつ減少させてセンタ出力に、Ｐ出力とＮ出力が−１〜−４の場合には、１段階ずつ増加させてセンタ出力にする。これによりＢＴＬ回路２の出力は徐々に変化してセンタに固定される。

Ｐ出力とＮ出力がセンタ出力に固定されると、パルス幅変調回路１３は、Ｎ出力をＰ出力の反転信号からＰ出力と同相の信号に切り替える。そして、パルス幅変調回路１３は、Ｐ出力をセンタ出力から１段階ずつ減少させて“−４”にする。

図６は、パルス幅変調回路１３の構成を示すブロック図である。パルス幅変調回路１３は、タイミング制御回路１３１と、データ選択回路１３２と、出力データレジスタ回路１３３と、出力選択回路１３４とを備えている。

タイミング制御回路１３１は、クロックＣＬＫ、電源ＯＮ／ＯＦＦ信号およびスタート／ストップ信号に基づいて、データ設定クロックＣＬＫ８と選択信号ＳＥＬ０〜４を生成する。そして、選択信号ＳＥＬ０〜２とデータ設定クロックＣＬＫ８とをデータ選択回路１３２に、選択信号ＳＥＬ３を出力データレジスタ回路１３３に、選択信号ＳＥＬ４を出力選択回路１３４にそれぞれ出力する。

データ選択回路１３２は、選択信号ＳＥＬ０〜２に基づいてノイズシェーパー１２から入力される８ビットの音データＤＡＴＡ０〜７またはポップ音を除去するための所定のデータのどちらかを選択し、選択した出力ＰＷＭ０〜７を出力データレジスタ回路１３３に出力する。

図７は、図６に示したデータ選択回路１３２の回路の一例を示す図である。データ選択回路１３２は、反転回路であるＩＶ４１と、アンドゲートであるＡＮＤ５０〜６５と、選択回路であるセレクタ７０〜７３と、セット機能付きフリップフロップ８０〜８７とを備えている。選択信号ＳＥＬ０が“１”かつ選択信号ＳＥＬ１が“１”の時にＡＮＤ６５の出力が“１”となり、ＡＮＤ５０〜５７が音データＤＡＴＡ０〜７を選択してセット機能付きフリップフロップ８０〜８７に音データＤＡＴＡ０〜７をセットする。これにより、データ選択回路１３２は、音データＤＡＴＡ０〜７を出力ＰＷＭ０〜７に出力する。

選択信号ＳＥＬ２は、選択信号ＳＥＬ１が“０”の場合に有効となる。選択信号ＳＥＬ１が“０”かつ選択信号ＳＥＬ２が“１”の場合、セット機能付きフリップフロップ８０〜８７は、セット機能付きフリップフロップ８０，８１，８２，…８７の順に接続され、データ設定クロックＣＬＫ８の立ち上がりでデータをシフトする８段のシフトレジスタを構成する。セット機能付きフリップフロップ８０の端子Ｄは、固定値“０”が入力されているので、シフト動作により出力ＰＷＭ７〜０は、たとえば、“１１１１１０００”であった場合、“１１１１００００”，“１１１０００００”，…，“００００００００”というように変化する。すなわち、出力ＰＷＭ７〜０の値を１段階ずつ変化させて“００００００００”にする。

選択信号ＳＥＬ１が“０”かつ選択信号ＳＥＬ２が“０”の場合、セット機能付きフリップフロップ８０〜８３は、セット機能付きフリップフロップ８０，８１，８２，８３の順に接続され、データ設定クロックＣＬＫ８の立ち上がりでデータをシフトする４段のシフトレジスタを構成する。また、セット機能付きフリップフロップ８４〜８７は、セット機能付きフリップフロップ８７，８６，８５，８４の順に接続され、データ設定クロックＣＬＫ８の立ち上がりでデータをシフトする４段のシフトレジスタを構成する。セット機能付きフリップフロップ８７の端子Ｄは、“１”が入力されるので、出力ＰＷＭ７〜４は、“１０００”，“１１００”，“１１１０”，“１１１１”というように変化する。また、セット機能付きフリップフロップ８０の端子Ｄには“０”が入力されているので、出力ＰＷＭ３〜０は、“００００”となる。すなわち、選択信号ＳＥＬ１が“０”かつ選択信号ＳＥＬ２が“０”の場合は、出力ＰＷＭ７〜０が１段階ずつ変化してセンタ出力の値になるようにする。

出力データレジスタ回路１３３は、選択信号ＳＥＬ３に基づいて、データ選択回路１３２の出力ＰＷＭ０〜７をラッチし、ラッチした出力ＰＷＭ０〜７をクロックＣＬＫに同期して出力ＰＷＭ０，ＰＷＭ１，…，ＰＷＭ７の順に１ビットずつＰ出力信号として出力する。すなわち、選択信号ＳＥＬ３に基づいてラッチしたパラレルの出力ＰＷＭ０〜７をシリアルデータに変換する。

図８は、図６に示した出力データレジスタ回路１３３の回路の一例を示す図である。出力データレジスタ回路１３３は、セレクタ機能付きフリップフロップ９０〜９７を備えている。セレクタ機能付きフリップフロップ９０〜９７は、端子ＳＥＬが“１”の時、端子Ｄ２に入力されているデータを、端子ＳＥＬが“０”の時、端子Ｄ１に入力されているデータを選択して、端子ＣＫの立ち上がりに同期して出力する。

セレクタ機能付きフリップフロップ９０〜９７は、セレクタ機能付きフリップフロップ９７，９６，９５，…９０の順に接続され、クロックＣＬＫの立ち上がりに同期してデータをシフトする８段のシフトレジスタを構成する。

出力選択回路１３４は、選択信号ＳＥＬ４に基づいてＰ出力信号をそのままＮ出力信号として出力するかＰ出力信号を反転させた信号をＮ出力信号とするかを選択する。すなわち、Ｎ出力をＰ出力と同相の信号にするか、Ｐ出力を反転した信号にするかを選択する。

つぎに、図９〜図１２のタイムチャートを参照して、パルス幅変調回路１３の動作を説明する。まず、図９のタイムチャートを参照して、通常の動作を説明する。

タイミング制御回路１３１は、ノイズシェーパー１２から入力される音データＤＡＴＡ７〜０を出力する通常動作の場合には、選択信号ＳＥＬ１を“１”に、選択信号ＳＥＬ２を“０”に、選択信号ＳＥＬ４を“１”にする。また、クロックＣＬＫの立ち下りに同期してクロックＣＬＫを８分周したデータ設定クロックＣＬＫ８を出力する。音データＤＡＴＡ７〜０は、クロックＣＬＫの８周期毎にクロックＣＬＫの立ち下りに同期して入力される。タイミング制御回路１３１は、音データＤＡＴＡ７〜０の変化点からクロックＣＬＫの７周期後にデータ設定クロックＣＬＫ８が立ち上がるようにデータ設定クロックＣＬＫ８を出力する。タイミング制御回路１３１は、データ設定クロックＣＬＫ８の周期毎にデータ設定クロックＣＬＫ８の立ち上がりからクロックＣＬＫの１．５周期後のクロックＣＬＫの立ち上がりに同期してクロックＣＬＫの１周期分だけ選択信号ＳＥＬ０を“１”にする。すなわち、選択信号ＳＥＬ０は、音データＤＡＴＡ７〜０の変化点からクロックＣＬＫの半周期後にクロックＣＬＫの１周期分だけ“１”になる。また、タイミング制御回路１３１は、データ設定クロックＣＬＫ８の周期毎にデータ設定クロックＣＬＫ８の立ち上がりからクロックＣＬＫの１周期後のクロックＣＬＫの立ち下りに同期してクロックＣＬＫの１周期分だけ選択信号ＳＥＬ３を“０”にする。すなわち、選択信号ＳＥＬ３は、音データＤＡＴＡ７〜０の変化点からクロックＣＬＫの１周期分だけ“０”になる。なお、データ設定クロックＣＬＫ８と選択信号ＳＥＬ０〜２およびデータ設定クロックＣＬＫ８のタイミングはセット機能付きフリップフロップ８０〜８７のタイミング制約条件（リカバリ・タイム，リムーバル・タイム，セットアップ・タイム，ホールド・タイム，パルス幅など）を、選択信号ＳＥＬ３は、セレクタ機能付きフリップフロップ９０〜９７のタイミング制約条件を満足するように生成されるものとする。

時刻ｔ１において、音データＤＡＴＡ７〜０は、“１１１０００００”に変化する。時刻ｔ２において、選択信号ＳＥＬ０が“１”になる。選択信号ＳＥＬ０が“１”でかつ選択信号ＳＥＬ１が“１”であるため、ＡＮＤ６５の出力が“１”となって、ＡＮＤ５０〜５７は、音データＤＡＴＡ７〜０をセット機能付きフリップフロップ８７〜８０の端子Ｓに出力する。これにより、セット機能付きフリップフロップ８７〜８５の端子Ｓに “１”が入力され、セット機能付きフリップフロップ８４〜８０の端子Ｓに“０”が入力され、ＰＷＭ７〜０は“１１１０００００”となる。すなわち、ＰＷＭ７〜０に音データＤＡＴＡ７〜０が出力される。

また、選択信号ＳＥＬ３が“０”であるので、セレクタ機能付きフリップフロップ９７〜９０は、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０の値（この場合は“０”）をＰ出力に出力する。つぎのクロックＣＬＫの立ち上がりである時刻ｔ３において、選択信号ＳＥＬ３が“１”であるので、セレクタ機能付きグリップフロップ９７〜９０は、シフトレジスタとして動作する。すなわち、時刻ｔ４ｂまでのクロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“０”，“１”，“１”，“１”にする。

選択信号ＳＥＬ４は“１”であるので、出力選択回路１３４は、Ｐ出力を反転した信号をＮ出力に出力する。

時刻ｔ４ａにおいて、データ設定クロックＣＬＫ８が“０”から“１”に変化する。このとき、選択信号ＳＥＬ０が“０”であるため、ＡＮＤ６５の出力が“０”となっている。したがって、ＡＮＤ５０〜５７は、セット機能付きフリップフロップ８７〜８０の端子Ｓに“０”を出力している。また、選択信号ＳＥＬ１が“１”であるため、ＩＶ４１を介してＡＮＤ５８〜６４に“０”が入力され、セット機能付きフリップフロップ８１〜８７の端子Ｄには“０”が入力されている。セット機能付きフリップフロップ８０の端子Ｄは“０”に固定されている。セット機能付きフリップフロップ８０〜８７は、端子Ｓが“０”であるので、データ設定クロックＣＬＫ８が“０”から“１”に変化する立ち上がりで、端子Ｄに入力されている“０”をラッチして出力する。これにより、セット機能付きフリップフロップ８０〜８７の出力はすべて“０”となり、時刻ｔ２においてセットされた音データＤＡＴＡ７〜０をリセットしたことになる。

データ選択回路１３２と出力データレジスタ回路１３３は、このような動作を繰り返し、Ｐ出力とＮ出力にノイズシェーパー１２から入力された音データＤＡＴＡ７〜０を出力する。

つぎに、図１０のタイムチャートを参照して、電源立ち上げ時のパルス幅変調回路１３の動作を説明する。タイミング制御回路１３１は、電源ＯＮ／ＯＦＦ信号により電源が立ち上がったことを検出すると、選択信号ＳＥＬ１，２，４を“０”にする。また、クロックＣＬＫの立ち下りに同期してクロックＣＬＫを８分周したデータ設定クロックＣＬＫ８を出力する。タイミング制御回路１３１は、データ設定クロックＣＬＫ８の周期毎にクロックＣＬＫの立ち上がりに同期してクロックＣＬＫの１周期分だけ選択信号ＳＥＬ０を“１”にする。また、データ設定クロックＣＬＫ８の周期毎にクロックＣＬＫの立ち下りに同期してクロックＣＬＫの１周期分だけ選択信号ＳＥＬ３を“０”にする。

選択信号ＳＥＬ１が“０”であるのでＡＮＤ６５の出力が“０”となって、ＡＮＤ５０〜５７はセット機能付きフリップフロップ８０〜８７の端子Ｓに“０”を出力する。これにより、セット機能付きフリップフロップ８０〜８７は、端子Ｄに入力されているデータを端子ＣＫに入力されるクロックの立ち上がりでラッチして出力する。選択信号ＳＥＬ２が“０”であるので、セット機能付きフリップフロップ８７〜８４は、４段のシフトレジスタとして動作する。

時刻ｔ５において、データ設定クロックＣＬＫ８が立ち上がると、セット機能付きフリップフロップ８０〜８３はデータをシフトする。また、セット機能付きフリップフロップ８７〜８４もデータをシフトする。セット機能付きフリップフロップ８０は“０”を、セット機能付きフリップフロップ８７は“１”をラッチするので、出力ＰＷＭ７〜０は“１０００００００”となる。

時刻ｔ６において、選択信号ＳＥＬ３が“０”であるので、セレクタ機能付きフリップフロップ９７〜９０は、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０の値（この場合は“０”）をＰ出力に出力する。つぎのクロックＣＬＫの立ち上がりである時刻ｔ７において、選択信号ＳＥＬ３が“１”であるので、セレクタ機能付きフリップフロップ９７〜９０は、シフトレジスタとして動作する。すなわち、時刻ｔ９までのクロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“０”，“０”，“０”，“１”にする。

時刻ｔ８において、選択信号ＳＥＬ１，２は、時刻ｔ５から変化していないので、データ選択回路１３２は時刻ｔ５の時と同じ動作をする。すなわち、データ設定クロックＣＬＫ８が立ち上がると、セット機能付きフリップフロップ８０〜８３はデータをシフトする。また、セット機能付きフリップフロップ８７〜８４もデータをシフトする。セット機能付きフリップフロップ８０は“０”を、セット機能付きフリップフロップ８７は“１”をラッチするので、出力ＰＷＭ７〜０は“１１００００００”となる。

時刻ｔ９において、セレクタ機能付きフリップフロップ９７〜９０は、時刻ｔ６と同様の動作をして、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０，１，…，７の順にクロックＣＬＫの立ち上がりに同期して出力する。すなわち、クロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“０”，“０”，“１”，“１”にする。

データ選択回路１３２と出力データレジスタ回路１３３は、選択信号ＳＥＬ１が“１”になる時刻ｔ１１までこのような動作を繰り返し、Ｐ出力を１段階ずつ変化させてセンタ出力に固定する。

時刻ｔ１０までは、選択信号ＳＥＬ４は、“０”であるので、出力選択回路１３４は、Ｐ出力と同相の信号をＮ出力に出力する。

タイミング制御回路１３１は、時刻ｔ１０において、選択信号ＳＥＬ４を“１”にする。すなわち、タイミング制御回路１３１は、Ｐ出力がセンタ出力に固定された後（この場合は、データ設定クロックＣＬＫ８の最初の立ち上がりから４周期分以上）選択信号ＳＥＬ４を“１”にする。

選択信号ＳＥＬ４が“１”になると、出力選択回路１３４は、Ｐ出力を反転した信号をＮ出力に出力する。

タイミング制御回路１３１は、選択信号ＳＥＬ４を“１”にした後、所定のタイミングをとって選択信号ＳＥＬ１を“１”にする。図１０のタイミングチャートの場合、タイミング制御回路１３１は、時刻ｔ１１に選択信号ＳＥＬ１を“１”にしている。すなわち、タイミング制御回路１３１は、Ｐ出力がセンタ出力に固定された後に選択信号ＳＥＬ４を“１”してＮ出力をＰ出力を反転した信号にしてから選択信号ＳＥＬ１を“１”にして通常モードにする。これにより、Ｐ出力およびＮ出力は音データＤＡＴＡ７〜０に基づいた出力となる。

つぎに、図１１を参照して、音データが一時停止され、再生を開始する時のパルス幅変調回路１３の動作を説明する。時刻ｔ１２までは、パルス幅変調回路１３は通常に動作する。すなわち、パルス幅変調回路１３は、音データＤＡＴＡ７〜０に基づいたＰ出力およびＮ出力を出力する。

時刻ｔ１２において、タイミング制御回路１３１は、スタート／ストップ信号により音データのストップを検出すると、選択信号ＳＥＬ１を“０”にする。

選択信号ＳＥＬ１が“０”の期間は、選択信号ＳＥＬ０に影響されることなくＡＮＤ６５の出力が“０”となって、ＡＮＤ５０〜５７はセット機能付きフリップフロップ８０〜８７の端子Ｓに“０”を出力する。これにより、セット機能付きフリップフロップ８０〜８７は、端子Ｄに入力されているデータを端子ＣＫに入力されるクロックの立ち上がりでラッチして出力する。選択信号ＳＥＬ２が“０”であるので、セット機能付きフリップフロップ８７〜８４は、４段のシフトレジスタとして動作する。

時刻ｔ１３において、データ設定クロックＣＬＫ８が立ち上がると、セット機能付きフリップフロップ８０〜８３はデータをシフトする。また、セット機能付きフリップフロップ８７〜８４もデータをシフトする。直前の出力ＰＷＭ７〜０が“１１００００００”であり、セット機能付きフリップフロップ８０は“０”を、セット機能付きフリップフロップ８７は“１”をラッチするので、出力ＰＷＭ７〜０は“１１１０００００”となる。

時刻ｔ１４において、選択信号ＳＥＬ３が“０”であるので、クロックＣＬＫが立ち上がると、セレクタ機能付きフリップフロップ９７〜９０は、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０の値（この場合は“０”）をＰ出力に出力する。つぎのクロックＣＬＫの立ち上がりである時刻ｔ１５において、選択信号ＳＥＬ３が“１”であるので、セレクタ機能付きフリップフロップ９７〜９０は、シフトレジスタとして動作する。すなわち、時刻ｔ１７までのクロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“０”，“１”，“１”，“１”にする。

時刻ｔ１７において、セレクタ機能付きフリップフロップ９７〜９０は、時刻ｔ４ｂと同様の動作をして、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０，１，…，７の順にクロックＣＬＫの立ち上がりに同期して出力する。すなわち、クロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“１”，“１”，“１”，“１”にする。

データ選択回路１３２と出力データレジスタ回路１３３は、選択信号ＳＥＬ１が“１”になる時刻ｔ１８までこのような動作を繰り返し、Ｐ出力を１段階ずつ変化させてセンタ出力に固定する。この間、選択信号ＳＥＬ４は、“１”であるので、出力選択回路１３４は、Ｐ出力を反転した信号をＮ出力に出力する。

時刻ｔ１８において、タイミング制御回路１３１は、スタート／ストップ信号により音データのスタートを検出すると、選択信号ＳＥＬ１を“１”にする。これにより、通常の動作モードとなり、音データＤＡＴＡ７〜０に基づいたＰ出力およびＮ出力となる。

つぎに、図１２のタイムチャートを参照して、電源立ち下げ時のパルス幅変調回路１３の動作を説明する。時刻ｔ１９までは、パルス幅変調回路１３は通常に動作する。すなわち、パルス幅変調回路１３は、音データＤＡＴＡ７〜０に基づいたＰ出力およびＮ出力する。

時刻ｔ１９において、タイミング制御回路１３１は、電源ＯＮ／ＯＦＦ信号が“０”から“１”に変化すると、すなわち、電源が立ち下がったことを検出すると、選択信号ＳＥＬ１を“０”にする。

選択信号ＳＥＬ１が“０”の期間は、選択信号ＳＥＬ０に影響されることなくＡＮＤ６５の出力が“０”となって、ＡＮＤ５０〜５７はセット機能付きフリップフロップ８０〜８７の端子Ｓに“０”を出力する。これにより、セット機能付きフリップフロップ８０〜８７は、端子Ｄに入力されているデータを端子ＣＫに入力されるクロックの立ち上がりでラッチして出力する。選択信号ＳＥＬ２が“０”であるので、セット機能付きフリップフロップ８７〜８４は、４段のシフトレジスタとして動作する。

時刻ｔ２０において、データ設定クロックＣＬＫ８が立ち上がると、セット機能付きフリップフロップ８０〜８３はデータをシフトする。また、セット機能付きフリップフロップ８７〜８４もデータをシフトする。直前の出力ＰＷＭ７〜０が“１１１０００００”であり、セット機能付きフリップフロップ８０は“０”を、セット機能付きフリップフロップ８７は“１”をラッチするので、出力ＰＷＭ７〜０は“１１１１００００”となる。

時刻ｔ２１において、選択信号ＳＥＬ３が“０”であるので、クロックＣＬＫが立ち上がると、セレクタ機能付きフリップフロップ９７〜９０は、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０の値（この場合は“０”）をＰ出力に出力する。つぎのクロックＣＬＫの立ち上がりである時刻ｔ２２において、選択信号ＳＥＬ３が“１”であるので、セレクタ機能付きフリップフロップ９７〜９０は、シフトレジスタとして動作する。すなわち、クロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“１”，“１”，“１”，“１”にする。

タイミング制御回路１３１は、時刻ｔ２３において、選択信号ＳＥＬ４を“０”にする。すなわち、タイミング制御回路１３１は、Ｐ出力がセンタ出力に固定された後（この場合は、データ設定クロックＣＬＫ８の最初の立ち上がりから４周期分以上）選択信号ＳＥＬ４を“０”にする。

選択信号ＳＥＬ４が“０”になると、出力選択回路１３４は、Ｐ出力と同相の信号をＮ出力に出力する。

タイミング制御回路１３１は、選択信号ＳＥＬ４を“０”にした後の時刻ｔ２４において、選択信号ＳＥＬ２を“１”にする。選択信号ＳＥＬ１が“０”であるため、選択信号ＳＥＬ２が“１”になると、セット機能付きフリップフロップ８０〜８７は、８段のシフトレジスタとなる。

時刻ｔ２５において、データ設定クロックＣＬＫ８が立ち上がると、セット機能付きフリップフロップ８０〜８７はデータをシフトする。セット機能付きフリップフロップ８０は“０”をラッチするので、出力ＰＷＭ７〜０は、“１１１０００００”となる。

時刻ｔ２６において、選択信号ＳＥＬ３が“０”であるので、クロックＣＬＫが立ち上がると、セレクタ機能付きフリップフロップ９７〜９０は、出力ＰＷＭ７〜０をラッチする。そして、出力ＰＷＭ０の値（この場合は“０”）をＰ出力に出力する。つぎのクロックＣＬＫの立ち上がりである時刻ｔ２７において、選択信号ＳＥＬ３が“１”であるので、セレクタ機能付きフリップフロップ９７〜９０は、シフトレジスタとして動作する。すなわち、クロックの立ち上がりに同期してＰ出力を“０”，“０”，“０”，“０”，“０”，“１”，“１”，“１”にする。

データ選択回路１３２と出力データレジスタ回路１３３は、このような動作を繰り返してＰ出力を１段階ずつ変化させて、「−４」（図２参照）にする。

このようにこの実施の形態では、電源立ち上げ時には、Ｎ出力をＰ出力と同相にして出力するとともにＮ出力とＰ出力を１段階ずつ変化させてセンタ出力に固定し、Ｎ出力とＰ出力がセンタ出力に固定された後、Ｎ出力をＰ出力の極性を反転させた出力に切り替えるようにしている。これにより、デジタルアンプが駆動するＢＴＬ回路の立ち上がりがスムーズに行われるとともに、ノイズの発生なくセンタ出力に変化させることができ、音データはセンタ出力からスタートするため、ミュート回路を用いることなく、ポップノイズを除去して音データの再生をスタートすることができる。

また、電源立ち下げ時には、Ｐ出力とＮ出力を１段階ずつ変化させてセンタ出力に固定した後、Ｎ出力をＰ出力と同相にして出力するとともにＰ出力とＮ出力を１段階ずつ減少させて最下位出力にするようにしているため、ポップノイズを低減することができる。

さらに、音データストップ時には、Ｐ出力とＮ出力を１段階ずつ変化させてセンタ出力に固定するようにしている。すなわち、Ｐ出力とＮ出力がセンタ出力になるようにしている。これにより、ミュート回路を用いることなく、音データスタート時には急激な変化の発生を抑制しポップノイズを発生することなく音データの再生をスタートすることができる。

なお、データ設定クロックの代わりにノイズシェーパーのクロックを用いるようにしてもよい。これにより、ノイズシェーパーと同期してＰ出力およびＮ出力をセンタ出力または最下位出力に変化させることができ、さらにポップノイズを抑制することができる。

また、この発明のデジタルアンプが駆動する回路は、ＢＴＬ回路に限るものではなく、オペアンプ回路やフィルタ回路など差動入力で駆動される回路であればかまわない。

以上のように、本発明にかかるデジタルアンプは、パルス幅変調方式のデジタルアンプに有用であり、特に、デジタルアンプとスピーカとをＢＴＬ接続して使用する場合に適している。

この発明における実施の形態のデジタルアンプの構成およびデジタルアンプが適用されるオーディオシステムの構成を示すブロック図である。 デジタルアンプのＰ出力およびＮ出力を示す図である。 電源立ち上げ時のパルス幅変調回路のＰ出力およびＮ出力ならびにＢＴＬ回路の出力を示す図である。 音データがストップしてスタートする時のパルス幅変調回路のＰ出力およびＮ出力ならびにＢＴＬ回路の出力を示す図である。 電源立ち下げ時のパルス幅変調回路のＰ出力およびＮ出力ならびにＢＴＬ回路の出力を示す図である。 パルス幅変調回路の構成を示すブロック図である。 データ選択回路の一例を示す図である。 出力データレジスタ回路の一例を示す図である。 通常動作時のパルス幅変調回路の動作を説明するためのタイムチャートである。 電源立ち上げ時のパルス幅変調回路の動作を説明するためのタイムチャートである。 音データがストップしてスタートする時のパルス幅変調回路の動作を説明するためのタイムチャートである。 電源立ち下げ時のパルス幅変調回路の動作を説明するためのタイムチャートである。

符号の説明

１ デジタルアンプ
２ ＢＴＬ回路
３ ローパスフィルタ
４ スピーカ
１０ サンプリング・レート・コンバータ
１１ ボリューム回路
１２ ノイズシェーパー
１３ パルス幅変調回路
２０ ブリッジ・プリ・ドライバ
２１ スイッチング素子
４１ 反転回路
５０，５１，５２，５３，５４，５５，５６，５７，５８，５９，６０，６１，６２，６３，６４，６５ アンドゲート
７０，７１，７２，７３ セレクタ
８０，８１，８２，８３，８４，８５，８６，８７ セット機能付きフリップフロップ
９０，９１，９２，９３，９４，９５，９６，９７ セレクタ機能付きフリップフロップ
１３１ タイミング制御回路
１３２ データ選択回路
１３３ 出力データレジスタ回路
１３４ 出力選択回路

Claims (5)

1. ノイズシェーパーにより量子化ノイズが除去されたｎ（ｎ＞１、ｎは整数）ビットの音データをパルス幅変調してＰ出力および前記Ｐ出力の極性を反転させたＮ出力の２系統を出力するデジタルアンプにおいて、
   電源立ち上げを検出した場合、音データストップを検出した場合または電源立ち下げを検出した場合には、前記Ｐ出力および前記Ｎ出力をパルス幅変調の基本クロックをｎ分周したデータ設定クロックの周期毎に１段階ずつ増加または減少してセンタ出力に固定するデータ選択回路、
   を備えることを特徴とするデジタルアンプ。
2. 前記データ選択回路は、
   電源立ち下げを検出した場合には、前記Ｐ出力および前記Ｎ出力をセンタ出力に固定した後、前記Ｐ出力および前記Ｎ出力を前記データ設定クロックの周期毎に１段階ずつ減少して最下位出力に固定することを特徴とする請求項１に記載のデジタルアンプ。
3. 電源立ち上げを検出すると前記Ｎ出力に前記Ｐ出力と同相の信号を出力し、前記Ｐ出力および前記Ｎ出力をセンタ出力に固定した後、前記Ｎ出力に前記Ｐ出力の極性を反転した信号を出力する出力選択回路、
   をさらに備えたことを特徴とする請求項１または２に記載のデジタルアンプ。
4. 前記出力選択回路は、
   電源立ち下げを検出して前記Ｐ出力および前記Ｎ出力をセンタ出力に固定した後、前記Ｎ出力に前記Ｐ出力と同相の信号を出力することを特徴とする請求項３に記載のデジタルアンプ。
5. 前記データ設定クロックに代えて、前記ノイズシェーパーのクロックを用いることを特徴とする請求項１〜４の何れか一つに記載のデジタルアンプ。

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