JP2845883B2 - データセパレータ - Google Patents
データセパレータInfo
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- JP2845883B2 JP2845883B2 JP7432688A JP7432688A JP2845883B2 JP 2845883 B2 JP2845883 B2 JP 2845883B2 JP 7432688 A JP7432688 A JP 7432688A JP 7432688 A JP7432688 A JP 7432688A JP 2845883 B2 JP2845883 B2 JP 2845883B2
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- Japan
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- window
- circuit
- synchronization
- signal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、小型の磁気ディスク装置又は光ディスク装
置の同期回路特に低消費電力で、ウィンドウマージンロ
スのない高精度なウィンドウ生成回路に好適な同期回路
に関する。
置の同期回路特に低消費電力で、ウィンドウマージンロ
スのない高精度なウィンドウ生成回路に好適な同期回路
に関する。
従来のウィンドウ生成回路は、上記ウエスタンディジ
タル社のWD10C22では、全てCMOSプロセスで構成してお
り、又SSI社の32D532では、全てバイポーラプロセスで
構成している。
タル社のWD10C22では、全てCMOSプロセスで構成してお
り、又SSI社の32D532では、全てバイポーラプロセスで
構成している。
これらのウィンドウ生成回路は、第３図（ａ）に示す
ディスクドライブシステムに用いられ、ディスク円板１
から読み出されたデータは、リードライト回路３によっ
て増幅され、波形整形回路４によってパルス信号に変換
される。前記パルス信号が第３図（ｂ）に示す原読出信
号（RAW RD）56であり、データセパレータ内の位相同期
回路５は原読出信号56にVCOCLK55を同期させ、VCOCLK55
から、ウィンドウ生成回路６で原読出し信号56のパルス
を検出するためのウィンドウを生成し、このウィンドウ
を使って同期化読出信号（SRD）61を作り出す。第３図
（ａ）において、７はデータを変換するエンコーダ／デ
コーダであり、８はディスクコントローラ、２はスピン
ドルモータである。又、62はウィンドウに対応する同期
クロック（SCLK）、71は書込信号である。
ディスクドライブシステムに用いられ、ディスク円板１
から読み出されたデータは、リードライト回路３によっ
て増幅され、波形整形回路４によってパルス信号に変換
される。前記パルス信号が第３図（ｂ）に示す原読出信
号（RAW RD）56であり、データセパレータ内の位相同期
回路５は原読出信号56にVCOCLK55を同期させ、VCOCLK55
から、ウィンドウ生成回路６で原読出し信号56のパルス
を検出するためのウィンドウを生成し、このウィンドウ
を使って同期化読出信号（SRD）61を作り出す。第３図
（ａ）において、７はデータを変換するエンコーダ／デ
コーダであり、８はディスクコントローラ、２はスピン
ドルモータである。又、62はウィンドウに対応する同期
クロック（SCLK）、71は書込信号である。
ところが原読出信号56は、ディスク円板１の回転変動
や再生時のノイズ、又リードライト回路３や波形整形回
路４などの電子回路の発生するノイズなどにより、第３
図（ｂ）に示すようにジッタ成分がある。通常ではこの
ジッタの値は、ウィンドウ巾を中心から±50％あるとす
ると、±40％にもなってしまう。
や再生時のノイズ、又リードライト回路３や波形整形回
路４などの電子回路の発生するノイズなどにより、第３
図（ｂ）に示すようにジッタ成分がある。通常ではこの
ジッタの値は、ウィンドウ巾を中心から±50％あるとす
ると、±40％にもなってしまう。
このジッタ成分の発生機構について説明するに、ディ
スク円板１からの波形再生過程は、第３図（ｂ）に示す
ように、実際のヘッド再生波形は、単一磁化反転のヘッ
ド再生波形の合成波形となるため、磁化反転間隔が短い
とき磁化干渉により、その前後のヘッド再生波形のピー
クは、第３図（ｂ）に示すように、理想的な単一磁気反
転のヘッド再生波形に比べシフトする。RAW RD56は、実
際のヘッド再生波形のピークを検出して、パルス化して
いるため、RAW RD56の前エッジはシフトする。一般に、
ディスク内に記録されたデータは、ランダムデータのた
め、上記ピークシフトの現象は、多数発生する。
スク円板１からの波形再生過程は、第３図（ｂ）に示す
ように、実際のヘッド再生波形は、単一磁化反転のヘッ
ド再生波形の合成波形となるため、磁化反転間隔が短い
とき磁化干渉により、その前後のヘッド再生波形のピー
クは、第３図（ｂ）に示すように、理想的な単一磁気反
転のヘッド再生波形に比べシフトする。RAW RD56は、実
際のヘッド再生波形のピークを検出して、パルス化して
いるため、RAW RD56の前エッジはシフトする。一般に、
ディスク内に記録されたデータは、ランダムデータのた
め、上記ピークシフトの現象は、多数発生する。
一方データセパレータ内の位相同期回路５は、ピーク
シフトなどの高速な変動には追従しない。
シフトなどの高速な変動には追従しない。
従って、ウィンドウ生成回路６で原読出し信号56のパ
ルスを検出するためのウィンドウを生成する際に、ウィ
ンドウの中心に読出信号が位置するように、高精度の同
期回路が必要であることがわかる。
ルスを検出するためのウィンドウを生成する際に、ウィ
ンドウの中心に読出信号が位置するように、高精度の同
期回路が必要であることがわかる。
上記従来技術のうち、前者は、全てCMOS構成のため低
消費電力ではあるが、ウィンドウ生成回路部もCMOSゲー
トで構成しているためウィンドウセンターの合わせ込み
が高精度にできない。先に述べたように、通常のハード
ディスクの読出信号はウィンドウの±40％以上ふらつく
ため、ウィンドウセンターの合わせ込みが約±８％と高
精度にできないと、読出信号の再生が不可能となる。前
者のウィンドウのセンターずれは±20％程度であり、通
常の要求値±８％以内におさまらない。これは、CMOSゲ
ートの場合、レイアウト時の配線長が長くなると、その
配線負荷によりゲート遅延が大きく影響を受けること、
又、ウィンドウ生成回路内の２つの信号の動作周波数に
大きく差があるため、極部発熱に差がで、この発熱差に
より、CMOSゲートのゲート遅延にバラツキができること
に起因するものと考えられる。
消費電力ではあるが、ウィンドウ生成回路部もCMOSゲー
トで構成しているためウィンドウセンターの合わせ込み
が高精度にできない。先に述べたように、通常のハード
ディスクの読出信号はウィンドウの±40％以上ふらつく
ため、ウィンドウセンターの合わせ込みが約±８％と高
精度にできないと、読出信号の再生が不可能となる。前
者のウィンドウのセンターずれは±20％程度であり、通
常の要求値±８％以内におさまらない。これは、CMOSゲ
ートの場合、レイアウト時の配線長が長くなると、その
配線負荷によりゲート遅延が大きく影響を受けること、
又、ウィンドウ生成回路内の２つの信号の動作周波数に
大きく差があるため、極部発熱に差がで、この発熱差に
より、CMOSゲートのゲート遅延にバラツキができること
に起因するものと考えられる。
また上記従来技術のうち、後者では、全てバイポーラ
構成のため、ウィンドウ生成回路部もバイポーラゲート
で構成しているためウィンドウセンターの合わせ込み
は、高精度に実現できるが消費電力が大きくなってしま
い、低消費電力の点で配慮がなされておらず、システム
の電源に負担をかけ過ぎていた。
構成のため、ウィンドウ生成回路部もバイポーラゲート
で構成しているためウィンドウセンターの合わせ込み
は、高精度に実現できるが消費電力が大きくなってしま
い、低消費電力の点で配慮がなされておらず、システム
の電源に負担をかけ過ぎていた。
本発明の目的は、低消費電力で読出信号を正常に再生
できるようにウィンドウセンターの合わせ込みが高精度
にできるウィンドウ生成回路を実現することにある。
できるようにウィンドウセンターの合わせ込みが高精度
にできるウィンドウ生成回路を実現することにある。
本発明の他の目的は、ウィンドウセンターの合わせ込
みが高精度にできるウィンドウ生成回路に好適な同期回
路を提供することにある。
みが高精度にできるウィンドウ生成回路に好適な同期回
路を提供することにある。
上記目的を達成するため、本発明においては、ウィン
ドウ生成回路内で出力負荷の大きい部分については、入
力段がCMOSで出力段がバイポーラ構成になっているBiCM
OSゲートを用いて出力負荷及び極部発熱によるゲート遅
延の影響を少なくさせ、出力負荷の小さい部分について
はCMOS構成のゲートを用いる。さらに本発明において
は、ディスク装置からのリードデータがウィンドウ生成
回路内の同期データ生成部に到達するまでに通過するゲ
ート段数と、位相同期回路のVCO出力であるVCOクロック
がウィンドウ生成回路内の同期データ生成部に到達する
までに通過するゲート段数とを同じくする。更に又、本
発明においては前記ゲートの配線長を50％以内の精度で
マッチングさせることにより、２つの信号のゲートの伝
搬遅延時間のずれによる位相ずれを0.3ns以内に抑える
ことができ、又消費電力を極力押えることができる。15
Mbps対応の場合、0.3ns以上の遅延差はウィンドウマー
ジンロスとして許容できない値である。
ドウ生成回路内で出力負荷の大きい部分については、入
力段がCMOSで出力段がバイポーラ構成になっているBiCM
OSゲートを用いて出力負荷及び極部発熱によるゲート遅
延の影響を少なくさせ、出力負荷の小さい部分について
はCMOS構成のゲートを用いる。さらに本発明において
は、ディスク装置からのリードデータがウィンドウ生成
回路内の同期データ生成部に到達するまでに通過するゲ
ート段数と、位相同期回路のVCO出力であるVCOクロック
がウィンドウ生成回路内の同期データ生成部に到達する
までに通過するゲート段数とを同じくする。更に又、本
発明においては前記ゲートの配線長を50％以内の精度で
マッチングさせることにより、２つの信号のゲートの伝
搬遅延時間のずれによる位相ずれを0.3ns以内に抑える
ことができ、又消費電力を極力押えることができる。15
Mbps対応の場合、0.3ns以上の遅延差はウィンドウマー
ジンロスとして許容できない値である。
BiCMOSゲートは、第４図に示す構成になっており、そ
の伝搬遅延時間は（１）式で表される。
の伝搬遅延時間は（１）式で表される。
tpd＝to＋（1/β）・（VLT・CL/ID） （１） to ;負荷容量CLに依存しない遅延時間 ID ;MOSトランジスタのドレイン電流 VLT;論理しきい電圧 β ;バイポーラトランジスタの電流増幅率（β≒10
0） 一方CMOSゲートは第５図に示す構成になっており、そ
の伝搬遅延時間は（２）式で表される。
0） 一方CMOSゲートは第５図に示す構成になっており、そ
の伝搬遅延時間は（２）式で表される。
tpd＝t1＋（VLT・CL/ID） （２） t1;負荷容量CLに依存しない遅延時間 従って、BiCMOSゲートの伝搬遅延時間はCMOSゲートに
比べ（1/β）だけ負荷容量CLの影響を受けにくい。一方
前記VLTとIDは温度による影響を受けやすく、前記伝搬
遅延時間は影響を受ける。この場合においてもBiCMOSゲ
ートは（1/β）だけCMOSゲートに比べ影響を受けにく
い。
比べ（1/β）だけ負荷容量CLの影響を受けにくい。一方
前記VLTとIDは温度による影響を受けやすく、前記伝搬
遅延時間は影響を受ける。この場合においてもBiCMOSゲ
ートは（1/β）だけCMOSゲートに比べ影響を受けにく
い。
又BiCMOSゲートは第４図の構成になっているため、出
力段のNPNトランジスタ間の貫通電流が流れる時間が少
なく低消費電力化が実現できる。
力段のNPNトランジスタ間の貫通電流が流れる時間が少
なく低消費電力化が実現できる。
以下、本発明の一実施例を図面を用いて説明する。本
実施例の位相同期回路５は、位相比較器51,チャージポ
ンプ52,ループフィルタ53,VCO（Voltage Controlled Os
cillator）54から構成される。
実施例の位相同期回路５は、位相比較器51,チャージポ
ンプ52,ループフィルタ53,VCO（Voltage Controlled Os
cillator）54から構成される。
位相比較器51では、原読出信号（RAW RD）56とVCOCLK
55の位相差を検出し、位相差に相当するパルスを位相比
較器51のiNC出力か、又はDECからチャージポンプ52へ出
力する。チャージポンプ52では、位相差に相当するパル
スを電流に変換し、ループフィルタ53に出力する。ルー
プフィルタ53では、チャージポンプ52からの電流を電圧
に変換すると同時に、チャージポンプ52からの電流に含
まれる高周波成分を消去する。VCO54では、ループフィ
ルタ53からの電圧により、出力であるVCOCLK55の位相を
調整し、PLLループ安定時には、VCOCLK55と、原読出信
号（RAW RD）56の位相が一致する。ウィンドウ生成回路
６は同期回路であり、VCOCLK55を基にウィンドウを生成
し、このウィンドウに同期した読出信号（SRD）を発生
し、同期クロック（SCLK）と共に出力する。
55の位相差を検出し、位相差に相当するパルスを位相比
較器51のiNC出力か、又はDECからチャージポンプ52へ出
力する。チャージポンプ52では、位相差に相当するパル
スを電流に変換し、ループフィルタ53に出力する。ルー
プフィルタ53では、チャージポンプ52からの電流を電圧
に変換すると同時に、チャージポンプ52からの電流に含
まれる高周波成分を消去する。VCO54では、ループフィ
ルタ53からの電圧により、出力であるVCOCLK55の位相を
調整し、PLLループ安定時には、VCOCLK55と、原読出信
号（RAW RD）56の位相が一致する。ウィンドウ生成回路
６は同期回路であり、VCOCLK55を基にウィンドウを生成
し、このウィンドウに同期した読出信号（SRD）を発生
し、同期クロック（SCLK）と共に出力する。
本発明の要部は、ウィンドウ生成回路（同期回路）６
についてであり、以下第１図（ａ），（ｂ）により、本
発明のウィンド生成回路６の内部構成と、第２図によ
り、その動作タイミングを説明する。
についてであり、以下第１図（ａ），（ｂ）により、本
発明のウィンド生成回路６の内部構成と、第２図によ
り、その動作タイミングを説明する。
第１図（ａ）において原読出信号（RAW RD）56が、ゲ
ート10から入力されるとゲート16,17,18,11,19を介し
て、ラッチ回路であるフリップフロップ（FF）32がセッ
トされる。一方、VCOCLK55もゲート13から入力され、ゲ
ート20,21,22,14,23,24,25,26を介して同期データ生成
部であるフリップフロップ（FF）33のCKに入力される。
FF33は、FF32のＱ出力のデータ63をゲート26の出力64
（ウィンドウ）のタイミングでセットする。FF33がセッ
トされると、ゲート29によりFF32のリセット信号が生成
され、前記リセット信号によりFF32はリセットされる。
ート10から入力されるとゲート16,17,18,11,19を介し
て、ラッチ回路であるフリップフロップ（FF）32がセッ
トされる。一方、VCOCLK55もゲート13から入力され、ゲ
ート20,21,22,14,23,24,25,26を介して同期データ生成
部であるフリップフロップ（FF）33のCKに入力される。
FF33は、FF32のＱ出力のデータ63をゲート26の出力64
（ウィンドウ）のタイミングでセットする。FF33がセッ
トされると、ゲート29によりFF32のリセット信号が生成
され、前記リセット信号によりFF32はリセットされる。
すなわち、ウィンドウ生成回路（同期回路）６では、
VCOCLK55の信号を基にゲート26の出力でウィンドウを生
成し、ウィンドウであるゲート26の出力の立上りエッヂ
により、原読出信号56を同期データ生成部33内に取り込
むことにより、同期化読出信号（SRD）61として出力
し、又ゲート15の出力クロックを同期クロック（SCLK）
62として出力する。
VCOCLK55の信号を基にゲート26の出力でウィンドウを生
成し、ウィンドウであるゲート26の出力の立上りエッヂ
により、原読出信号56を同期データ生成部33内に取り込
むことにより、同期化読出信号（SRD）61として出力
し、又ゲート15の出力クロックを同期クロック（SCLK）
62として出力する。
この場合、ウィンドウは第２図のゲート26出力64に示
すように、FF32がセットされたサイクルの、ゲート26の
出力の立上りから次の立上りまでである。
すように、FF32がセットされたサイクルの、ゲート26の
出力の立上りから次の立上りまでである。
従って、VCOCLK55の立上りの位相と原読出信号56の立
上りの位相が一致するようなPLL安定時においては、FF3
2の立上りはウィンドウの中心になければならない。
上りの位相が一致するようなPLL安定時においては、FF3
2の立上りはウィンドウの中心になければならない。
すなわち、T3＝T4＝T/2 ……（３） でなければならない。
式（３）の条件が成り立つためには、原読出信号56が
ゲート10からFF32のＱ出力までの伝搬遅延時間T2と、VC
OCLK55がゲート13からゲート26までの伝搬遅延時間T1が
等しくしなければならない。
ゲート10からFF32のＱ出力までの伝搬遅延時間T2と、VC
OCLK55がゲート13からゲート26までの伝搬遅延時間T1が
等しくしなければならない。
一方、ゲート10からFF32までの回路内でゲート10及び
ゲート11の出力の配線負荷容量が大きいので、ゲート1
0,11をBICMOSゲートを採用する。又、ゲート10からFF32
−Ｑ出力までのゲート段数と、ゲート13からゲート26ま
でのゲート段数を同じにすることにより、前記伝搬遅延
時間T1とT2を同じにすることができる。FF32,33内のゲ
ート段数については、第１図（ｂ）に示すように、CKの
立上りから出力Ｑまでのゲート段数は３段である。従っ
て、このゲート３段分のゲート遅延に対し、VCOCLK側を
インバータ３段で補正する。
ゲート11の出力の配線負荷容量が大きいので、ゲート1
0,11をBICMOSゲートを採用する。又、ゲート10からFF32
−Ｑ出力までのゲート段数と、ゲート13からゲート26ま
でのゲート段数を同じにすることにより、前記伝搬遅延
時間T1とT2を同じにすることができる。FF32,33内のゲ
ート段数については、第１図（ｂ）に示すように、CKの
立上りから出力Ｑまでのゲート段数は３段である。従っ
て、このゲート３段分のゲート遅延に対し、VCOCLK側を
インバータ３段で補正する。
又、前記原読出信号56とVCOCLK55のそれぞれの動作周
波数が２倍以上違うため極部発熱に差がでるが、BiCMOS
ゲートを用いたことで、温度変化時にもT1＝T2が維持で
きる。
波数が２倍以上違うため極部発熱に差がでるが、BiCMOS
ゲートを用いたことで、温度変化時にもT1＝T2が維持で
きる。
上述した実施例においては一部のゲートにBiCMOSゲー
トを用いたが、全てにBiCMOSゲートを用いることにより
さらに精度は向上する。又、原読出信号56とVCOCLK55の
立上りを基準とした回路であったが、両者立下りでも、
又片方が立上りで片方が立下りでも、本発明は有効であ
る。
トを用いたが、全てにBiCMOSゲートを用いることにより
さらに精度は向上する。又、原読出信号56とVCOCLK55の
立上りを基準とした回路であったが、両者立下りでも、
又片方が立上りで片方が立下りでも、本発明は有効であ
る。
本発明によれば、回路間の配線容量のアンマッチング
があったり温度変化時おいても、ウィンドウマージスロ
スのない高精度で低消費電力のウィンドウ生成回路を構
成できるので、高精度で低消費電力の位相同期回路が実
現できる効果がある。
があったり温度変化時おいても、ウィンドウマージスロ
スのない高精度で低消費電力のウィンドウ生成回路を構
成できるので、高精度で低消費電力の位相同期回路が実
現できる効果がある。
第１図（ａ），（ｂ）は本発明のウィンドウ生成回路構
成図、第２図は第１図の実施例におけるウィンドウ生成
回路６の動作タイミングチャート、第３図（ａ）は本発
明のウィンドウ生成回路が用いられるディスク装置のデ
ータセパレータの全体構成図、第３図（ｂ）はその要部
の波形を示す図、第４図は本発明で用いられるBiCMOSゲ
ートの一構成図、第５図はCMOSゲートの一構成図であ
る。 １……ディスク円板、２……スピンドルモータ、 ３……リードライト回路、 ４……波形整形回路、５……位相同期回路、 ６……ウィンドウ生成回路、 ７……エンコーダ／デコーダ、 ８……ディスクコントローラ、 10〜15……BiCMOSゲート、 16〜31……CMOSゲート、 32,33……エッジトリガフリップフロップ、 34〜37……LSI配線負荷容量、 38〜39……LSI外部の配線負荷容量、 40,41……PMOSトランジスタ、 42,43……NMOSトランジスタ、 44,45……抵抗、 46,47……NPNトランジスタ、 48,53……負荷容量、 49,50……PMOSトランジスタ、 51,52……NMOSトランジスタ。
成図、第２図は第１図の実施例におけるウィンドウ生成
回路６の動作タイミングチャート、第３図（ａ）は本発
明のウィンドウ生成回路が用いられるディスク装置のデ
ータセパレータの全体構成図、第３図（ｂ）はその要部
の波形を示す図、第４図は本発明で用いられるBiCMOSゲ
ートの一構成図、第５図はCMOSゲートの一構成図であ
る。 １……ディスク円板、２……スピンドルモータ、 ３……リードライト回路、 ４……波形整形回路、５……位相同期回路、 ６……ウィンドウ生成回路、 ７……エンコーダ／デコーダ、 ８……ディスクコントローラ、 10〜15……BiCMOSゲート、 16〜31……CMOSゲート、 32,33……エッジトリガフリップフロップ、 34〜37……LSI配線負荷容量、 38〜39……LSI外部の配線負荷容量、 40,41……PMOSトランジスタ、 42,43……NMOSトランジスタ、 44,45……抵抗、 46,47……NPNトランジスタ、 48,53……負荷容量、 49,50……PMOSトランジスタ、 51,52……NMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 健一 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所マイクロエレクトロ ニクス機器開発研究所内 (72)発明者 児島 伸一 群馬県高崎市西横手町111番地 株式会 社日立製作所高崎工場内 (56)参考文献 特開 昭62−16276（ＪＰ，Ａ) 特開 昭60−165751（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 21/10 - 21/14
Claims (1)
- 【請求項１】データを含んだ信号が入力され、該信号に
同期したクロックパルスを発生する位相同期回路と、該
信号と該クロックパルスが入力され、同期化信号と同期
パルスとを発生する同期手段とからなるデータセパレー
タにおいて、 前記同期手段に１つ以上のBiCMOSゲート回路を用いると
共に、前記信号と前記クロックパルスが前記同期手段の
同期データ生成部へ到達するまでのゲート回路の段数を
同数としており、 前記ゲート回路の配線長を50％以内の精度でマッチング
させてなることを特徴とするデータセパレータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7432688A JP2845883B2 (ja) | 1988-03-30 | 1988-03-30 | データセパレータ |
| KR1019890003836A KR920008224B1 (ko) | 1988-03-30 | 1989-03-27 | 데이타 세퍼레이터 및 신호처리회로 |
| US07/734,073 US5187615A (en) | 1988-03-30 | 1991-07-22 | Data separator and signal processing circuit |
| US07/964,294 US5402274A (en) | 1988-03-30 | 1992-10-21 | Data separator and signal processing circuit with an adjustable window |
| US08/216,606 US5559645A (en) | 1988-03-30 | 1994-03-23 | Disk recording apparatus with adaptive window adjusting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7432688A JP2845883B2 (ja) | 1988-03-30 | 1988-03-30 | データセパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248361A JPH01248361A (ja) | 1989-10-03 |
| JP2845883B2 true JP2845883B2 (ja) | 1999-01-13 |
Family
ID=13543875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7432688A Expired - Fee Related JP2845883B2 (ja) | 1988-03-30 | 1988-03-30 | データセパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845883B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859369B2 (ja) * | 1990-04-19 | 1999-02-17 | 株式会社日立製作所 | 位相同期用半導体集積回路 |
-
1988
- 1988-03-30 JP JP7432688A patent/JP2845883B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01248361A (ja) | 1989-10-03 |
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