KR900008449B1 - 디지탈 신호 지연회로 - Google Patents

Abstract

내용 없음.

Description

디지털 신호 지연회로

제1도는 종래의 아날로그 신호 지연회로의 회로도.

제2도는 본 발명의 개념적 블럭도.

제3도는 본 발명의 회로도.

제4도는 제3도의 각부 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 지연회로 2 : 전압제어 증폭기

3 : 비교기 4 : 제어증폭기

5 : 버퍼증폭기 6 : 제어회로

10 : A/D변환기 20 : 디지탈 지연부

30 : 제어부 40 : D/A변환부

11 : 비교기 12 : SAR

13 : D/A 변환기 21, 23 : 래치

22 : 램 31 : 클럭 발생부

32 : 타이밍 제어부 33 : 어드레스 카운터.

본 발명은 오디오 신호의 지연회로에 관한 것으로, 특히 특수 음향효과를 얻기 위해 아날로그 오디오 신호를 일정 시간 지연시키는 오디오 신호 지연회로를 디지탈 방식으로 구현하는 디지탈 오디오 신호 지연회로에 관한 것이다.

통상적으로 음향기기에 있어서 신호 지연회로는 에코(Echo) 효과, 가상 스테레오 기능, 서라운드 기능등의 특수 음향효과를 얻기 위하여 필수적으로 사용된다. 이를 위한 종래의 신호 지연회로를 제1도와 같은 구성으로 된 아날로그 신호 지연회로가 있으며, 지연회로의 주요부분을 구성하는 지연소자로서 버컷 브리게이트 디바이스(Buckte Brigade Device : 이하 BBD라 칭함)나 전하 결합 디바이스(Charge Coupled Device : 이하 CCD라 칭함)를 사용하였다. 그러나 상기와 같은 아날로그 지연방식에 있어서는 지연시간은 지연소자의 클럭주기에 지연단수(사용된 지연소자의 스테이지수)를 곱한 것이 되므로, 장시간의 지연시간을 얻기 위해서는 상기 지연단수를 늘리거나 클럭 주파수를 낮추어야만 하였고, 클럭주파수가 낮아지면 상대적으로 지연시킬 수 있는 신호의 대역폭과 주파수 특성이 나타나게 되는 결점이 있었다. 또한 아날로그 상태로 CCD나 BBD와 같은 능동소자를 500-4,000단까지 거치게 되므로 외부 잡음의 영향을 많이 받게 되어 원음의 왜곡(DISTORTION)이 발생하게 되는 결점이 있었다.

따라서 본 발명의 목적은 디지탈 방식으로써 아날로그 오디오 신호를 신호 지연할 수 있는 회로를 제공함에 있다.

본 발명의 또 다른 목적은 디지탈 방식을 사용하여 신호지연을 함으로써 지연시간의 가변범위, 잡음특성, 주파수 특성을 향상시킬 수 있는 회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 아날로그 신호를 디지탈 신호로 변환하는 A/D변환부와, 상기 A/D변환부에서 출력되는 디지탈 오디오 데이타를 소정기간 보관한 후 출력하는 디지탈 지연부와, 상기 디지탈 지연부의 출력데이타를 다시 아날로그 신호로 변환하는 D/A변환부와, 상기 각부의 동작을 제어하는 제어부로 구성됨을 특징으로 한다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 블록도로서, 입력단자(IN)로부터 아날로그 오디오 신호를 입력하여 소정 디지탈 데이타로 변환시켜 출력하는 A/D변환부(10)와, 상기 변환부(10)에서 출력되는 디지탈 오디오 데이타를 소정기간 보관한 후 출력함으로서 오디오 신호를 디지탈 방식으로 지연하는 디지탈 지연부(20)와, 상기 디지탈 지연부(20)로부터 출력된 디지탈 오디오 데이타를 다시 아날로그 오디오 신호로 변환하여 출력단자(OUT)로 출력하는 D/A변환부(40)와, 상기 A/D변환부(10), 기억회로(20). D/A변환부(40)의 동작타이밍 및 제어신호를 제공하는 제어부(30)로 구성된다.

제3도는 본 발명의 일 실시예의 회로도이다.

도면중 비교기(11), SAR(12), D/A콘버터(13)으로 구성된 부분은 A/D변환부(10)에 대응하는 것으로서 공지의 축차 비교형 콘버터에 해당한다. 또한 제1 및 제2래치(21) (23)와 램(22)으로 구성된 부분은 상기 디지탈 지연부(20)에 대응하며, 타이밍 제어부(32)와 어드레스 카운터(33)와 클럭발생부(31)로 구성된 부분이 상기 제어부(30)에 대응한다.

제4도는 제3도의 각부 동작파형도로서, 1어드레스 주기의 전반주기에서 램(22)의 저장 오디오 데이타를 출력하며, 후반주기에서 A/D변환부(10)의 현 출력 오디오 데이타를 램(22)에 저장하는 과정을 도시하고 있다.

따라서 상술한 도면구성을 참조하여 본 발명의 동작관계를 기술하면 다음과 같다. 입력단자(IN)을 통하여 입력된 아날로그 신호는 A/D변환부(10)에서 디지탈 데이타로 변환된다. 상기 A/D변환부(10)는 공지의 축차비교형 A/D콘버터로서, 축차 비교 레지스터(Successive Approximation Register : 이하 SAR라 칭한다)는 A/D변환부(10)의 분해능을 n비트로 하면 아래의 표 1과 같이 n비트의 레지스터로 되어 있다.

[표 1]

처음에는 모든 비트가 0으로 되어 있고 D/A변환기(13)의 입력도 n비트, 디지탈 출력도 n비트이다. 먼저 SAR(12)의 최상위 비트만을 1로한 데이타 1000…00을 SAR(12)에 넣어서 그것을 D/A변환기(13)로 출력한다. 그 값에 해당하는 아날로그 전압을 Vn으로 하고, 입력단자(IN)을 통해 수신되는 변환하려고 하는 전압을 Va라고 하면, 비교기(11)는 Vn과 Va중 어느쪽이 큰가를 결정하여 SAR(12)로 피이드백(궤환)한다.

만약 Vn＜Va인 경우는 최상위 비트 dn을 1로 하고 Vn＞Va인 경우는 dn비트를 0으로 한다. 여기서 dn 비트의 값이 1 또는 0으로 결정된다. 이것으로 변환동작을 1사이클이 완료되고 계속해서 dn비트는 앞에서 결정된 값을 그대로 두고 dn-1비트를 1로 한 값을 D/A변환기(13)로 출력한다. 결국 이미 결정된 dn비트의 값으로 0100…00 또는 1100…00의 어느 값이 D/A변환기(13)로 출력된다. 그때 변환된 아날로그 전압을 Vn-1이라고 하면 비교기(11)는 Vn-1과 Va를 비교하여 결과를 SAR(12)로 피이드백한다.

Vn-1＜Va인 경우는 SAR(12)의 dn-1비트를 1로 그대로 두고 Vn-1＞Va인 경우는 SAR의 dn-1 비트를 0으로 결정된다. 결국 A/D변환의 디지탈 출력중 상위 2비트까지 결정되었다. 이후 이 사이클을 SAR(12)의 최하위 d1비트까지 차례로 행하면 n비트의 디지탈 값이 SAR(12)에 의해 구해지고 그 값을 디지탈 변환 출력으로 내보낸다.

결과적으로 축차비교형 A/D변환은 아날로그 입력과 디지탈 출력과의 차를 축차적으로 최상위 비트에서부터 1비트씩 비교해나가는 근사 비교방식이 됨을 알 수 있다. 여기서 SAR(12)의 동작은 타이밍 제어부(32)로부터 인가되는 제어 클럭신호에 의해 수행된다. 이때 상기 A/D변환부(10)에서 변환된 디지탈 오디오 데이타 출력은 제1래치(21)에 입력되며, 제1래치(21)는 상기 타이밍제어부(32)로 인가되는 제1 및 제2제어신호(CYLI-CTL2)에 의해 출력 인에이블되어 램(22)으로 디지탈 변환 데이타를 출력한다.

본 발명에 따른 디지탈 신호 지연회로의 기본은 램(22)에 데이타를 기록하고 일정 시간뒤에 기록중인 데이타를 다시 읽어 출력함으로서, 오디오 데이타의 출력을 일정시간 지연시키는데 있다. 즉, 일정메모리 용량을 갖는 램(22)에 계속해서 들어오는 디지탈 오디오 데이타를 기록시키고, 일정시간 후 읽어내는 작업을 반복함으로써 시간을 지연시키는 것이 바로 동작의 기본이 된다.

상기 제3도의 회로도에 있어서, 램(22)에 입력되는 데이타가 44.1KHZ를 주기로 하여 16비트 병렬로 들어오게 되는 경우를 예를 들어 설명하면, 데이타가 바뀌는 시간은

초가된다.

입력되는 데이타 순서를 D1, D2,…Dn-1, Dn로 하고, 최초의 데이타를 D1이라면

초의 전반주기 동안에는 1번지의 DATA를 읽어 내고 후반주기 동안 데이타 D1를 1번지에 써넣으면 된다.

따라서 최초의 경우에는 램(22)의 기록된 데이타가 없으므로 출력되는 데이타는 없고 들어오는 데이타만 기록된다. 다음 주기에도 같은 동작으로 전반주기 동안 2번지에 저장된 D2데이타를 읽고 후반주기 동안은 D2데이타를 2번지에 쓰는 방식으로 3번지, 4번지,…n번지까지 반복한다. 그러면 램(22)의 n번까지 A/D변환부(10)를 출력하는 디지탈 오디오 데이타가 저장된다. 이후 다시 Dn+1, 즉, n+1번째 데이타는 1번지로 돌아와서 번지의 내용 즉 D1을 전반주기 동안 읽어내어 출력하고, A/D변환부(10)의 현 출력 오디오 데이타를 1번지의 위치에 기록하게 되는데, 이때 램(22)에서 읽혀져 출력되는 데이타는 1번지부터 n번지까지 한번 데이타를 읽고 쓰는 시간 즉

초 만큼 지연되게 된다. 이때 n은 램(22)의 번지수를 나타내므로 16비트를 한번지로 지정한 경우 램의 용량은 16bit×n이 되고, 데이타 D1,…Dn은 16비트의 병렬 데이타이므로 데이타 전송율(DATA RATE)로 표시하면 44.1KHZ×16bit/sec의 데이타 량이 된다.

즉, 디지탈 지연방식에서의 지연시간은 메모리 용량에서 데이타 전송율을 나눈 값이 된다. 따라서

이 되며, 44.1KHZ 샘플링시 16비트 데이타의 경우에는

(초)가 된다.

여기에서 지연시간(Dt)의 가변은 오직 메모리 용량의 가변에 의해서만 가능해지는데, 메모리 용량의 가변이란 데이타를 기록시키는 유효 메모리량을 말하게 된다. 즉, 데이타를 읽고 기록하는데 있어 몇번지까지를 읽고 쓸 것이냐 하는 것을 결정하는 것이 바로 유효메모리 용량을 변환시키는 것이 된다.

따라서 램(22)의 데이타 입출력 억세스(Accesing)순서는

(1) 어드레서 지정

(2) 데이타 리드

(3) 데이타 라이트

(4) 차기 어드레스의 지정의 순으로 반복하게 된다.

이때 어드레스 카운터(33)는 44.1KHZ의 주기로 어드레스를 변화시켜 카운트 해나가게 되는데, 원하는 지연시간에 해당하는 어드레스를 카운트 했을 때, 타이밍제어부(32)는 상기 어드레스 카운터(33)를 리세트 시켜 최초의 어드레스 번지로 되돌려주면 지연시간은 가변되어질 수 있다.

상기의 과정을 제4도의 각부 동작 타이밍도를 참조하여 구체적으로 설명한다.

먼저 SAR(12)의 출력인 디지탈 오디오 데이타가(4a)와 같고, 타이밍제어부(32)의 제어하에 어드레스 카운터(33)가 출력하는 어드레스 신호가(4d)와 같다고 가정한다. 따라서 (4a)와 같은 디지탈 오디오 데이타가 제1래치(21)로 출력되는 동안 어드레스 카운터(33)는 상기 A/D변환부(10)의 출력을 램(22)에 저장하거나, 상기 램(22)에 저장하고 있는 데이타를 리드하기 위한 어드레스를 출력한다. 이때 상기 어드레스 카운터(13)가 임의 어드레스를 발생하는 동안 타이밍 제어부(32)는 (4b) (4d)와 같은 제1-제3제어신호(CTLI, CTL2, CTL3)를 발생하여 전부주기 동안은 램(22)의 내용을 출력하고, 후반주기 동안은 A/D변환부(10)의 출력을 램(22)에 저장할 수 있도록 제어한다. 따라서 전반주기 동안은 SAR(12)가 (4a)와 같이 디지탈 변환한 오디오 데이타를 출력하더라도 (4d)와 같은 제1제어신호(CTL1)가 발생되지 않으므로, 제1래치(21)는 A/D변환부(10)의 출력을 저장하지 못한다. 이때(4d)와 같은 제3제어신호(CTL3)에 의해 램(22)은 리드 모드가 되므로, 램(22)는 어드레스 카운터(33)가 지정하는 (4e)와 같은 어드레스 위치에 저장하고 있던 오디오 데이타를 (4f)와 같이 출력한다. 이때 상기 램(22)을 출력하는 오디오 데이타는 상기 Dt시간 동안 지연된 오디오 데이타가 된다. 상기 램(22)의 출력 오디오 데이타는 제2래치(23)로 인가되는데, 제2래치(23)는 (4d)와 같은 제3제어신호(CTL3)에 의해 입력 인에이블되어(4f)와 같은 램(22)의 출력 오디오 데이타를 래치한다. 그러면 D/A변환부(40)는 상기 제2래치(23)가 출력하는 Dt시간 동안 지연된 오디오 데이타를 아날로그 신호로 변환하여 재생부로 인가하게 된다.

상기 제2래치(23)가 지연 오디오 데이타를 래치하고 있는 동안 후반주기가 되면, 타이밍제어부(32)는 샘플링 클럭(fs)의 마지막 싸이클에서 발생되는 (4d)와 같은 제1제어신호(CTL1)를 발생하며, 이로 인해 제1래치(21)는 입력 인에이블되어 (4a)와 같은 A/D변환부(10)의 현 출력 오디오 데이타를 내부에 래치한다. 이후 타이밍 제어부(32)는 (4c)와 같은 제2제어신호(CTL2)를 발생하므로서, 램(22)을 라이트 모드로 동작시키는 동시에 제1래치(21)를 출력인에이블시킨다. 따라서 상기 제1래치(21)는 내부에 래치중인 오디오 데이타를(4g)와 같이 출력시키며, 램(22)은 (4e)와 같은 어드레스 카운터(33)의 출력이 지정하는 위치에 상기 제1래치(21)를 출력하는 오디오 데이타를 저장한다.

따라서 제4도에 도시된 바와 같이 한주기의 전반에는 램(22)에 기록되어 있는 전 상태의 오디오데이타를 출력하며, 후반에는 현재 디지탈 변환된 오디오 데이타를 램(22)의 해당 어드레스 위치에 기록하게 된다. 이후 상기 어드레스 카운터(33)의 출력이 어드레스n(ADDR n)까지 지정하게 되면, 리세트되어 다시 어드레스1(ADDR 1)을 지정하게 되며, 이로 인해 램(22)에 기록된 데이타는 다시 상기와 같은 동작을 반복하게 된다. 따라서 디지탈 오디오 데이타의 지연시간 Dt는 오디오 데이타의 샘플링 주파수 및 데이타 비트수에 반비례하며, 램(22)의 용량에 비례하게 되므로, 지연시간 Dt를 조정하는 경우 램(22)의 용량을 조정하면 용이하게 실행할 수 있다. 한편 제어부(30)의 클럭 발생부(31) 타이밍 제어부(32) 및 어드레스 카운터(33)는 각종 타이밍 신호 및 어드레스신호를 발생하는 기능을 수행하는데, 발진기와 분주회로를 사용하여 용이하게 구현할 수 있다.

상술한 바와 같이 음향 기기에서 오디오 신호를 지연하여 특수효과를 발생하고자 하는 경우, 오디오 신호를 디지탈 변환하여 메모리에 순차적으로 저장하는 동시에 소정시간 지연후에 저장중인 메모리의 데이타를 리드하여 출력하는 방식으로 오디오신호를 지연시키므로서, 신호 지연에 의한 원음의 왜곡 현상을 감소할 수 있고, 또한 메모리의 용량 가변으로 오디오 신호의 지연 시간을 간단하게 조정할 수 있는 동시에 주파수 특성도 양호하여 가청주파수 범위내에서 평탄한 고음질의 지연회로를 용이하게 구성할 수 있는 이점이 있다.

Claims (2)

1. 디지탈 음향기기의 오디오 신호 지연회로에 있어서, 아날로그 오디오 신호를 수신하여 해당 오디오신호의 레벨에 대응되는 디지탈 오디오 데이타로 변환 출력하는 A/D변환부(10)와, 소정 주기의 클럭을 수신하여 오디오 데이타의 샘플링 주기로 어드레스 신호를 발생하는 동시에 해당 어드레스 주기의 전반주기에 제3제어신호(CTL3)를 발생하고 후반주기에 제1 및 제2제어신호(CTL1, CTL2)를 발생하는 타이밍 제어부(30)와, 내부에 메모리를 구비하여 상기 제3제어신호에 의해 전반주기동안 상기 메모리가 리드모드로 세트되어 상기 어드레스 신호가 지정하는 위치에 저장된 지연오디오 데이타를 출력하며, 상기 제1 및 제2 제어신호(CTL1, CTL2)에 의해 상기 메모리가 라이트 모드로 세트되어 상기 동일 어드레스 신호가 지정하는 위치에 상기 A/D변환부(10)의 출력을 저장하는 방식으로 오디오 데이타를 상기 메모리의 용량만큼 디지탈 지연시켜 출력하는 디지탈 지연부(20)와, 상기 디지탈 지연부(20)의 출력을 아날로그 신호로 변환하여 지연된 오디오 신호를 출력하는 D/A변환부(40)로 구성됨을 특징으로 하는 디지탈 신호 지연회로.
2. 제1항에 있어서, 디지탈 지연부(20)가, 상기 제1제어신호(CTL1)에 의해 A/D변환부(10)의 출력을 내부에서 래치하며, 상기 제2제어신호(CTL2)에 의해 출력 인에블되어 상기 A/D변환부(10)의 출력을 외부로 출력하는 제1래치(21)와, 상기 제2제어신호(CTL2)에 의해 라이트 모드로 지정되어 상기 어드레스 신호 위치에 상기 제1래치(21)의 출력을 저장하며, 상기 제3제어신호(CTL3)에 의해 리드 모드로 지정되어 상기 어드레스 신호위치에 저장된 지연 오디오 데이타를 출력하는 램(22)와, 상기 제3제어신호(CTL3)에 의해 인에이블되어 상기 램(22)의 지연 오디오 데이타 출력을 래치하여 상기 D/A변환부(40)로 출력하는 제2래치(23)로 구성됨을 특징으로 하는 디지탈 신호 지연회로.

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