JP2650242B2 - 音声録音装置 - Google Patents
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は，外部からの音声を符号化して記憶する音声
録音装置に関する。
録音装置に関する。
PCM,ADPCM（差分PCM）,ADM（デルタ変調）等の符号化
方式はマイク等を介してアナログ化された音声等の信号
を２値または多値のディジタル信号に変換する方式であ
る。通常，このディジタル信号に変換する際には，サン
プリング定理により音声信号等に含まれる最高周波数fm
axの２倍の周波数（サンプリング周波数fs）を有する信
号を用いて量子化（ディジタル化）を行っている。例え
ば,2KHzの最高周波数fmaxを有する音声信号をディジタ
ル化するためには4KHzのサンプリング周波数fsを有する
信号（サンプリングパルス）が必要である。
方式はマイク等を介してアナログ化された音声等の信号
を２値または多値のディジタル信号に変換する方式であ
る。通常，このディジタル信号に変換する際には，サン
プリング定理により音声信号等に含まれる最高周波数fm
axの２倍の周波数（サンプリング周波数fs）を有する信
号を用いて量子化（ディジタル化）を行っている。例え
ば,2KHzの最高周波数fmaxを有する音声信号をディジタ
ル化するためには4KHzのサンプリング周波数fsを有する
信号（サンプリングパルス）が必要である。
また，従来このようにして得られたディジタルデータ
はサンプリングパルス毎にメモリに記憶されていた。第
１図は，例えばPCM符号化方式を用いて音声信号をディ
ジタル化した例を示すものである。音声信号（波形）Ａ
は，サンプリングパルスの出力タイミング（t0〜t12）
毎にその電圧値がサンプリングされ,4ビットで構成され
るメモリに順次記憶されていく。例えば，時刻t0では音
声信号Ａの電圧値である11がメモリに２進数“1011"と
して記憶され，時刻t12では音声信号Ａの電圧値である
８がメモリに“1000"として記憶される。
はサンプリングパルス毎にメモリに記憶されていた。第
１図は，例えばPCM符号化方式を用いて音声信号をディ
ジタル化した例を示すものである。音声信号（波形）Ａ
は，サンプリングパルスの出力タイミング（t0〜t12）
毎にその電圧値がサンプリングされ,4ビットで構成され
るメモリに順次記憶されていく。例えば，時刻t0では音
声信号Ａの電圧値である11がメモリに２進数“1011"と
して記憶され，時刻t12では音声信号Ａの電圧値である
８がメモリに“1000"として記憶される。
従って，上述のような音声録音装置では，音声に含ま
れる最高周波数fmaxが高くなければなるほどサンプリン
グパルスも増加し，メモリが大容量となる。
れる最高周波数fmaxが高くなければなるほどサンプリン
グパルスも増加し，メモリが大容量となる。
しかしながら，人の声等の音声信号においては高い周
波数（例えば2KHz）等の出現確率が小さく，このように
少ない確率で出現する高い周波数fmaxのためにサンプリ
ング数を多くして，その結果メモリ容量を大きくするこ
とは非常に録音効率を悪くする。
波数（例えば2KHz）等の出現確率が小さく，このように
少ない確率で出現する高い周波数fmaxのためにサンプリ
ング数を多くして，その結果メモリ容量を大きくするこ
とは非常に録音効率を悪くする。
本発明は上記欠点に鑑みてなされたもので，メモリ容
量に対して効率よく音声信号を録音することを可能にし
た音声録音装置を提供することを目的とする。
量に対して効率よく音声信号を録音することを可能にし
た音声録音装置を提供することを目的とする。
本発明は音声のアナログ信号を所定周期でサンプリン
グして該サンプリングされた前記アナログ信号をディジ
タルデータに符号化する符号化手段と、該符号化手段に
よる符号化された前記ディジタルデータを記憶する記憶
手段とを有する音声録音装置において、前記符号化手段
により得られたディジタルデータの値と、前記のサンプ
リングによって得られたディジタルデータの値とを比較
して、前回のサンプリングデータの値より増加したか、
減少したかを判別する判別手段と、この判別手段の判別
結果を記憶する判別結果記憶手段と、前記判別手段で得
られた判別結果が、前記判別結果記憶手段に記憶されて
いる前回と前々回のサンプリングで得られたデータの比
較結果である前回の判別結果と同一の場合に、前記前回
のディジタルデータの前記記憶手段への記憶を間引く間
引き手段とを有し記憶手段に無駄な記憶がなされないよ
うにすることを要旨とする。
グして該サンプリングされた前記アナログ信号をディジ
タルデータに符号化する符号化手段と、該符号化手段に
よる符号化された前記ディジタルデータを記憶する記憶
手段とを有する音声録音装置において、前記符号化手段
により得られたディジタルデータの値と、前記のサンプ
リングによって得られたディジタルデータの値とを比較
して、前回のサンプリングデータの値より増加したか、
減少したかを判別する判別手段と、この判別手段の判別
結果を記憶する判別結果記憶手段と、前記判別手段で得
られた判別結果が、前記判別結果記憶手段に記憶されて
いる前回と前々回のサンプリングで得られたデータの比
較結果である前回の判別結果と同一の場合に、前記前回
のディジタルデータの前記記憶手段への記憶を間引く間
引き手段とを有し記憶手段に無駄な記憶がなされないよ
うにすることを要旨とする。
以下本発明の実施例について図面を参照しながら詳述
する。
する。
第２図は本発明の音声録音装置の回路ブロック図であ
る。第２図において,1は書込みスイッチであり，後述す
るRAM（ランダムアクセスメモリ）３に音声信号をディ
ジタル化して記憶させる際操作するスイッチである。ま
た２は読出しスイッチでありRAM3に記憶されているディ
ジタルデータを読出し後述するスピーカ４から報音させ
る際操作するスイッチである。
る。第２図において,1は書込みスイッチであり，後述す
るRAM（ランダムアクセスメモリ）３に音声信号をディ
ジタル化して記憶させる際操作するスイッチである。ま
た２は読出しスイッチでありRAM3に記憶されているディ
ジタルデータを読出し後述するスピーカ４から報音させ
る際操作するスイッチである。
書込みスイッチ１が操作されると，書込みスイッチ１
に接続されたチャタリング防止回路1aからハイ信号がAN
Dゲート５に出力される。また，このハイ信号は録音命
令信号r0としてローパスフィルタ6,増幅器7,アナログ／
ディジタル変換器（以下A/Dコンバータで示す）８に出
力される。ANDゲート５では上述のパルス信号が入力す
ると，第３図で示すクロックφ１を出力し，このクロッ
クφ１はORゲート９を介してアドレスカウンタ10の＋１
端子に与えられる。上記アドレスカウンタ10はアップ／
ダウンカウンタで構成され，上述のクロック信号φ１が
入力されるとアドレスが１アップカウントする。
に接続されたチャタリング防止回路1aからハイ信号がAN
Dゲート５に出力される。また，このハイ信号は録音命
令信号r0としてローパスフィルタ6,増幅器7,アナログ／
ディジタル変換器（以下A/Dコンバータで示す）８に出
力される。ANDゲート５では上述のパルス信号が入力す
ると，第３図で示すクロックφ１を出力し，このクロッ
クφ１はORゲート９を介してアドレスカウンタ10の＋１
端子に与えられる。上記アドレスカウンタ10はアップ／
ダウンカウンタで構成され，上述のクロック信号φ１が
入力されるとアドレスが１アップカウントする。
一方，録音命令信号r0が入力したローパスフィルタ6,
増幅器7,A/Dコンバータ８では録音可能状態となる。こ
の時，マイク11から音声信号がローパスフィルタ６に出
力されると，ローパスフィルタ６では所定のカットオフ
周波数で音声信号の高域をカットし，増幅器７へ所定の
高域周波数がカットされた音声信号を出力する。増幅器
７では入力した音声信号を増幅し,A/Dコンバータ８へ出
力する。A/Dコンバータ８では入力した音声信号をクロ
ックφ１のタイミングでサンプリングする。この時，ク
ロックφ１の周波数は上述のローパスフィルタ６でカッ
トオフする周波数（音声信号に含まれる最高周波数fma
x）の２倍である。このようなタイミングで出力される
クロックφ１でサンプリングされた音声信号の電圧値は
４ビットにディジタル値化され,A/Dコンバータ８からラ
ッチ回路12aへ出力される。ラッチ回路12aにもクロック
φ１が入力しており,A/Dコンバータ８から出力される４
ビットディジタルデータをクロックφ１のタイミングで
ラッチする。
増幅器7,A/Dコンバータ８では録音可能状態となる。こ
の時，マイク11から音声信号がローパスフィルタ６に出
力されると，ローパスフィルタ６では所定のカットオフ
周波数で音声信号の高域をカットし，増幅器７へ所定の
高域周波数がカットされた音声信号を出力する。増幅器
７では入力した音声信号を増幅し,A/Dコンバータ８へ出
力する。A/Dコンバータ８では入力した音声信号をクロ
ックφ１のタイミングでサンプリングする。この時，ク
ロックφ１の周波数は上述のローパスフィルタ６でカッ
トオフする周波数（音声信号に含まれる最高周波数fma
x）の２倍である。このようなタイミングで出力される
クロックφ１でサンプリングされた音声信号の電圧値は
４ビットにディジタル値化され,A/Dコンバータ８からラ
ッチ回路12aへ出力される。ラッチ回路12aにもクロック
φ１が入力しており,A/Dコンバータ８から出力される４
ビットディジタルデータをクロックφ１のタイミングで
ラッチする。
ラッチ回路12aにラッチされた４ビットのディジタル
データは第３図に示すクロックパルスφ３でゲートが開
かれるゲート回路G1を介してRAM3に送られると共にクロ
ックパルスφ４でゲートが開かれるゲート回路G2を介し
てラッチ回路12bラッチされる。然して，ラッチ回路12
a,ラッチ回路12bの内容は演算回路13に送られる。演算
回路13は，両ラッチ回路12a,12bにラッチされている４
ビットのディジタルデータの大きさをクロックφ２のタ
イミングで比較する。演算回路13ではクロックφ２のタ
イミングでこの比較結果を＝（イコール）端子，−（マ
イナス）単式，＋（プラス）端子，のいずれか一つより
出力する。＝端子からハイ信号が出力される時は，ラッ
チ回路12a,12bのディジタルデータが同一である場合で
ある。また，−端子からハイ信号が出力される時は，ラ
ッチ回路12bにラッチされているディジタルデータより
ラッチ回路12aにラッチされているディジタルデータの
方が小さい場合である。また，逆に＋端子からハイ信号
が出力される時は，ラッチ回路12bにラッチされている
ディジタルデータよりラッチ回路12aにラッチされてい
るディジタルデータの方が大きい場合である。
データは第３図に示すクロックパルスφ３でゲートが開
かれるゲート回路G1を介してRAM3に送られると共にクロ
ックパルスφ４でゲートが開かれるゲート回路G2を介し
てラッチ回路12bラッチされる。然して，ラッチ回路12
a,ラッチ回路12bの内容は演算回路13に送られる。演算
回路13は，両ラッチ回路12a,12bにラッチされている４
ビットのディジタルデータの大きさをクロックφ２のタ
イミングで比較する。演算回路13ではクロックφ２のタ
イミングでこの比較結果を＝（イコール）端子，−（マ
イナス）単式，＋（プラス）端子，のいずれか一つより
出力する。＝端子からハイ信号が出力される時は，ラッ
チ回路12a,12bのディジタルデータが同一である場合で
ある。また，−端子からハイ信号が出力される時は，ラ
ッチ回路12bにラッチされているディジタルデータより
ラッチ回路12aにラッチされているディジタルデータの
方が小さい場合である。また，逆に＋端子からハイ信号
が出力される時は，ラッチ回路12bにラッチされている
ディジタルデータよりラッチ回路12aにラッチされてい
るディジタルデータの方が大きい場合である。
上記，＝端子，−端子，＋端子からの出力信号はトリ
ガタイプフリップフロップ（以下Ｔ形F.F.示す）14a,14
b,ORゲート15a,15b,ANDゲート16a,16bに供給されてお
り，例えば−端子からの出力信号はＴ形F.F14aのＴ端子
に供給され,T形F.F14aの出力を反転すると同時にANDゲ
ート16aにも送られる。従って，この時はANDゲート16a
からハイ信号は出力されないが，−端子から連続してハ
イ信号が出力されるとANDゲート16aからハイ信号が出力
される。同様に＋端子から出力されるハイ信号はＴ形F.
F14bのＴ端子に供給され,T形F.Fの出力を反転すると同
時にANDゲート16bにも送られるので，連続して＋端子か
らハイ信号が出力されるとANDゲート16bからハイ信号が
出力される。一方，−端子から１回ハイ信号が出力され
た後，＋端子まは＝端子からハイ信号が出力されると，
このハイ信号はORゲート15aを介してＴ形F.F14aをリセ
ットする。従って，−端子からハイ信号が出力された
後，次のクロックφ２のタイミングで再度−端子からハ
イ信号が出力しなければ（−端子から連続してハイ端子
信号が出力さなければ）Ｔ形F.F14aがリセットされる。
ガタイプフリップフロップ（以下Ｔ形F.F.示す）14a,14
b,ORゲート15a,15b,ANDゲート16a,16bに供給されてお
り，例えば−端子からの出力信号はＴ形F.F14aのＴ端子
に供給され,T形F.F14aの出力を反転すると同時にANDゲ
ート16aにも送られる。従って，この時はANDゲート16a
からハイ信号は出力されないが，−端子から連続してハ
イ信号が出力されるとANDゲート16aからハイ信号が出力
される。同様に＋端子から出力されるハイ信号はＴ形F.
F14bのＴ端子に供給され,T形F.Fの出力を反転すると同
時にANDゲート16bにも送られるので，連続して＋端子か
らハイ信号が出力されるとANDゲート16bからハイ信号が
出力される。一方，−端子から１回ハイ信号が出力され
た後，＋端子まは＝端子からハイ信号が出力されると，
このハイ信号はORゲート15aを介してＴ形F.F14aをリセ
ットする。従って，−端子からハイ信号が出力された
後，次のクロックφ２のタイミングで再度−端子からハ
イ信号が出力しなければ（−端子から連続してハイ端子
信号が出力さなければ）Ｔ形F.F14aがリセットされる。
このことは＋端子についても同様であり，＋端子から
１回ハイ信号が出力された後，−端子または＝端子から
対のクロック２のタイミングでハイ信号がORゲート15b
を介してＴ形F.F14bのに出力されると,T形F.F14bをリセ
ットする。従って，次の次のクロックφ２のタイミング
で＋端子からハイ信号が出力したとしてもANDゲート16b
からハイ信号は出力されない。
１回ハイ信号が出力された後，−端子または＝端子から
対のクロック２のタイミングでハイ信号がORゲート15b
を介してＴ形F.F14bのに出力されると,T形F.F14bをリセ
ットする。従って，次の次のクロックφ２のタイミング
で＋端子からハイ信号が出力したとしてもANDゲート16b
からハイ信号は出力されない。
一方，上述の＋端子または−端子からクロックφ２と
次クロックφ２のタイミングで連続してハイ信号が出力
された時には上述のようにANDゲート16aまたは16bから
ハイ信号が出力され，この信号はORゲート17を介して前
述のアドレスカウンタ10の−１端子に入力する。アドレ
スカウンタ10では−１端子にこの信号が入力すると前述
のクロックφ１で＋１したアドレスを再度−１して，元
のアドレス値に戻す。
次クロックφ２のタイミングで連続してハイ信号が出力
された時には上述のようにANDゲート16aまたは16bから
ハイ信号が出力され，この信号はORゲート17を介して前
述のアドレスカウンタ10の−１端子に入力する。アドレ
スカウンタ10では−１端子にこの信号が入力すると前述
のクロックφ１で＋１したアドレスを再度−１して，元
のアドレス値に戻す。
然してアドレスカウンタ10によってアドレス指定され
るRAM3はアドレスレジスタ3aとデータ用レジスタ3bとで
構成されている。RAM3では上述のアドレスカウンタ10か
ら入力するアドレス値が＋１された後クロックφ２のタ
イミングで−１された時にはアドレスレジスタ3aに“1"
をセットし，アドレス値が＋１されたままの時には“0"
をセットする。
るRAM3はアドレスレジスタ3aとデータ用レジスタ3bとで
構成されている。RAM3では上述のアドレスカウンタ10か
ら入力するアドレス値が＋１された後クロックφ２のタ
イミングで−１された時にはアドレスレジスタ3aに“1"
をセットし，アドレス値が＋１されたままの時には“0"
をセットする。
また，クロックφ３のタイミングでゲート回路G1を介
してラッチ回路12aから送られてくる４ビットデータは
データ用レジスタ3bに書込まれる。即ち，アドレスカウ
ンタ10が順次＋１されてゆく状態でアドレスレジスタ3a
に“0"が書込まれてくる場合には，そのアドレスレジス
タ3aに対応したデータ用レジスタ3bには新たなディジタ
ルデータが書込まれるが，アドレスカウンタ10が−１さ
れアドレスレジスタ3aに“1"が書込まれた場合には，そ
のアドレスレジスタ3aに対応したデータ用レジスタ3bに
は前に書き込まえたディジタルデータを消去して新たに
ディジタルデータを書込むことになる。
してラッチ回路12aから送られてくる４ビットデータは
データ用レジスタ3bに書込まれる。即ち，アドレスカウ
ンタ10が順次＋１されてゆく状態でアドレスレジスタ3a
に“0"が書込まれてくる場合には，そのアドレスレジス
タ3aに対応したデータ用レジスタ3bには新たなディジタ
ルデータが書込まれるが，アドレスカウンタ10が−１さ
れアドレスレジスタ3aに“1"が書込まれた場合には，そ
のアドレスレジスタ3aに対応したデータ用レジスタ3bに
は前に書き込まえたディジタルデータを消去して新たに
ディジタルデータを書込むことになる。
このようにしてRAM3にクロックφ３のタイミングでラ
ッチ回路12aのディジタルデータが書込まれると，前述
した如くクロックφ４のタイミングでラッチ回路12aの
ディジタルデータはラッチ回路12bにラッチされる。こ
のラッチ回路12bにラッチされた４ビットのディジタル
データは次のクロックφ１のタイミングでサンプリング
されるディジタルデータとの比較に供される。このよう
にして順次クロックφ１〜φ４のタイミングでマイク11
から入力する音声信号はRAM3内に４ビットのディジタル
データとして書込まれる。その後，書込みスイッチ１を
戻すと信号発生回路1aの出力信号が立下がり,ORゲート1
8,立下がり検出回路19を介してアドレスカウンタ10をリ
セットし，アドレスカウンタ10を“0"とする。
ッチ回路12aのディジタルデータが書込まれると，前述
した如くクロックφ４のタイミングでラッチ回路12aの
ディジタルデータはラッチ回路12bにラッチされる。こ
のラッチ回路12bにラッチされた４ビットのディジタル
データは次のクロックφ１のタイミングでサンプリング
されるディジタルデータとの比較に供される。このよう
にして順次クロックφ１〜φ４のタイミングでマイク11
から入力する音声信号はRAM3内に４ビットのディジタル
データとして書込まれる。その後，書込みスイッチ１を
戻すと信号発生回路1aの出力信号が立下がり,ORゲート1
8,立下がり検出回路19を介してアドレスカウンタ10をリ
セットし，アドレスカウンタ10を“0"とする。
一方，このようにしてRAM3内に書込まれたディジタル
データを読出す場合には読出しスイッチを操作すること
により行われる。読出スイッチ２が押されるとチャタリ
ング防止回路2aからハイ信号がANDゲート20,及び読出し
制御回路21,ディジタル／アナログ変換器（以下D/Aコン
バータ）22,ローパスフィルタ23,増幅器24に出力され
る。ANDゲート20に入力したハイ信号はクロックφ１の
タイミングでアドレスカウンタ10の＋１端子に入力し，
アドレスカウンタ10を順次アップカウンタする。また，
読出し制御部21,D/Aコンバータ22,ローパスフィルタ23,
増幅器24では上述のハイ信号の入力により録音された音
声データを再生する状態となる。
データを読出す場合には読出しスイッチを操作すること
により行われる。読出スイッチ２が押されるとチャタリ
ング防止回路2aからハイ信号がANDゲート20,及び読出し
制御回路21,ディジタル／アナログ変換器（以下D/Aコン
バータ）22,ローパスフィルタ23,増幅器24に出力され
る。ANDゲート20に入力したハイ信号はクロックφ１の
タイミングでアドレスカウンタ10の＋１端子に入力し，
アドレスカウンタ10を順次アップカウンタする。また，
読出し制御部21,D/Aコンバータ22,ローパスフィルタ23,
増幅器24では上述のハイ信号の入力により録音された音
声データを再生する状態となる。
RAM3では上述のアドレスカウンタ10のアップカウンタ
に従って順次データ用レジスタ3Bから４ビットのディジ
タルデータを読出し制御部21に出力する。読出し制御部
21にはデータ用レジスタ3aから読出される。データと共
にアドレスレジスタ3aからの１又は０のデータも入力
し，このアドレスデータに従って４ビットディジタルデ
ータをD/Aコンバータ22に出力する。例えば，読出し制
御部21ではアドレスデータが“0"の時にはアドレスデー
タが“0"に対応したデータ用レジスタ3bからの４ビット
ディジタルデータをD/Aコンバータ22に出力し，アドレ
スデータが“1"の時はアドレスデータが“1"に対応した
データ用レジスタ3bからの４ビットディジタルデータを
D/Aコンバータ22に２回連続して出力する。
に従って順次データ用レジスタ3Bから４ビットのディジ
タルデータを読出し制御部21に出力する。読出し制御部
21にはデータ用レジスタ3aから読出される。データと共
にアドレスレジスタ3aからの１又は０のデータも入力
し，このアドレスデータに従って４ビットディジタルデ
ータをD/Aコンバータ22に出力する。例えば，読出し制
御部21ではアドレスデータが“0"の時にはアドレスデー
タが“0"に対応したデータ用レジスタ3bからの４ビット
ディジタルデータをD/Aコンバータ22に出力し，アドレ
スデータが“1"の時はアドレスデータが“1"に対応した
データ用レジスタ3bからの４ビットディジタルデータを
D/Aコンバータ22に２回連続して出力する。
このようにしてD/Aコンバータ22に順次入力する４ビ
ットディジタルデータはD/Aコンバータ22でアナログ信
号に変換され,D/Aコンバータ22からローパスフィルタ23
へ出力される。ローパスフィルタ23では入力したアナロ
グ信号（音声信号）を前述のカットオフ周波数と同一の
周波数で高域をカットした後，増幅器24に音声信号を出
力する。増幅器24ではスピーカ４を動作するために必要
な電圧値まで入力した音声信号を充分増幅した後，スピ
ーカ４に音声信号を出力する。スピーカ４では入力した
音声信号を外部に報音する。
ットディジタルデータはD/Aコンバータ22でアナログ信
号に変換され,D/Aコンバータ22からローパスフィルタ23
へ出力される。ローパスフィルタ23では入力したアナロ
グ信号（音声信号）を前述のカットオフ周波数と同一の
周波数で高域をカットした後，増幅器24に音声信号を出
力する。増幅器24ではスピーカ４を動作するために必要
な電圧値まで入力した音声信号を充分増幅した後，スピ
ーカ４に音声信号を出力する。スピーカ４では入力した
音声信号を外部に報音する。
このようにして音声信号を再生した後，読出しスイッ
チ２を戻すと，信号発生回路2aの出力信号が立下がり,O
Rゲート18,立下がり検出回路19を介してアドレスカウン
タ10をリセットし，アドレスカウンタ10のアドレス値を
“0"に戻す。
チ２を戻すと，信号発生回路2aの出力信号が立下がり,O
Rゲート18,立下がり検出回路19を介してアドレスカウン
タ10をリセットし，アドレスカウンタ10のアドレス値を
“0"に戻す。
以上のような回路構成を有する本発明の音声録音装置
において，音声信号をRAM3に書込む際の書込み動作を第
４図（ａ），（ｂ）を用いて説明する。
において，音声信号をRAM3に書込む際の書込み動作を第
４図（ａ），（ｂ）を用いて説明する。
同図（ａ）において，音声信号（波形）Ｂは従来例で
説明した音声信号（波形）Ａと同一の信号（波形）であ
り，また，時刻t0〜t12はクロックφ２のタイミングで
サンプリングされる時刻を示し，従来の時刻t0〜t12と
同一時刻を示す。また同図（ｂ）は，前述のRAM3の構成
及びに実際に記録されるデータを示すものである。
説明した音声信号（波形）Ａと同一の信号（波形）であ
り，また，時刻t0〜t12はクロックφ２のタイミングで
サンプリングされる時刻を示し，従来の時刻t0〜t12と
同一時刻を示す。また同図（ｂ）は，前述のRAM3の構成
及びに実際に記録されるデータを示すものである。
まず，時刻t0において，音声信号ＢはA/Dコンバータ
８によりサンプリングされ，その電圧11は４ビットディ
ジタルデータ“1011"としてデータ用レジスタ3bに記憶
される。この時,4ビットディジタルデータに対応したア
ドレスレジスタ3aには“0"がセットされる。
８によりサンプリングされ，その電圧11は４ビットディ
ジタルデータ“1011"としてデータ用レジスタ3bに記憶
される。この時,4ビットディジタルデータに対応したア
ドレスレジスタ3aには“0"がセットされる。
次に，時刻t1において，同様に音声信号ＢはA/Dコン
バータ８によりサンプリングされ，その電圧値12は４ビ
ットディジタルデータ“1100"として次のデータ用レジ
スタ3bのエリアに記憶される。この時，このデータが入
力したデータ用レジスタ3bに対応するアドレスレジスタ
3aにはＴ形F.F14a,14bの初期Ｑ出力はロー信号に設定さ
れているため，“0"がセットされる。
バータ８によりサンプリングされ，その電圧値12は４ビ
ットディジタルデータ“1100"として次のデータ用レジ
スタ3bのエリアに記憶される。この時，このデータが入
力したデータ用レジスタ3bに対応するアドレスレジスタ
3aにはＴ形F.F14a,14bの初期Ｑ出力はロー信号に設定さ
れているため，“0"がセットされる。
次に，時刻t2において，同様に音声信号Ｂはサンプリ
ングされ，その電圧11はデータ用レジスタ3bに４ビット
データ“1011"として一旦記憶される（時刻t3で消去さ
れるため図示せず）。この時，同時に対応するアドレス
レジスタ3aには，“0"がセットされる（この“0"も上述
と同様の理由で図示せず）。
ングされ，その電圧11はデータ用レジスタ3bに４ビット
データ“1011"として一旦記憶される（時刻t3で消去さ
れるため図示せず）。この時，同時に対応するアドレス
レジスタ3aには，“0"がセットされる（この“0"も上述
と同様の理由で図示せず）。
次に，時刻t3において，同様に音声信号Ｂはサンプリ
ングすると，その電圧値は10である。この電圧値10は時
刻t2の際のサンプリングデータ11よりさらに小さく，再
度演算回路13の−端子からハイ信号が出力される。従っ
て，この時には前回書込まれた（時刻t2で書込まれた）
ディジタルデータ“1011"を消去して，今回サンプリン
グしたディジタルデータ“1010"をデータ用レジスタ3b
に書込む。また，同時に対応するアドレスレジスタ3aに
“1"をセットする。
ングすると，その電圧値は10である。この電圧値10は時
刻t2の際のサンプリングデータ11よりさらに小さく，再
度演算回路13の−端子からハイ信号が出力される。従っ
て，この時には前回書込まれた（時刻t2で書込まれた）
ディジタルデータ“1011"を消去して，今回サンプリン
グしたディジタルデータ“1010"をデータ用レジスタ3b
に書込む。また，同時に対応するアドレスレジスタ3aに
“1"をセットする。
このように同様の書込み動作を繰り返すと，例えば時
刻t3→時刻t4,及び時刻t4→時刻t5では連続して音声信
号が上昇しているため，時刻t5でサンプリングされたデ
ィジタルデータ“1110"がデータ用レジスタ3bに書込ま
れると同時にアドレスレジスタ3aに“1"がセットされ
る。また，時刻t6→時刻t7,及び時刻t7→時刻t8でも連
続して音声信号が上昇しているため，時刻t8でサンプリ
ングされたディジタルデータ“1111"がデータ用レジス
タ3aに書込まれる。またこれと同時にアドレスレジスタ
3aに“1"がセットされる。
刻t3→時刻t4,及び時刻t4→時刻t5では連続して音声信
号が上昇しているため，時刻t5でサンプリングされたデ
ィジタルデータ“1110"がデータ用レジスタ3bに書込ま
れると同時にアドレスレジスタ3aに“1"がセットされ
る。また，時刻t6→時刻t7,及び時刻t7→時刻t8でも連
続して音声信号が上昇しているため，時刻t8でサンプリ
ングされたディジタルデータ“1111"がデータ用レジス
タ3aに書込まれる。またこれと同時にアドレスレジスタ
3aに“1"がセットされる。
さらに，このようにRAM3内にサンプリングされたディ
ジタルデータが書込まれない場合は，本実施例では音声
信号が連続して降下する時刻t9及び時刻t11の２個所存
在する。
ジタルデータが書込まれない場合は，本実施例では音声
信号が連続して降下する時刻t9及び時刻t11の２個所存
在する。
従って，本実施例によれば，従来必要であった12のデ
ータ用レジスタ3bが第４図（ｂ）に示すように時刻t0,t
1,t3,t5,t6,t8,t10,t12にサンプリングしたディジタル
データを書込むための８つのデータ用レジスタ3bで構成
することができる。
ータ用レジスタ3bが第４図（ｂ）に示すように時刻t0,t
1,t3,t5,t6,t8,t10,t12にサンプリングしたディジタル
データを書込むための８つのデータ用レジスタ3bで構成
することができる。
このことは，データ用レジスタ3bを４ビットでなく８
ビットで構成した場合（この場合サンプリングするディ
ジタルデータも８ビットとなる），さらにRAM3のメモリ
容量を削減することができることになる。
ビットで構成した場合（この場合サンプリングするディ
ジタルデータも８ビットとなる），さらにRAM3のメモリ
容量を削減することができることになる。
したがって，本実施例は音声信号に含まれる周波数が
高い部分ではRAM3に従来のようにサンプリングと同一の
タイミングでディジタルデータを記憶させ，周波数が低
い部分ではサンプリングに対して間引いた形でRAM3に音
声信号のディジタルデータを記憶させることができる。
高い部分ではRAM3に従来のようにサンプリングと同一の
タイミングでディジタルデータを記憶させ，周波数が低
い部分ではサンプリングに対して間引いた形でRAM3に音
声信号のディジタルデータを記憶させることができる。
尚，本実施例では４ビットのディジタルデータとして
サンプリング及びRAM3への記憶を行ったが他のビット
数，例えば上述の８ビットでサンプリング及びRAM3への
記憶を行って良く，さらに16ビットで行ってもよいこと
は勿論である。また，他の録音方式，即ち,DPCM,ADPCM,
DM,ADM,LP方式等にも適用できる。
サンプリング及びRAM3への記憶を行ったが他のビット
数，例えば上述の８ビットでサンプリング及びRAM3への
記憶を行って良く，さらに16ビットで行ってもよいこと
は勿論である。また，他の録音方式，即ち,DPCM,ADPCM,
DM,ADM,LP方式等にも適用できる。
以上詳細に説明したように本発明によれば，音声信号
に含まれる低い周波数の部分ではメモリに記憶させるデ
ータを削除し，メモリの容量を減らすことができる。ま
た，逆に所定のメモリ容量に対して考えると，効率よく
音声信号を録音することができる。
に含まれる低い周波数の部分ではメモリに記憶させるデ
ータを削除し，メモリの容量を減らすことができる。ま
た，逆に所定のメモリ容量に対して考えると，効率よく
音声信号を録音することができる。
第１図は従来の音声データ及びRAMに入力するデータの
構成図， 第２図は本発明の音声録音装置の回路ブロック図， 第３図はクロックφ１〜φ４の出力タイミングチャー
ト， 第４図（ａ）は音声データとディジタルデータとの関係
を示す構成図， 第４図（ｂ）はRAMに入力するデータの構成図である。 １……書込みスイッチ， ２……読出しスイッチ， ３……RAM, 10……アドレスカウンタ， 12a,12b……ラッチ回路， 13……演算回路，
構成図， 第２図は本発明の音声録音装置の回路ブロック図， 第３図はクロックφ１〜φ４の出力タイミングチャー
ト， 第４図（ａ）は音声データとディジタルデータとの関係
を示す構成図， 第４図（ｂ）はRAMに入力するデータの構成図である。 １……書込みスイッチ， ２……読出しスイッチ， ３……RAM, 10……アドレスカウンタ， 12a,12b……ラッチ回路， 13……演算回路，
Claims (1)
- 【請求項１】音声のアナログ信号を所定周期でサンプリ
ングして該サンプリングされた前記アナログ信号をディ
ジタルデータに符号化する符号化手段と、該符号化手段
による符号化された前記ディジダルデータを記憶する記
憶手段とを有する音声録音装置において、 前記符号化手段により得られたディジタルデータ値と、
前回のサンプリングによって得られたディジタルデータ
の値とを比較して、前回のサンプリングデータの値より
増加したか、減少したかを判別する判別手段と、 この判別手段の判別結果を記憶する判別結果記憶手段
と、 前記判別手段で得られた判別結果が、前記判別結果記憶
手段に記憶されている前回と前々回のサンプリングで得
られたデータの比較結果である前回の判別結果と同一の
場合に、前記前回のディジタルデータの前記記憶手段へ
の記憶を間引く間引き手段と、 を有することを特徴とする音声録音装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162260A JP2650242B2 (ja) | 1985-07-22 | 1985-07-22 | 音声録音装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60162260A JP2650242B2 (ja) | 1985-07-22 | 1985-07-22 | 音声録音装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6223099A JPS6223099A (ja) | 1987-01-31 |
| JP2650242B2 true JP2650242B2 (ja) | 1997-09-03 |
Family
ID=15751058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60162260A Expired - Fee Related JP2650242B2 (ja) | 1985-07-22 | 1985-07-22 | 音声録音装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650242B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782358B2 (ja) * | 1983-11-30 | 1995-09-06 | 松下電器産業株式会社 | 音声分析合成方法 |
| JPH0631988B2 (ja) * | 1984-04-18 | 1994-04-27 | 松下電器産業株式会社 | 楽音発生装置 |
| JPS60239129A (ja) * | 1984-05-14 | 1985-11-28 | Nec Home Electronics Ltd | 音声情報量圧縮方法 |
-
1985
- 1985-07-22 JP JP60162260A patent/JP2650242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6223099A (ja) | 1987-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |