JPS6223099A - 音声録音装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、外部からの音声を符号化して記憶する音声録
音装置に関する。

〔従　来　技　術〕

ＰＣＭ、ＡＤＰＣＭ　（差分ＰＣＭ）、ＡＤＭ（デルタ
変調）等の符号化方式はマイク等を介してアナログ化さ
れた音声等の信号を２値または多値のディジタル信号に
変換する方式である。通常。

このディジタル信号に変換する際には、サンプリング定
理により音声信号等に含まれる最高周波数ｆｍａｘの２
倍の周波数（サンプリング周波数ｆｓ）を有する信号を
用いて量子化（ディジタル化）を行っている。例えば、
２ＫＩｌｚの最高周波数ｆｍａｘを有する音声信号をデ
ィジタル化するためには４ＫＩｌｚのサンプリング周波
数ｆｓを有する信号（サンプリングパルス）が必要であ
る。

また、従来このようにして得られたディジタルデータは
サンプリングパルス毎にメモリに記憶されていた。第１
図は２例えばＰＣＭ符号化方式を用いて音声信号をディ
ジタル化した例を示すものである。音声信号（波形）Ａ
は、サンプリングパルスの出力タイミング（ｔｏ＝ｔ１
２）毎にその電圧値がサンプリングされ、４ピノｌ−で
構成されるメモリに順次記憶されていく。例えば２時刻
ｔｏでは音声信号Ａの電圧値である１１がメモリに２進
数“１０１１”として記憶され９時刻ｔ１２では音声信
号への電圧値である８がメモリに“１０００”として記
憶される。

〔従来技術の問題点〕

従って、上述のような音声録音装置では、音声に含まれ
る最高周波数ｆｍａｘが高くなければなるほどサンプリ
ングパルスも増加し、メモリが大容量となる。

しかしながら１人の声等の音声信号においては高い周波
数（例えば２　Ｋ　ｆｉｚ等）の出現確率が小ざく１　
このように少ない確率で出現する高い周波数ｆ＋ｎａｘ
のためにサンプリング数を多くして、その結果メモリ容
量を大きくすることは非常に録音効率を悪くする。

〔発明の目的〕

本発明は上記欠点に鑑みてなされたもので、メモリ容量
に対して効率よく音声信号を録音することを可能にした
音声録音装置を提供することを目的とする。

〔発明の要点〕

本発明は入力された音声の大小を比較手段で比較し、そ
の出力によって記憶手段に記憶されるデータを制御し、
音声信号に低い周波数を含む部分では間引いて記憶手段
に記憶させることにより記憶手段に無駄な記憶がなされ
ないようにすることを要旨とする。

〔発明の実施例〕

以下本発明の実施例について図面を参照しながら詳述す
る。

第２図は本発明の音声録音装置の回路プロ、７り図であ
る。第２図において、１は書込みスイ・ノチであり、後
述するＲＡＭ　（ランダムアクセスメモリ）３に音声信
号をディジタル化して記憶させるＦＷ　ＦＷ作するスイ
ッチである。また２は読出しスイッチでありＲＡＭ３に
記憶されているディジタルデータを読出し後述するスピ
ーカ４から報音させる際操作するスイッチである。

書込みスイッチ１が操作されると、書込みスイッチ１に
接続されたチャタリング防止回路１ａからハイ信号がＡ
　Ｎ　Ｄゲート５に出力される。また。

このハイ信号は録音命令信号ｒｎとしてローパスフィル
タ６、増幅器７．アナログ／デフインタル変換器（以下
Ａ／Ｄコンバータで示す）８に出力される。ＡＮＤゲー
ト５では上述のパルス信号が入力すると、第３図で示す
クロックφＩを出力し。

このクロックφｌはＯＲゲート９を介してアドレスカウ
ンタ１０の＋１端子に与えられる。上記アドレスカウン
タ１０はアップ／ダウンカウンタで構成され、上述のク
ロック信号φ１が入力されるとアドレスが１アンプカウ
ントする。

一方、録音命令信号ｒＯが入力したローパスフィルタ６
、増幅器７．Ａ／Ｄコンバータ８では録音可能状態とな
る。この時、マイク１１から音声信号がローパスフィル
タ６に出力されると、ローパスフィルタ６では所定のカ
ットオフ周波数で音声信号の高域をカットし、増幅器７
へ所定の高域周波数がカットされた音声信号を出力する
。増幅器７では入力した音声信号を増幅し、Ａ／Ｄコン
バータ８へ出力する。Ａ／Ｄコンバータ８では入力した
音声信号をクロックφｌのタイミングでサンプリングす
る。この時、クロックφｌの周波数は上述のローパスフ
ィルタ６でカントオフする周波数（音声信号に含まれる
最高周波数ｆｍａｘ）の２倍である。このようなタイミ
ングで出力されるクロックφ１でサンプリングされた音
声信号の電圧値は４ビツトにディジタル値化され、Ａ／
Ｄコンバータ８からラッチ回路１２ａへ出力される。ラ
ンチ回路１２ａにもクロックφ１が入力しており。

Ａ／Ｄコンバータ８から出力される４ビツトデイジタル
データをクロックφ１のタイミングでラッチする。

ラッチ回路１２ａにラッチされた４ビツトのディジタル
データは第３図に示すクロックパルスφ３でゲートが開
かれるゲート回路Ｇ１を介してＲＡＭ３に送られると共
にクロックパルスφ４でゲートが開かれるゲート回路Ｇ
２を介してラッチ回路１２ｂラツチされる。然して、ラ
ンチ回路１２ａ。

ランチ回路１２ｂの内容は演算回路１３に送られる。演
算回路１３は１両ラッチ回路１２ａ、１２ｂにラッチさ
れている４ビツトのディジタルデータの大きさをクロッ
クφ２のタイミングで比較する。

演算回路１３ではクロックφ２のタイミングでこの比較
結果を＝（イコール）端子、−（マイナス）端子、＋（
プラス）端子、のいずれか一つより出カする。一端子か
らハイ信号が出力される時は。

ラッチ回路１２ａ、１２ｂのディジタルデータが同一で
ある場合である。また、一端子からハイ信号が出力され
る時は、ラッチ回路１２ｂにランチされているディジタ
ルデータよりランチ回路１２ａにう・ノチされているデ
ィジタルデータの方が小さい場合である。また、逆に子
端子からハイ信号が出力される時は、ランチ回路１２ｂ
にランチされているディジタルデータよりラッチ回路１
２ａにランチされているディジタルデータの方が大きい
場合である。

上記、＝端子、一端子、十端子からの出力信号はトリガ
タイプフリップフロップ（以下Ｔ形Ｆ。

Ｆ、示す）１４ａ、１４ｂ、ＯＲゲート１５ａ。

１５ｂ、ＡＮＤゲート１６ａ、１６ｂに供給されており
１例えば一端子からの出力信号はＴ形Ｆ。

Ｆ１４ａのＴｆｌ子に供給され、Ｔ形Ｆ、Ｆ１４ａの出
力を反転すると同時にＡＮＤゲー１−１６ａにも送られ
る。従って、この時はＡＮＤゲート１６ａからハイ信号
は出力されないが、一端子から連続してハイ信号が出力
されるとＡＮＤゲート１６ａからハイ信号が出力される
。同様に子端子から出力されるハイ信号はＴ形Ｆ、Ｆ１
４ｂのＴ端子に供給され、Ｔ形Ｆ、Ｆの出力を反転する
と同時にＡＮＤゲート１６ｂにも送られるので、連続し
て子端子からハイ信号が出力されるとＡＮＤゲート１６
ｂからハイ信号が出力される。一方。

一端子から１回ハイ信号が出力された後、子端子または
一端子からハイ信号が出力されると１　このハイ信号は
ＯＲゲート１５ａを介してＴ形Ｆ、　Ｆ１４ａをリセ・
ノドする。従って、一端子からハイ信号が出力された後
９次のクロックφ２のタイミングで再度一端子からハイ
信号が出力しなければ（一端子から連続してハイ信号が
出力さなければ）Ｔ形Ｆ、Ｆ１４ａがリセットされる。

このことは子端子についても同様であり、子端子から１
回ハイ信号が出力された後、一端子または一端子から次
のクロックφ２のタイミングでハイ信号がＯＲゲート１
５ｂを介してＴ形Ｆ、　Ｆ１４ｂに出力されると、Ｔ形
Ｆ、Ｆ１４ｂをリセットする。従って１次の次のクロッ
クφ２のタイミングで子端子からハイ信号が出力したと
してもＡＮＤゲート１６ｂからハイ信号は出力されない
。

一方、上述の子端子または一端子からクロックφ２と次
クロックφ２のタイミングで連続してハイ信号が出力さ
れた時には上述のようにＡＮＤゲート１６ａまたは１６
ｂからハイ信号が出力され。

この信号はＯＲゲート１７を介して前述のアドレスカウ
ンタ１０の一１端子に入力する。アドレスカウンタ１０
では一１端子にこの信号が入力すると前述のクロックφ
ｌで＋１したアドレスを再度−１して１元のアドレス値
に戻ず。

然してアドレスカウンタ１０によってアドレス指定され
るＲＡＭ３はアドレスレジスタ３ａとデータ用レジスタ
３ｂとで構成されている。ＲＡＭ３では上述のアドレス
カウンタ１０から入力するアドレス値が＋１された後ク
ロックφ２のタイミングで−１された時にはアドレスレ
ジスタ３ａに１″をセットし、アドレス値が＋１された
ままの時には０”をセットする。

また、クロックφ３のタイミングでゲート回路Ｇ１を介
してランチ回路１２ａから送られてくる４ビツトデータ
はデータ用レジスタ３ｂに書込まれる。叩ち、アドレス
カウンタ１０が順次＋１されてゆく状態でアドレスレジ
スタ３ａに“０”が書込まれてくる場合には、そのアド
レスレジスタ３ａに対応したデータ用レジスタ３ｂには
新たなディジタルデータが書込まれるが、アドレスカウ
ンタ１０が−１されアドレスレジスタ３ａに１”が書込
まれた場合には、そのアドレスレジスタ３ａに対応した
データ用レジスタ３ｂには前に書込まれたディジタルデ
ータを消去して新たにディジタルデータを書込むことに
なる。

このようにしてＲＡＭ３にクロックφ３のタイミングで
ランチ回路１２ａのディジタルデータが書込まれると、
前述した如くクロックφ４のタイミングでランチ回路１
２ａのディジクルデータはランチ回路１２ｂにランチさ
れる。このラッチ回路１２ｂにラッチされた４ビツトの
ディジタルデータは次のクロックφ１のタイミングでサ
ンプリソゲされるディジタルデータとの比較に供される
。。

このようにして順次クロックφｌ〜φ４のタイミングで
マイク１１から入力する音声信号はＲＡＭ３内に４ビツ
トのディジタルデータとして書込まれる。その後、書込
みスイッチ１を戻すと信号発生回路１ａの出力信号が立
下がり、ＯＲゲート１８、立下がり検出回路１９を介し
てアドレスカウンタ１０をリセットし、アドレスカウン
タ１０を“０″とする。

一方、このようにしてＲＡＭａ内に書込まれたディジタ
ルデータを読出す場合には読出しスイッチを操作するこ
とにより行われる。読出しスイッチ２が押されるとチャ
タリング防止回路２ａからハイ信号がＡＮＤゲート２０
．及び読出し制御回路２１．ディジタル／アナログ変換
器（以下Ｄ／Ａコンバータ）２２．ローパスフィルタ２
３゜増幅器２４に出力される。ＡＮＤゲート２０に入力
したハイ信号はクロックφ！のタイミングでアドレスカ
ウンタ１０の＋１端子に入力し、アドレスカウンタ１０
を順次アップカウンタする。また。

読出し制御部２１．Ｄ／Ａコンバーク２２．ローパスフ
ィルタ２３．増幅器２４では上述のハイ信号の入力によ
り録音された音声データを再生する状態となる。

ＲＡＭ３では上述のアドレスカウンタ１０のアップカウ
ンタに従って順次データ用レジスタ３Ｂから４ビツトの
ディジクルデータを読出し制御部２１に出力する。読出
し制御部２１にはデータ用レジスタ３ａから読出される
。データと共にアドレスレジスタ３ａからの１又は０の
データも入力し、このアドレスデータに従って４ビツト
デイジタルデータをＤ／Ａコンバータ２２に出力する。

例えば、読出し制御部２１ではアドレスデータが“０″
の時はアドレスデータが“０″に対応したデータ用レジ
スタ３ｂからの４ビツトデイジタルデータをＤ／八へン
バータ２２に出力し、アドレスデータが１”の時はアド
レスデータが１１１１１に対応したデータ用レジスタ３
ｂからの４ビツトデイジタルデータをＤ／Ａコンバータ
２２に２回連続して出力する。

このようにしてＤ／Ａコンバータ２２に）ｌｆ！次入力
する４ビットディジタルデータはＤ／Ａコンバータ２２
でアナログ信号に変換され、Ｄ／Ａコンバータ２２から
ローパスフィルタ２３へ出力される。ローパスフィルタ
２３では入力したアナログ信号（音声信号）を前述のカ
ットオフ周波数と同一の周波数で高域をカプトした後、
増幅器２４に音声信号を出力する。増幅器２４ではスピ
ーカ４を動作するために必要な電圧値まで入力した音声
信号を充分増幅した後、スピーカ４に音声信号を出力す
る。スピーカ４では入力した音声信号を外部に報音する
。

このようにして音声信号を再生した後、読出しスイッチ
２を戻すと、信号発生回路２ａの出力信号が立下がり、
○Ｒゲート１日日立立下り検出回路１９を介してアドレ
スカウンタ１０をリセットし、アドレスカウンタ１０の
アドレス値を“０”に戻す。

以上のような回路構成を有する本発明の音声録音装置に
おいて、音声信号をＲＡＭ３に書込む際の書込み動作を
第４図（ａｌ、　（ｂ）を用いて説明する。

同図（ａｌにおいて、音声信号（波形）Ｂは従来例で説
明した音声信号（波形）Ａと同一の信号（波形）であり
、また１時刻ｔ１〜ｔ１２はクロックφ１のタイミング
でサンプリングされる時刻を示し、従来の時刻ｔ１〜ｔ
＋２と同一時刻を示す。

また同図（ｂｌは、前述のＲＡＭ３の構成及び実際に記
録されるデータを示すものである。

まず９時刻ｔｏにおいて、音声信号ＢはＡ／Ｄコンバー
タ８によりサンプリングされ、その電圧値１１は４ビツ
トデイジタルデータ″１０１１”としてデータ用レジス
タ３ｂに記憶される。この時、４ビツトデイジタルデー
タに対応したアドレスレジスタ３ａには“０″がセット
される。

次に２時刻ｔ１において、同様に音声信号ＢはＡ／Ｄコ
ンバーク８によりサンプリングされ、その電圧値１２は
４ビツトデイジタルデータ”１１００″として次のデー
タ用レジスタ３ｂのエリアに記憶される。この時、この
データが入力したデータ用レジスタ３ｂに対応するアド
レスレジスタ３ａにはＴ形Ｆ、Ｆ１４ａ、１４ｂの初期
Ｑ出力はロー信号に設定されているため、“０”がセッ
トされる。

次に１時刻ｔ２において、同様に音声信号Ｂはサンプリ
ングされ、その電圧値１１はデータ用レジスタ３ｂに４
ピントデータ”１０１１″として一旦記憶される（時刻
ｔ３で消去されるため図示せず）。この時、同時に対応
するアドレスレジスタ３ａには、１０″がセットされる
（この０″も上述と同様の理由で図示せず）。

次に時刻ｔ３において、同様に音声信号Ｂをサンプリン
グすると、その電圧値は１０である。この電圧値１０は
時刻ｔ２の際のサンプリングのデータ１１よりさらに小
さく、再度演算回路１３の一端子からハイ信号が出力さ
れる。従って、この時には前回書込まれた（時刻ｔ２で
書込まれた）ディジタルデータ“１０１１”を消去して
、今回サンプリングしたディジタルデータ′″１０１０
″をデータ用レジスタ３ｂに書込む。また、同時に対応
するアドレスレジスタ３ａに１１″をセットする。

このように同様の書込み動作を繰り返すと１例えば時刻
ｔ３一時刻ｔａ、及び時刻ｔ４一時刻ｔ５では連続して
音声信号が上昇しているため。

時刻ｔ５でサンプリングされたディジタルデータ″１１
１０”がデータ用レジスタ３ｂに書込まれると同時にア
ドレスレジスタ３ａに“１″がセントされる。また１時
刻ｔ６一時刻ｔ７．及び時刻ｔ７一時刻ｔ８でも連続し
て音声信号が上昇しているため９時刻ｔｅでサンプリン
グされたディジタルデータ１１１１１″がデータ用レジ
スタ３ａに書込まれる。またこれと同時にアドレスレジ
スタ３ａに“１”がセットされる。

さらに、このようにＲＡＭａ内にサンプリングされたデ
ィジタルデータが書込まれない場合は。

本実施例では音声信号が連続して降下する時・刻ｔ９及
び時刻ｔ１１の２個所存在する。

従って９本実施例によれば、従来必要であった１２のデ
ータ用レジスタ３ｂが第４図（ｂ）に示すように時刻ｔ
ｏ、ｔ＋、ｔ３．ｔａ、ｔａ、ｔｏ。

ｔｌｏ、ｔ１２にサンプリングしたディジタルデータを
書込むための８つのデータ用レジスタ３ｂで構成するこ
とができる。

このことは、データ用レジスタ３ｂを４ビツトでなく８
ビツトで構成した場合（この場合サンプリングするディ
ジタルデータも８ビツトとなる）。

さらにＲＡＭ３のメモリ容量を削減することができるこ
とになる。

したがって１本実施例は音声信号に含まれる周波数が高
い部分ではＲＡＭ３に従来のようにサンプリングと同一
のタイミングでディジタルデータを記憶させ２周波数が
低い部分ではサンプリングに対して間引いた形でＲＡＭ
３に音声信号のディジタルデータを記憶させることがで
きる。

尚１本実施例では４ビツトのディジタルデータとしてサ
ンプリング及びＲＡＭ３への記憶を行ったが他のビット
数１例えば上述の８ビツトでサンプリング及びＲＡＭ３
への記憶を行っても良（。

さらに１６ビツトで行ってもよいことは勿論である。ま
た、他の録音方式、即ち、ＤＰＣＭ。

ＡＤＰＣＭ、ＤＭ、ＡＤＭ、ＬＰ方式等にも通用できる
。

〔発明の効果〕

以上詳細に説明したように本発明によれば、音声信号に
含まれる低い周波数の部分ではメモリに記憶させるデー
タを削除し、メモリの容量を減らすことができる。また
、逆に所定のメモリ容量に対して考えると、効率よく音
声信号を録音することができる。

【図面の簡単な説明】

第１図は従来の音声データ及びＲＡＭに入力するデータ
の構成図。 第２図は本発明の音声録音装置の回路ブロック図。 第３図はクロックφ１〜φ４の出力タイミングチャート
。 第４図（ａｌは音声データとディジタルデータとの関係
を示す構成図。 第４図（ｂｌはＲＡＭに入力するデータの構成図である
。 １・・・書込みスイッチ。 ２・・・読出しスイッチ。 ３・・・ＲＡＭ。 １０・・アドレスカウンタ。 １２ａ、１２ｂ・・・ラッチ回路。 １３・・・演算回路。 特許　出願人　　　カシオ計算機株式会社第３図

Claims (1)

【特許請求の範囲】
1. 音声信号をディジタルデータに符号化する符号化手段と
   、この符号化されたディジタルデータを記憶する記憶手
   段とを備えた音声録音装置において、前記音声信号の音
   声波形によって前記記憶手段に記憶させるタイミングを
   異ならせる手段を具備していることを特徴とする音声録
   音装置。