JPS6353638B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、不揮発性の大容量メモリを用いて信
号を記憶し、その全部あるいは任意の一部を簡易
に読み出させるようにした装置を提供しようとす
るものである。

従来には、例えば、レコードやカセツトテープ
等を用いて信号を記憶していたが、それらのもの
では任意の位置からの再生が不正確であり、また
回転部を要して大型になるという不便があつた。

そこで、本発明はかかる従来の欠点を解消し
て、不揮発性大容量メモリの半導体化を図り、か
つ任意の部分の信号を任意に読み出させることが
できるようにした装置を提供することを目的とす
るものである。

近年、半導体メモリ特に不揮発性のリードオン
リーメモリ（ROM）の大容量化が進み、1000語
程度の音声を128Kビツトのメモリ２個に記憶さ
せることも可能となつているが、カセツトテープ
やレコード等を半導体ROMで置き換えようとし
た場合にはデイジタルメモリの特徴を生かした信
号処理が必要となる。先ずメモリの記憶容量につ
いて考えてみると、音声信号だけであれば例えば
12.5KHzでサンプリングして８ビツトに量子化す
ると約10⁵ビツト／秒であるが、これを帯域圧縮
しても1.6ビツト／秒までであれば何とか判別す
ることができる。その場合、変化分のみを符号化
する等の手段で10⁵ビツト／秒のデータを1.6Kビ
ツト／秒にまで約1/60に帯域圧縮している。仮
に、少し余裕をみて圧縮比を1/50とし、12ビツト
で量子化し、20KHzでサンプリングするものとす
ると、その信号量は12Kビツト／秒となり、１分
間では720Kビツト／分、10分間では7.2Mビツ
ト／10分である。いわゆる超LSI技術を使えば、
１チツプ当り１〜2MビツトのROMは容易に実
現されうる。

そこで、第１図の如く、それぞれが2.5Mビツ
トの４個のROMチツプ１Ａ，１Ｂ，１Ｃ，１Ｄ
を用い、制御回路２のICと共に同一のパツケー
ジに組込みコネクタ３を設けた１つの部品４とす
る。これを仮に複合ROMと呼ぶ。各ROM１Ａ
〜１Ｄのチツプは10×10ｍ／ｍ以下に収まるか
ら、この場合ROM４は第２図の如く20×30×５
ｍ／ｍ程度に小さくまとまる。従つてこの複合
ROM４をレコードあるいはカセツトテープの替
りに使えばレコードプレヤーやテープレコーダが
極めて小さくできる。

コネクタ３の端子数は、入出力を共用化すれば
減少でき、クロツクの他はデータを直列にすれば
入出力合わせて４端子でよいことになる。ここで
は、並列処理をするものとして出力信号に12端
子、入力制御信号に８端子、電源に２端子、クロ
ツクパルスに１端子とし、第２図のように、複合
ROM４のパツケージの一辺にそのコネクタ３を
設けておく。

さて第１図の合計10MビツトのROMの中で有
効データを99％即ち9.9Mビツトとすると、上記
のような12Kビツト／秒のデータレートによつて
約13.7分の音楽を記録することができる。9.9M
ビツトのアドレスを全部指定するにはアドレス信
号は24ビツト必要であるが、秒単位にアドレス指
定するものとすれば、13.7×60種類のアドレスが
あればよくこれは2¹⁰以下であるから10ビツトの
アドレス信号でよい。従つて、外部からアドレス
を指定する場合は、第１図のものでは入力アドレ
スは８ビツトで指定するので２回にわけて指定入
力する必要があるが、入力ラインを増して10端子
にすれば一度に指定できる。アドレス信号のコー
ド形式はJIS或はASCIIやISO等のいずれでもよ
い。以上の如くすれば、ROMをカセツトテープ
やレコードの代りに使うことができ、任意の位置
から即時に音声信号を取り出すことができる。

次に、本発明の一実施例についてさらに詳しく
説明する。

第３図は第１図，第２図に示したような複合
ROM４を本体部に装着した状態を示し、複合
ROM４は上述したようなコネクタ３により、キ
ーボード５、制御部６、復調処理回路７、増幅回
路８、スピーカ９、電源（図示せず）等を有する
本体部に着脱自在に装着される。

第３図において、４は第１図中の一点鎖線内の
複合ROMであり、上記のように13.7分間の音声
信号の記憶が可能であるが、ここでは長さ３分〜
４分の音楽の音声信号が４曲分記憶されているも
のとする。各曲の先頭のアドレスを仮に下記のよ
うに定めておく。

１曲目……“0000000010” ２曲目……“0100000000” ３曲目……“1000010000” ４曲目……“1100000011” 今、２曲目のみを聞きたい場合には、キーボー
ド５の第４図のようなキーを次の順序で操作す
る。先ず、「スタートアドレスキー」を押してか
ら２曲目の先頭アドレスの「0100000000」とキー
インし、次いで「エンドアドレスキー」を押して
から３曲目の先頭アドレスの「10000010000」と
キーインし、最後に、「リードスタートキー」を
押す。

これらのキーインされた情報はマイクロコンピ
ユータを含む制御部６で処理され、複合ROM４
の入力端子に８ビツトの制御信号とクロツク信号
とが送られる。そのクロツク信号は、出力データ
が直列信号であれば前述の如く12Kビツト／秒で
あるが、以下の如く出力データを12ビツト並列信
号で扱うようにすれば1KHzと低周波でよくなる。
複合ROM４の内部は例えば第５図の如く構成さ
れ、入力されたスタートおよびストツプのアドレ
スを記憶し、所定の位置から読み出しを行なう。
この部分については後に詳述する。

複合ROM４からの出力信号は復調処理回路７
で復調処理する。すなわち、前述の如く量子化さ
れ圧縮されてROM４に記憶されていたデータ信
号を元の音声信号に戻す。これを増幅回路８で増
し、スピーカ９に加えることにより、音声を再生
する。

以上のような過程によれば、データの再生を電
子的に行なうのでクロツク信号を水晶発振器で形
成することにより時間軸精度やＳ／Ｎ等がテープ
レコーダやレコードプレーヤに比べて良くなり、
また、第３図の全体をポケツ電卓程度の大きさに
でき、全体の構成を考えればさらにうすくするこ
とも可能である。スピーカを使わずイヤホーンで
聞くようにした場合はさらに超小型化し得る。

次に、第５図を参照して複合ROM４の内容を
具体的に述べる。第５図は第１図，第３図に示し
た複合ROM４の構成のみを示している。第５図
において、ROM１Ａ〜１Ｄは10Mビツトのメモ
リとして１つにまとめて示し、コネクタ３の各端
子は入力端子３ａ、クロツクパルス端子３ｂ、出
力端子３ｃとして示している。電源端子の図示は
省略している。また、これら１Ａ〜１Ｄと３ａ〜
３ｃを除いた部分が第１図中の制御回路２に相当
する。第５図全体として、第１図，第３図の複合
ROM４を示している。第２図，第４図と合わせ
て説明すると、先ずキーボード５で「スタートア
ドレスキー」が押されると、８ビツトの入力信号
D₀〜D₇がクロツク信号Ｃに同期して入力端子３
から入力される。第６図に示す如くクロツク信号
Ｃの立下りで入力信号D₀〜D₇が変化するものと
しておく。スタートアドレス検出回路１０，エン
ドアドレス検出回路１１，リードスタート検出回
路１２およびリードストツプ検出回路１３はいず
れも８ビツトのパラレル入出力形のラツチメモリ
とNANDゲートによつて形成され、クロツク信
号Ｃの立上りすなわちt₁′で入力信号D₀〜D₇を読
み込む。この時、入力された信号が「スタートア
ドレスキー」の操作を示す８ビツトの信号であれ
ば検出回路１０の出力が第６図SAのように高レ
ベルから低レベルへと変化する。そのパルス幅は
クロツク信号Ｃの１ビツト分と考えればよい。そ
の出力SAによりt₁′でフリツプフロツプFF１４が
SRのようにスタートアドレス読込のためにセツ
トされる。仮に、「スタートアドレスキー」の操
作を示す信号が「11100001」であるとれば第６図
のD₀〜D₇の如くなる。次にキーボード５から
「１」と「０」のキー操作によりスタートアドレ
スのアドレスデータが入力される。まず、そのス
タートアドレスが２曲目を示すものであれば、t₂
〜t₄の間に８ビツトでその入力信号「01000000」
が送られてくる。

FF１４の出力SRがt₁′で高レベルとなるので、
NANDゲート１５の出力は、第６図SCのように
t₁′からクロツク信号Ｃの反転したものとして現
われる。一方、FF１６はＪ入力がt₁′からt₂′まで
低レベルとなつており、これをt₂でクロツクする
とそのＪ入力およびＫ入力共に低レベルであるか
らその出力は高レベルとなる。この時、分配回
路を構成すると12ビツトのラツチメモリ１７中の
上位８ビツトへ入力信号の８ビツトがメモリ可能
となる。そのラツチメモリ１７のクロツクは
NANDゲート１５の出力であるので、その出力
が、t₂′で高レベルから低レベルと変化する時に
第６図のD₇＝「０」，D₆＝「１」，D₅＝「０」，D₄〜
D₀＝「０」の８ビツトを読み込む。次のt₃では、
FF１６のＪ入力が「１」でＫ入力が「０」であ
るから出力が「０」となつてラツチメモリ１７
の下位２ビツトへ、第６図のD₇＝D₆＝「０」のデ
ータがメモリされる。

カウンタ１８で、NANDゲート１５の出力の
クロツクパルスの立上りを３個数えるようにして
おくと、t₄で計数出力が現われる。これを負パル
スで取り出し、FF１４をリセツトすれば、t₄′以
降のラツチパルスがNANDゲート１５の出力と
して現われなくなる。従つて、そのラツチ内容は
変化せず、t₄以降のクロツクによりFF１９の出
力が発生されるまでプリセツト状態が続く。

次のエンドアドレスの入力についても全く同様
のキー操作と回路動作が行われる。検出回路１１
は信号検出回路の検出するコード以外の基本構成
は１０と同一であり、制御回路２１はFF１４，
１６，NANDゲート１５，カウンタ１８と同一
回路で構成され、ラツチメモリ２２は１７と同一
である。以上の如くして、スタートアドレスとエ
ンドアドレスを指定して２曲目のみを聞くように
読み出す準備が完了する。

次に、時刻t₁₁で、「リードスタートキー」を操
作すると、t₁₁′で、リードスタート検出回路１２
の出力が低レベルになり、FF１９がセツトされ
る。なお、このFF１９は電源投入時にリセツト
されているので、リードスタート検出回路１２の
出力でセツトされるまでＱ出力は低レベルであ
り、プリセツタブルカウンタ２０をプリセツト状
態にしているので上記のラツチメモリ１７からの
スタートアドレス入力にプリセツトされている。
ここで、プリセツタブルカウンタ２０の動作は
FF１９のＱ出力によつて制御されており、FF１
９のＱ出力が低レベルのときにはプリセツト状態
になされていて、クロツクパルスが加えられたと
きにラツチメモリ１７からの10ビツトのスタート
アドレス入力と下位２ビツトの「０」入力がプリ
セツトされる。このプリセツタブルカウンタ２０
は、プリセツト状態ではクロツクパルスが加えら
れてもカウントアツプ動作をしないように構成さ
れている。一方、FF１９のＱ出力が高レベルに
なるとプリセツタブルカウンタ２０ははじめてカ
ウント状態となり、上述のプリセツトされた値を
初期値として、クロツクパルスが加えられる都度
「１」づつカウントアツプ動作をする。また、こ
のプリセツタブルカウンタ２０へのプリセツト入
力は初期値の入力用のみに使用され、一旦カウン
ト状態になるとその入力の如何にかかわらず初期
値から順に「１」づつカウントアツプされてゆ
く。さて、FF１９のＱ出力が高レベルになると、
カウンタ２０はクロツクパルスをカウントし始
め、メモリ１のアドレスはプリセツトされている
スタートアドレスの「010000000000」（下位２ビ
ツトのプリセツト値は「０」とする）から１クロ
ツク当り１ビツトずつ変化し、そのアドレスによ
つて順次メモリ１から12ビツトづつの記憶内容が
読み出されて出力端子２から第３図の復調処理回
路７へ供給され再生される。カウンタ２０の出力
が「1000010000××」（「××」は通常は「00」）
になると、ラツチメモリ２２にメモリされたエン
ドアドレスと一致するので、10ビツト比較回路２
３の出力が高レベルとなつてNORゲート２４の
出力が低レベルになり、FF１９がリセツトされ
カウンタ２０はカウントを停止する。これにより
メモリ１からの読み出しが終了する。なお、FF
１９の出力を出力端子２へ取り出して、復調処理
回路７へ供給しておけば、その処理が容易になる
ことはいうまでもない。

なお途中で読み出しを停止したい時は、「「リー
ドストツプキー」を操作すると、リードストツプ
検出回路１３の出力が高レベルになつて、FF１
９をリセツトするので読み出しが停止する。この
ような時にFF１９の出力を復調処理回路７へ供
給していれば処理が容易になる。「リードストツ
プキー」を操作した後、再び「リードスタートキ
ー」を操作すれば、途中から始まる。

これらの制御をマイクロコンピユータ等で行な
えば更に複雑なプログラム機能や、リピート等も
可能となる。又、メモリのみを第２図のチツプに
入れることも考えられる。パツケージのピン数、
LSIチツプのコスト等から適当な点で分割すれば
よく制約はない。

ROMの内容について補足すると、各曲間には
説明で明らかな如く、下２桁分のスペースがあ
る。すなわち、各曲のスタートアドレスとエンド
アドレスの決め方として、１つの曲が終了した後
に変化した最初の上10桁分をエンドアドレスと
し、その次の上10桁分を次の曲のスタートアドレ
スとするようにしているので、前の曲が中途半端
なアドレスで終了したとしても、各曲間に少くと
も下２桁分のスペースを設けることができる。た
とえば、１曲目がアドレス“001111111010”で終
了したとするとその次に変化する上10桁分の
“0011111111”を１曲目のエンドアドレスとし、
その次の上10桁分の“0100000000”を２曲目のス
タートアドレスとする。このときは次のように、
前の曲が中途のアドレスすなわち
“001111111001”から“001111111011”までのい
ずれのアドレスで終了しても１曲目と２曲目との
間に少くとも２桁分（４ビツト分）の無信号部分
を作ることができる。

下２桁は指定しないので、この部分は、無信号
である。これをもつと増しておくことも可能であ
り、情報が少ない場合には、等分し、終のアドレ
スを説明書に記しておいてもよい。スペースを零
にしても理論的には動作は可能だが、この場合は
全部のビツトを指定しなければならない。

なお、ROMの内容全部を読み出すには、スタ
ートアドレスを10桁全部「０」で指定し、エンド
アドレスを10桁全部「１」で指定すればよい。

以上述べたように、本発明は、不揮発性大容量
メモリおよびその制御回路をパーケージに組込
み、コネクタを設けた複合ROMを設け、この複
合ROMを、制御信号を発生し音声を再生する本
体部に着脱自在に構成するとともに、上記複合
ROMの不揮発性大容量メモリにおける記憶内容
を複数のグループに分割し、各グループ間の一定
以上のアドレスの部分を無信号になし、かつ各グ
ループの記憶内容を同一の速度で読み出すことが
できるように予め信号を書込み記憶させておくと
ともに、不揮発性大容量メモリのアドレス中下位
の一部のアドレスを省略して指定し任意のグルー
プの記憶内容のみを読み出すようとしたことを特
徴とするもので、複合ROMを、パツケージ式に
することによつてその取扱いが容易となり、また
全ての記憶内容を順次読出すことができるととも
に、任意の一グループのみを読出すことができ、
しかもこの読出し時は上位アドレスのみ指定すれ
ばよく操作が早く簡単に行える利点を有する。ま
た、再生装置も極めて小型化，薄型化することが
できる。さらに、メモリをCMOSで構成すれば
消費電力を少なくなる。なお、サンプリングを
20KHzにすれば音質は若干劣化してもメモリ容量
は1/2.5にできる。たとえば、本例のROM１Ａ
〜１Ｄは各１Ｍビツトにできる。

【図面の簡単な説明】

第１図は本発明の一実施例における信号記憶装
置のメモリ部分のブロツク線図、第２図はその斜
視図、第３図は同装置の全体のブロツク線図、第
４図は同装置に用いるキーボードの正面図、第５
図は同装置の詳細な回路図、第６図はその各部の
波形図である。 ４……複合ROM、５……キーボード、６……
制御部、７……復調処理回路、８……増幅回路、
９……スピーカ。

Claims (1)

【特許請求の範囲】
1. １ 不揮発性大容量メモリおよびその制御回路を
   パツケージに組込んで複合ROMとし、そのパツ
   ケージの一辺に入出力端子を有するコネクタを設
   け、この複合ROMを着脱自在に装着し、前記不
   揮発性大容量メモリの内容を読み出す制御部、入
   出力制御のためのキーボード、電源および前記不
   揮発性大容量メモリから読み出した信号を音声信
   号に変換する復調処理回路を有する信号処理装置
   本体部を設け、前記不揮発性大容量メモリにおけ
   る記憶アドレスを複数のグループに分割し、各グ
   ループ間の一定のアドレスの部分を無信号にする
   ように、各グループの信号記録区間の終了部分の
   一定ビツト分以上を無信号とし、かつ各グループ
   の記憶内容を同一の速度で読み出すことができる
   ように予め信号を書込み記憶させておくととも
   に、前記不揮発性大容量メモリの任意のグループ
   の記憶内容を読出すようにアドレスを設定するプ
   リセツタブルカウンタを前記複合ROM内の制御
   回路に設け、そのプリセツタブルカウンタの前記
   一定ビツト分に該当するプリセツト入力を常に
   “０”に固定するようにしたことを特徴とする信
   号処理装置。