JPH01292672A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｗ　　１ｌｌｆ！ｌを解決するための手段（第１図、第
４図）Ｆ　作用 Ｇ　実施例 Ｇ１第１実施例の回路構成（８１図） Ｇ２第１実施例の回路動作（８８２図、第３図）Ｇ３第
２実施例の回路構成（第４図） Ｇ４第２実施例の回路動作（第５図、第６図）Ｈ発明の
効果 Ａ　産業上の利用分野 この発明は、例えばディジタルオーディオインタフェー
スシステム等に用いて好適なり／Ａ変換装置に関する。

Ｂ　発明の概要 この発明は、入力ディジタル信号より再生したクロック
信号に基づいて入力ディジタル信号を所定の標準フォー
マットのデータに変換し、このデータを上記クロック信
号に基づいて記憶手段に書き込み、別途設けた基準クロ
ック発生手段からの基準クロック信号に基づいて記憶手
段からデータを読み出してＤ／Ａ変換することにより、
伝送系のジンクの影響を受けることなく、時間軸精度の
−いＤ／Ａ変換された再生波形を得ることができるよう
にしたものである。

また、記憶手段の前にディジタルフィルタを設けると共
に書き込みアドレスと読み出しアドレスのずれを検出し
て、その検出出力により読み出しアドレス信号を制御す
ることにより、長崎間０データがこなくても、またオー
ディオ−ビジュアルソースの如く他の信号系との時間ず
れが生じて困る場合にも実用上問題ないシステムを組む
ことができ、しかも自然な感覚で時間軸補正を行うこと
ができるようにしたものである。

Ｃ従来の技術 送り側にＣＤプレーヤやＢＳチューナ或いはディジタル
テープレコニダ（ＤＡＴ）等を設け、受は側にＤ／Ａ変
換装置付アンプ等を設けたいわゆるディジタルオーディ
オインタフェースによるシステムが一般に使用されてお
り、第７図はその一例である。同図において、！１）は
送り側としての例えばＣＤプレーヤであって、ＣＤプレ
ーヤ（１）からの信号（ディジタルオーディオインタフ
ェース信号：以下ＤＡＩ信号と略す）はＤ／Ａｍ換装置
（２）のデコーダ（２ａ）でＥＩＡＪ標準フォーマント
のデータに変換され、Ｄ／Ａコンバータ（２ｂ）でＤ／
Ａ変換されてアンプ（３）に供給され、ここで増幅され
る出力端子（４）に出力される。

第８図は従来のＤ／Ａ変換装置の一例を示すもので、入
力端子（５）からのＤＡＩ信号がＰＬＬ回路（６）に供
給されてここでクロック信号が抽出され、デコーダ（７
）に供給されると共にディジタルフィルタ（８）に供給
される。デコーダ（７）はＰＬＬ回路（６）からのクロ
ック信号に基づいてＤＡＩ信号をＥＩＡＪ標準フォーマ
ットのデータに変換する。ディジタルフィルタ（８）は
ＰＬＬ回路（６）からのクロック信号に基づいて供給さ
れたデータの折り返し成分等を除去し、Ｄ／Ａコンバー
タ（９）では供給されたディジタル信号をアナログ信号
に変換し、出力端子（１０）に出力する。

第９図は従来のＤ／Ａ変換装置の他の例を示すもので、
ここでは２個のＰＬＬ回路（６ａ）及び（６ｂ）を設け
、データ再生用のＰＬＬ回路（６ａ）には帯域の広いも
のを用い、データの時間軸を揃えるためのＰＬＬ回路（
６ｂ）には帯域の狭いものを用いる。

Ｉ）　発明が解決しようとする課題 ところで第８図の如き従来装置の場合、デコーダ（７）
及びディジタルフィルタ（８）はＰＬＬ回路（６）にお
いてＤＡＩ信号より抽出されたクロック信号によって動
作するため、送り側のジッタ成分によってシステム内の
クロック信号もジッタ成分を持ち１）／Ａ変換のタイミ
ングのずれを生じ、音質に悪影響を与える恐れがあった
。

また、第９図の如き従来装置の場合もデコーダ（７）及
びディジタルフィルタ（８）は夫々ＰＬＬ回路（６ａ）
及び（６ｂ）において入力端子（５）からの同一のＤＡ
Ｉ信号より抽出されたクロック信号により動作するため
、第８図の場合同様送り側のジッタ成分によって音質に
悪影響を与える恐れがあった。

また、上述の如＜　ＰＬＬ回路を使って時間軸精度を向
上するには、ＰＬＬ回路の帯域を落として行けばよいが
、最終的に送り側とのクロック信号のずれが大きくなっ
てデータが欠落するときまではＰＬＬ回路の帯域を落と
せないために、自ずと限界があった。

この発明は斯る点に鑑みてなされたもので、伝送系のシ
ックの影響を受けることなく且つ送り出し側に何等制限
を加えることなく精度の高いＤ／Ａ変換された再生波形
を得ることができ、しかも長時間０データがない場合や
他の信号系との時間ずれが生じては困るような場合にも
実用上問題ないシステムを組むことができ、また自然な
感覚で時間軸補正を行うことができるＤ／Ａ変換装置を
提供するものである。

Ｅ　課題を解決するための手段 この発明によるＤ／Ａ変換装置は、入力ディジタル信号
よりクロック信号を再生するクロック再生手段（１２）
と、このクロック再生手段（１２）からのクロック信号
に基づいて入力ディジタル信号を所定の標準フォーマッ
トのデータに変換するデコード手段（１３）と、このデ
コード手段（１３）からのデータが供給される記憶子′
ｆＩｔ（１４）と、所定の基準クロック信号を発生する
基準クロック発生手段（１７）と、クロック再生手段（
１２）からのクロック信号に基づいてデコード手段（１
３）からのデータを記憶手段（１４）に書き込み、基準
クロック発生手段（１７）からの基準クロック信号に基
づいて記憶子ｒＩｔ（１４）からデータを読み出すアド
レス制御手段（１５，１９）と、記憶手段（１４）から
読み出されたデータをアナログ信号に変換するＤ／Ａ変
換手段（２２）とを具備するように構成している。

また、この発明によるＤ／Ａ変換装置は、人力ディジタ
ル信号よりクロ・ツク信号を再生するクロック再生手段
（１２）と、このクロ・ンク再生手段（１２）からのク
ロック信号に基づいて入力ディジタル信号を所定の標準
フォーマットのデータに変換するデコード手段（１３）
と、このデコード手段（１３）からのデータをオーバサ
ンプリングするディジタルフィルタ（２０）と、このデ
ィジタルフィルタ（２０）からのデータが供給される記
憶手段（１４）と、所定の基準クロック信号を発生する
基準クロック発生手段（１７）と、クロック再生手段（
１２）からのクロック信号に基づいてディジタルフィル
タ（２０）からのデータを記憶手段（１４）に書き込み
、基準クロック発生手段（１７）からの基準クロック信
号に基づいて記憶手段（１４）からデータを読み出すア
ドレス制御手段（１５，１９）と、クロック再生手段（
１２）からのクロック信号と基準クロック発生手段（１
７）からの基準クロック信号に基づいて書き込みアドレ
スと読み出しアドレスのずれを検出し、この検出出力に
よりアドレス制御手段（１５，１９）からの読み出しア
ドレス信号を制御するアドレスずれ検出手段（３０）と
、記憶手段（１４）から読み出されたデータをアナログ
信号に変換するＤ／Ａ変換手段（２２）とを具備するよ
うに構成している。

Ｆ　作用 クロック再生手段（１２）において人力ディジタル信号
よりクロック信号を抽出し、デコード手段（１３）に供
給する。デコード手段（１３）ではこのクロック信号に
基づいて入力ディジタル信号を所定の標準フォーマット
例えばＥＩＡＪ標準フォーマントのデータに変換する。

そして、アドレス制御手段（１５，１９）ではクロック
再生手段（１２）からのクロック信号に基づいてデコー
ド手段（１３）から得られるワードクロックに応じてデ
コード手段（１３）からのデータを記憶手段（１４）に
書き込み、基準クロック発生手段（１７）からの基準ク
ロック信号に基づいて形成されたワードクロックに応じ
て記憶手段（１４）からデータを読み出す。最後に１）
／Ａ変換手段（２２）で記憶手段（１４）から読み出さ
れたデータをアナログ信号に変換して出力する。これに
より、伝送系のジッタの影響を受けることなく、時間軸
精度の高いＤ／Ａ変換された再生波形を得ることができ
る。

また、クロック再生手段（１２）において人力ディジタ
ル信号よりクロック信号を抽出し、デコード手ＩＩｔ（
１３）に供給する。デコード手段（１３）ではこのクロ
ック信号に基づいて入力ディジタル信号を所定の標準フ
ォーマント例えばＩ！ＩＡＪ標準フォーマットのデータ
に変換する。この変換されたデータをディジタルフィル
タ（２０）に供給してオーバサンプリングする。そして
、アドレス制御手段（１５，１９）ではクロック再生手
段（１２）からのクロック信号に基づいてデコード手段
（１３）、ディジタルフィルタ（２０）を経て得られる
ワードクロックに応じてデコード手段（１３）からのデ
ータを記憶手段（１４）に書き込み、基準クロック発生
手段（１７）からの基準クロック信号に基づいて形成さ
れたワードクロックに応じて記憶手段（１４）からデー
タを読み出す。また、アドレスずれ検出手段（３０）で
はクロック再生手段（１２）からのクロック信号に基づ
くディジタルフィルタ（２０）からのワードクロックと
基準クロック発生手！（１７）からの基準クロック信号
に基づいて形成されたワードクロックを比較して書き込
みアドレスと読み出しアドレスのずれを検出し、その検
出出力でアドレス制御手段（１５，１９）からの読み出
しアドレス信号を制御する。例えば書き込みアドレスに
対して読み出しアドレスが１アドレス遅れている場合は
読み出しアドレス信号を１アドレス進め、逆に早い場合
は読み出しアドレス信号を保持する。

つまり同じアドレスを２回読み出すようにする。

嵌後にＤ／Ａ変換手段（２２）で記憶手段（１４）から
読み出されたデータをアナログ信号に変換して出力する
。これにより長時間０データがこなかったり、オーディ
オ−ビジュアルソースのように他の信号系との時間ずれ
が生じては困る場合、つまり映像と音が大きな時間差を
持っては困る場合にも実用上問題ないシステムが組める
。

Ｇ　実施例 以下、この発明の諸実施例を第１図〜第６図に基づいて
詳しく説明する。

Ｇ１第１実施例の回路構成 第１図はこの発明の第１実施例の構成を示すもので、（
１１）はディジタルオーディオインタフェース（ＤＡＩ
）信号が供給される入力端子、（１２）はＤＡＩ信号よ
りクロック信号（ＣＫ）を抽出する例えばＰＬＬ回路を
用いたクロック再生回路、（１３）はクロック信号に基
づいて入力されたＤＡＩ信号を１！ＩＡＪ標準フオーマ
ツトのデータに変換するデコーダであって、デコーダ（
１３）からのデータ（ＯＡＴ＾）はデュアルポート型の
ＲＡＭ（１４）に供給され、デコーダ（１３）からのワ
ードクロック（ＷＣＫ）は書き込みアドレス制御回路（
１５）に供給される。

（１６）は入力端子（１１）からのＤＡＩ信号のサンプ
リング周波数を検出するサンプリング周波数検出回路で
あって、サンプリング周波数は送り側が例えばＣＤプレ
ーヤの場合４４．１ｋｌｌｚ　、　ＤＡＴの場合４８ｋ
Ｈｚ　、　Ｂ　Ｓチューナの場合３２ｋＨｚである。

（１７）は検出回路（１６）の各サンプリング周波数に
対応した水晶を利用する基準クロック発生回路であって
、こめ基準クロック発生回路（１７）は検出回路（１６
）で検出されたサンプリグ周波数に対応した基準クロッ
ク信号を発生する。（１８）は基準のクロック信号に基
づいてワードクロック（ＷＣＫ）を形成するワードクロ
ック形成回路であって、このワードクロックは読み出し
アドレス制御回路（１９）に供給される。

アドレス制御回路（１５）及び（１９）は供給されたワ
ードクロックの例えば立上りに同期して夫々書き込みア
ドレス信号及び読み出しアドレス信号を発生する。従っ
て、ＲＡＭ（１４）は書き込みアドレス信号によりデコ
ーダ（１３）からのデータを書き込まれ、読み出しアド
レス信号により記憶したデータを読み出される。第２図
はＲＡＭ（１４）のアドレスエリアを一例として示して
いる。（２ｏ）はＲＡＭ（１４）からのデータを基準ク
ロック信号に基づいて処理して折り返し成分等を除去す
るディジタルフィルタ、（２１）は基準クロック信号に
基づいてディジタルフィルタ（２０）からのデータをラ
ッチするラッチ回路、（２２）はランチ回路（２１）か
らのディジタル信号をアナログ信号に変換して出力端子
（２３）に出力するＤ／Ａコンバータである。なお、ワ
ードクロック形成回路（１８）への基準クロック信号の
周波数はディジタルフィルタ（２０）及びラッチ回路（
２１）への基準クロック信号の周波数の１／ｎ例えば１
／１６とされている。

（２４）はデコーダ（１３）から出力されるデータに含
まれる０データを検出する０デ一タ検出回路、（２５）
は検出された０データの経過時間を検出する０デ一タ経
過時間検出回路であって、この検出回路（２５）は検出
した経過時間が所定時間例えばポーズやストップになっ
てＲＡＭ（１４）の記憶時間以上になったとき付勢（ｅ
ｎａｂｌｅ）信号を発生して進み・遅れ検出回路（２６
）を動作状態にする。

進み・遅れ検出回路（２６）は書き込みアドレス制御５ 御回路（１５）からの書き込みアドレス信号と読み出し
アドレス制御回路（１９）からの読み出しアドレス信号
の位相を比較し、その進み・遅れを検出し、その検出結
果に応じてアドレス制御回路（１５）及び（１９）を制
御する。例えば読み出しアドレス信号が書き込みアドレ
ス信号より早ければ読み出しアドレスとしては書き込み
アドレスの１つ後のアドレスを設定し、逆に書き込みア
ドレス信号が読み出しアドレス信号より早ければ続み出
しアドレスとしては書き込みアドレスの１つ前のアドレ
スを設定するようにアドレス制御回路（１５）及び（１
９）を制御する。

Ｇ２第１実施例の回路動作 次に第１図の回路動作を第２図及び第３図をも参照し乍
ら説明する。入力端子（１１）からのＤＡＩ信号はクロ
ック再生回路（１２）、デコーダ（１３）及びサンプリ
ング周波数検出回路（１６）に供給される。クロック再
生回路（１２）でＤＡＩ信号よりクロック信号が抽出さ
れ、このクロック信号に基づいてデコーダ（１３）にお
いてＤＡＩ信号がＥＩＡＪ標準フォーマットのデータに
変換される。デコーダ（１３）はデータをＲＡＭ（１４
）に供給し、ワードクロックを書き込みアドレス制御回
路（１５）に供給する。アドレス制御回路（１５）から
はワードクロックの立上りに同期して書き込みアドレス
信号が発生され、この書き込みアドレス信号に基づいて
デコーダ（１３）からのデータがＲＡＭ（１４）の第２
図に示すような所定のアドレス位置に書き込まれる。

基準クロック発生回路（１９）はサンプリング周波数検
出回路（１６）で検出されたサンプリング周波数に応じ
て所定周波数の基準クロック信号を発生し、この基準ク
ロック信号に基づいてワードクロック形成回路（１８）
でワードクロックが形成されて読み出しアドレス制御回
路（１９）に供給される。アドレス制御回路（１９）か
らはワードクロックの立上りに同期して読み出しアドレ
ス信号が発生され、この読み出しアドレス信号に基づい
てＲＡＭ（１４）に記憶されているデータが読み出され
る。

読み出されたデータはディジタルフィルタ（２０）で折
り返し成分等を除去され、Ｄ／Ａコンバータ（２２）で
Ｄ／Ａ変換されて出力端子（２３）に出力される。

また、デコーダ（１３）から出力されるデータに０デー
タが含まれているか否かが０デ一タ検出回路（２４）で
チエツクされており、０データが存在すると更にその経
過時間がＯデータ経過時間検出回路（２５）で検出され
る。そして、その経過時間が所定時間を越すと、検出回
路（２５）は付勢信号を発生して進み・遅れ回路（２６
）を動作状態とする。

進み・遅れ回路（２６）はアドレス制御回路（１５）及
び（１９）からの夫々書き込みアドレス信号及び読み出
しアドレス信号の位相を比較し、第３図Ａに示すように
読み出しアドレス信号が書き込みアドレス信号より早け
れば読み出しアドレスとしては書き込みアドレスの１つ
後のアドレスを設定し、つまり例えば書き込みアドレス
をＡ１とすると、読み出しアドレスとしてはＡ２とする
ようにアドレス制御回路（１５）及び（１９）を制御す
る。

一方、進み・遅れ回路（２６）は、第３図Ｂに示すよう
に書き込みアドレス信号が読み出しアドレス信号より早
ければ読み出しアトしスとしては書き込みアドレスの１
つ前のアドレスを設定し、つまり例えば書き込みアドレ
スをＡ１とすると、読み出しアドレスとしてはＡｎとす
るようにアドレス制御回路（１５）及び（１９）を制御
する。これにより書き込みアドレス信号と読み出しアド
レス信号の追い越しが禁止される。

このようにＤＡＩ信号の元の水晶クロック精度つまり入
力端子（１１）にＤＡＩ信号を供給しているＣＤプレー
ヤ等の送り側で使用されている水晶のクロック精度と第
１図の基準クロック発生回路（１７）で使用されている
水晶のクロック精度の最大のずれと０データがこなくて
も保証する再生時間及びサンプリング周波数Ｆ３とデー
タ語長によってＲＡＭのアドレスエリアを選択すること
により、その範囲において、時間軸について伝送系のジ
ンクの影響を受けない精度の高いＤ／Ａ変換された再生
波形を得ることができる。

例えば送り側で使用されている水晶と基準クロック発生
回路（１７）で使用されている水晶の精度のずれを１１
００ｐｐ、最大連続再生保証時間を８０分。

サンプリング周波数Ｆｓを４４．１ｋＨｚ　、データ語
長を１６ビツトとしたときのＲＡＭ（１４）の容量を計
算すると５ｌｓｅｃで０．１ｍ５ｅｃのずれ、８０分で
４８０ｓｓｅｃのずれであり、１６ビツト×２　（ステ
レオ）　Ｘ４４．１に−８８，２ｋ　Ｘ　１Ｂビツト／
ｓｅｅであることから４８０ｍ５ｅｃで４２．３３６ｋ
　ｘ　１６ビソトより約４３ｋＸＩ６ビツト以上のＲＡ
Ｍ容量によって、水晶間のずれを保証することができる
ことになる。

Ｇ３第２実施例の回路構成 第４図はこの発明の第２実施例の構成を示すもので、同
図において、第１図と対応する部分には同一符号を付し
、その詳細説明は省略する。

本実施例では第１図の回路において、長時間０データが
来なかったり或いはオーディオービジェアルソースの如
く他の信号系との時間ずれが生じては困る場合、つまり
映像と音が大きな時間差を持っては困る場合を考慮して
なされたものである。

そのためにディジタルフィルタ（２０）をデコーダ（１
３）の出力側に設けてオーバサンプリング用として用い
ると共にアドレスずれ検出回路（３０）を設け、このア
ドレスずれ検出回路（３０）にディジタルフィルタ（２
０）からのワードクロック（ＷＣＫ）を供給すると共に
ワードクロック形成回路（１８）からのワードクロック
を供給するようになし、このアドレスずれ検出回路（３
０）で両ワードクロックの位相を比較することにより書
き込みアドレスと読み出しアドレスのずれを検出し、そ
の検出出力により読み出しアドレス制御回路（１９）か
らの読み出しアドレス信号を制御する。

例えば書き込みアドレスに対して読み出しアドレスが１
アドレス遅れている場合は読み出しアドレス信号を１ア
ドレス進め、逆に早い場合は読み出しアドレス信号を保
持する。つまり同じアドレスを２回読み出すようにする
。

Ｇ４第２実施例の回路動作 第５図は書き込みアドレスに対して読み出しアドレスが
遅れる場合の読み出し波形を示すもので、実線ａは入力
されるＤＡＩ信号の波形、鎖線すは１倍のサンプリング
周波数（ＩＦｓ）を用いて基本回路例えば第１図の回路
で１アドレスシフトを行った場合の読み出し波形、破線
Ｃは２倍のサンプリング周波数（２Ｆｓ）を用いる本実
施例で１アドレスシフトを行った場合の読み出し波形で
ある。

先ず１倍のサンプリング周波数を用いる第１図の回路の
場合、書き込みアドレスに対して読み出しアドレスが遅
れると書き込みアドレスａ１２と読み出しアドレスａｌ
ｌの時点で両者間に１アドレスのずれが生ずるので、こ
の時点で読み出しアドレスを８１１よりＧ１２に１アド
レス進めたとすると、その時の読み出し波形は鎖線すで
示すように変化し、入力されたＤＡＩ信号の波形との差
が大きく、音質等が劣化することは必至である。

そこで、本実施例の如くデコーダ（１３）の後にディジ
タルフィルタ（２０）を設けてオーバサンプリング（２
Ｆｓ　）を施した場合、書き込みアドレスに対して読み
出しアドレスが遅れると先ず書き込みアドレスａε′と
読み出しアドレスａ＠の時点で両者間に１アドレスのず
れが生ずることがアドレスずれ検出回路（３０）で検出
されるので、この時点で読み出しアドレスをａｓよりａ
Ｇ′に１アドレス進め、次に書き込みアドレスａ１２と
読み出しアドレスａ１１′　の時点で両者間に１アドレ
スのずれが生ずることがアドレスずれ検出回路（３０）
で検出されるので、この時点で読み出しアドレスをａ１
１′　よりＧ１２に１アドレス進めると、その時の読み
出し波形は破線Ｃで示すように変化し、入力されたＤＡ
Ｉ信号の波形との差が緩和され、音質等が改善されるこ
とがわかる。

第６図は書き込みアドレスに対して読み出しアドレスが
早い場合の読み出し波形を示すもので、実線ａは入力さ
れるＤＡＩ信号の波形、鎖線すは１倍のサンプリング周
波数（Ｉ　Ｆｓ　）を用いて基本回路例えば第１図の回
路で１アドレスシフトを行った場合の読み出し波形、破
線Ｃは２倍のサンプリング周波数（２Ｆｓ）を用いる本
実施例で１アドレスシフトを行った場合の読み出し波形
である。

先ず１倍のサンプリング周波数を用いる第１図の回路の
場合、書き込みアドレスに対して読み出しアドレスが早
いと書き込みアドレスａｌＧと読み出しアドレスａｔｉ
Ｏ時点で両者間に１アドレスのずれが生ずるので、この
時点で読み出しアドレスａ１０を保持する、つまりａｌ
Ｇを２回読み出したとすると、その時の読み出し波形は
鎖線すで示すように変化し、入力されたＤＡＩ信号の波
形との差が大きく、音質等が劣化することは必至である
。

そこで、本実施例の如くデコーダ（１３）の後にディジ
タルフィルタ（２０）を設けてオーバサンプリング（２
Ｆｓ）を施した場合、書き込みアドレスに対して読み出
しアドレスが早いと先ず書き込みアドレスａ５′と読み
出しアドレスａ６の時点で両者間に１アドレスのずれが
生ずることがアドレスずれ検出回路（３０）で検出され
るので、この時・点で読み出しアドレスａ５′を保持す
る。つまり３５′を２回読み出し、次に書き込みアドレ
スａｌｏと統み出しアドレスａｌＧ’　の時点で両者間
に１アドレスのずれが生ずることがアドレスずれ検出回
路（３０）で検出されるので、この時点で読み出しアド
レスａｌＯを保持する、つまりａｌｏを２回読み出すと
、その時の読み出し波形は破線Ｃで示すように変化し、
入力されたＤＡＩ信号の波形との差が緩和され、音質等
が改善されることがわかる。

このように本実施例ではｌアドレス毎に補間しているの
で、ＲＡＭのアドレスエリアは関係せず、従って第１実
施例で用いたような０データ検出は不要である。そして
、長時間０データがこなくても、またオーディオ−ビジ
ュアルソースのように他の信号系との時間ずれが生じて
は困る場合にも実用上問題ないシステムを組むことがで
きる。史に従来のＲＡＭを使用しない第８図及び第９図
の回路に対しても不規則なジッタ成分を持つ再生波形よ
りも正確なりロックにより信号処理して時間調整する方
が音質上有利な効果が期待できる。

Ｈ発明の効果 上述の如くこの発明によれば、送り側からのデータに含
まれるクロック信号とは別の基準クロック信号で動作を
保祉する装置を構成したので、ディジタルオーディオイ
ンタフェースの伝送系のジッタの影響を受けることなく
、しかも送り側に何等制限を加えることなく、時間軸精
度の高いＤ／Ａ変換された再生波形を得ることができる
。

また、ＲＡＭの前にディジタルフィルタを設け、書き込
みアドレスと読み出しアドレスのずれを検出して読み出
しアドレス信号を制御するようにしたので、長時間０デ
ータが来なくても、またオーディオ−ビジュアルのよう
に他の信号系との時間ずれが生じては困る場合にも実用
上問題ないシステムを組むことができ、自然な感覚で時
間軸補正を行うことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
及び第３図は第１図の動作説明に供するための図、第４
図はこの発明の他の実施例を示す回路構成図、第５図及
び第６図は第４図の動作説明に供するための図、第７図
は慣用のディジタルオーディオインタフェースシステム
の一例を示す構成図、第８図及び第９図は夫々従来装置
の一例を示す構成図である。　　。 （１２）はクロック再生回路、（１３）はデコーダ、（
１４）はＲＡＭ、（１５）は書き込みアドレス制御回路
、（１６）はサンプリング周波数検出回路、（１７）は
基準クロック発生回路、（１８）はワードクロック形成
回路、（１９）は読み出しアドレス制御回路、（２０）
はディジタルフィルタ、（２２）はＤ／Ａコンバータ、
（２４）は０デ一タ検出回路、（２５）はＯデータ経過
時間検出回路、（２６）は進み・遅れ検出回路、（３０
）はアドレスずれ検出回路である。

Claims (1)

1. 【特許請求の範囲】 １、入力ディジタル信号よりクロック信号を再生するク
   ロック再生手段と、 該クロック再生手段からのクロック信号に基づいて入力
   ディジタル信号を所定の標準フォーマットのデータに変
   換するデコード手段と、該デコード手段からのデータが
   供給される記憶手段と、 所定の基準クロック信号を発生する基準クロック発生手
   段と、 上記クロック再生手段からのクロック信号に基づいて上
   記デコード手段からのデータを上記記憶手段に書き込み
   、上記基準クロック発生手段からの基準クロック信号に
   基づいて上記記憶手段からデータを読み出すアドレス制
   御手段と、上記記憶手段から読み出されたデータをアナ
   ログ信号に変換するＤ／Ａ変換手段と を具備して成るＤ／Ａ変換装置。 ２、上記基準クロック発生手段からの基準クロック信号
   は上記入力ディジタル信号のサンプリング周波数に応じ
   て切換えられ、これにより上記アドレス制御手段の読み
   出しアドレス信号の周波数が変えられる請求項１記載の
   Ｄ／Ａ変換装置。 ３、上記入力ディジタル信号に含まれる０データの経過
   時間に応じて上記アドレス制御手段からの書き込みアド
   レス信号と読み出しアドレス信号の進み・遅れを検出し
   、その検出出力により上記アドレス制御手段を設定する
   ようにした請求項１記載のＤ／Ａ変換装置。４、入力デ
   ィジタル信号よりクロック信号を再生するクロック再生
   手段と、 該クロック再生手段からのクロック信号に基づいて入力
   ディジタル信号を所定の標準フォーマットのデータに変
   換するデコード手段と、該デコード手段からのデータを
   オーバサンプリングするディジタルフィルタと、 該ディジタルフィルタからのデータが供給される記憶手
   段と、 所定の基準クロック信号を発生する基準クロック発生手
   段と、 上記クロック再生手段からのクロック信号に基づいて上
   記ディジタルフィルタからのデータを上記記憶手段に書
   き込み、上記基準クロック発生手段からの基準クロック
   信号に基づいて上記記憶手段からデータを読み出すアド
   レス制御手段と、 上記クロック再生手段からのクロック信号と上記基準ク
   ロック発生手段からの基準クロック信号に基づいて書き
   込みアドレスと読み出しアドレスのずれを検出し、該検
   出出力により上記アドレス制御手段からの読み出しアド
   レス信号を制御するアドレスずれ検出手段と、 上記記憶手段から読み出されたデータをアナログ信号に
   変換するＤ／Ａ変換手段と を具備して成るＤ／Ａ変換装置。