JPH01311643A - デジタル信号の時間軸補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば音響用の記録媒体（テープやディス
ク等）から再生されたデジタルデータをデジタルアナロ
グ変換する前に時間軸補正を行なうデジタル信号の時間
軸補正回路に関する。

（従来の技術） 従来、デジタルオーディオ信号のインターフェース回路
（例えば規格化されたＩＥＣインターフェース用）とし
ては、第４図あるいは第５図に示すような回路がある。

第４図において、記録媒体から再生された入力端子１の
デジタル信号は、位相同期ループ（以下ＰＬＬと記す）
回路２とデコーダ３に供給される。

ＰＬＬ回路２は、入力デジタル信号のビットレートに同
期したピットクロックを得る。このビットクロックは、
デコーダ３に供給され入力デジタル信号のデコーディン
グのために利用される。デコーダ３にてデコードされた
データは、デジタルアナログ（Ｄ／Ａ）変換器４に供給
されアナログ信号に変換される。Ｄ／Ａ変換器４におけ
るマスタークロックは、デコーダ３から得られている。

アナログ信号は、音声出力として出力端子５に導出され
る。

上記のインターフェースによると、ＰＬＬ回路２の応答
特性は、データストローブにとっては速い方が良い。し
かし、Ｄ／Ａ変換器４において用いられるマスタークロ
ックは、出力を安定するために、入力のデータレートに
高速で追従しない方が良い。しかしこのインターフェー
スによると、信号に時間軸変動があると出力音声信号が
歪むという問題がある。

第５図は、第４図の回路の問題点を改善するために工夫
されたインターフェースである。この回路は、デコーダ
３からのマスタークロックを再度応答が遅いＰＬＬ回路
６に入力して、デジタルアナログ変換用のクロックを作
成するようにしている。この回路によると、入力デジタ
ル信号のジッターやスキニーに出力音声信号が影響を受
けるのを低減できる。しかし基本的には、ＰＬＬ回路を
用いるのであるから、時間軸変動を完全にキャンセルす
ることはできない。

（発明が解決しようとする課題） 上記したように、従来のインターフェースによると、入
力デジタル信号にジッターやスキューがあると、出力信
号が時間軸変動を受けたものとなり、音楽信号であると
歪みを伴うことになる。

そこでこの発明は、入力デジタル信号にジッターやスキ
ューがあってもその影響が出力に現れるのを格段と低減
することができるデジタル信号の時間軸補正補正回路を
提供することを目的とする。

［発明の構成コ （課題を解決するための手段） この発明は、メモリに対して、デジタル入力信号を直接
又はデコードして供給するようにする。

また、前記デジタル入力信号のデータレートに位相同期
したクロックを位相同期ループ回路で得、位相同期ルー
プ回路からのクロックに基づいて書込みアドレス出力タ
イミング回路を動作させ、前記メモリの書込みアドレス
出力タイミングを得る。

一方基準の発振器で得られたクロックに基づいて読出し
アドレス出力タイミング回路を動作させ。

前記メモリの読出しアドレス出力タイミングを得る。そ
して前記デジタル入力信号が無信号を意味する内容であ
ることを無信号検出手段により検出し、無信号検出出力
を得、この無信号検出手段からの無信号検出出力に応答
して、前記書込みアドレス出力タイミング回路と読出し
アドレス出力タイミング回路との前記メモリに対する指
定アドレス間隔が所定の関係となるように修正するよう
に構成したものである。

（作用） 上記の手段により入力デジタル信号にジッターやスキュ
ーなどの時間軸変動があったとしても、−旦メモリに格
納されて、安定したクロックのタイミングで読み出され
るので出力データには時間軸変動はない。また、変動期
間が長く続くと、メモリへの書込みアドレスと読出しア
ドレスとが次第に近付き市なる恐れがあるが、これは無
信号期間に書込みと読出しアドレスとが一定の間隔とな
るように修正されるので、音声データのように連続した
ものでもメモリを時間軸変動補正ようのバッファとして
用いることができる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力端子１１には
、記録媒体から再生された音響用デジタル変調入力信号
が供給される。この人力信号は、メモリ１２と、ＰＬＬ
回路２１とデコーダ２２とに供給される。ＰＬＬ回路２
１．デコーダ２２゜無音検出回路２３は、デジタル変調
入力信号に変調音声信号が含まれているか否かを検出す
るもので、ＰＬＬ回路で２１で再生されたビットレート
のピットクロックは、デコーダ２２に供給される。

デコーダ２２は入力信号をデコードして復調出力を得る
が、この復調出力が、無音データであった場合、これを
無音検出回路２３が検出し検出出力を後述する書込みア
ドレス出力タイミング回路１５と読出しアドレス出力タ
イミング回路１６にアドレスリセット信号として与える
。

ＰＬＬ回路２１で得られたピットクロックは、更に書込
みアドレス出力タイミング回路１５に供給される。書込
みアドレス出力タイミング回路１５は、ピットクロック
に同期して書込みアドレスを発生し、これをメモリ１２
のアドレス入力端に供給する。これにより入力信号は、
メモリ１２に一旦格納される。

メモリ１２のデータは、読出しアドレス出力タイミング
回路１６からの出力アドレスにより読み出される。ここ
で、読出しアドレス出力タイミング回路１６は、基準の
発振器１７（例えば水晶を用いた発振器）からの一定の
クロックに基づきアドレス出力の時間間隔が設定される
。メモリ１２から読み出されたデータは、ラッチ回路１
３においてラッチされ出力端子１４に時間軸変動のキャ
ンセルされたデータとして導出される。ラッチ回路１３
も安定したラッチパルスにより駆動されており、例えば
、読出しアドレス出力タイミング回路１６で用いられて
いるパルスが利用される。

したがって、メモリ１２から読み出されるデータの時間
軸変動はなく安定したレートのデータを得ることができ
る。よって出力端１４のデータをデジタルアナログ変換
して音声信号を得れば、記録媒体から再生されたデータ
の時間軸変動により歪みを受けることのない音声信号と
なる。

ここで、書込みアドレス出力タイミング回路１５による
アドレス指定と、読出しアドレス出力タイミング回路１
６とは、例えば第２図のアドレスＡ（０）とＡ（ＩＨ）
の位置に初期設定される。第２図はメモリ１２の全アド
レスを００から３６０’に対応させて示している。書込
みと読出し位置が重ならないように、初期設定は１８０
゜ずれて行われる。ここで、書込みアドレスと読出しア
ドレスとの間隔は、スタート時に１８０’であっても、
受信データのレートとマスタークロックとの差分だけ、
次第に指定アドレス間隔が縮まるかあるいは離れていく
。そこで、この回路では、無音期間が一定期間続くと、
その間に書込み及び読出しアドレス間隔が所定の１８０
０となるように初期設定される。これにより音楽信号再
生中で音がとぎれることはなく、アドレス制御がスムー
ズに得られる。

ここで、メモリ１２の容量としては、最大リセット区間
（無音から無音までの区間）で、クロック差分をカバー
するだけの大きさが必要である。

つまり、無音から無音の区間が長いと、上記のアドレス
初期設定のチャンスが少なくなるために、メモリとして
はそのクロック差分をカバーするために容量を充分にし
なければならないことになる。

そこで、メモリ容量の節約を行なうために、基準の発振
器１７として電圧制御形のような可変周波数タイプのも
のを用いて、回路動作のスタート時に受信されたクロッ
ク周波数を検出して、基準の発振器を受信データ側のク
ロック周波数と同じにし、その後固定発振させるように
しても良い。

」二記の実施例では、入力端子１１の入力信号をそのま
まメモリ１２に書込むように構成した。しかしこれに限
らず、−旦デコード処理を行なったデジタル信号に対し
て時間軸補正を行なうようにしてもよい。

第３図はそのための実施例である。第１図の回路と同一
機能を有する部分には第１図と同じ符号を付している。

この実施例は、入力端子１１のデジタル変調人力信号が
、デコーダ３１とＰＬＬ回路２１に供給される。デコー
ダ３１は、ＰＬＬ回路２１で再生されたピットクロック
を用いて入力信号をデコードし、音声データを出力する
。デコーダ３１からの音声データは、無音検出回路２３
及びメモリ１２に供給される。更にデコーダ３１で用い
られたクロックは、書込みアドレス出力タイミング回路
１５のアドレス出力タイミング信号として利用される。

これにより、メモリ１２には、入力信号の時間軸変動に
追従して音声データが書込まれる。

メモリ１２のデータは、読出しアドレス出力タイミング
回路１６からのアドレスにより読み出され、Ｄ／Ａ変換
器３３に供給される。このＤ／Ａ変換器３３においては
、読出しアドレス出力タイミング回路１６からのマスタ
ークロックにより駆動されデジタルアナログ変換処理を
行ない、そのアナログ出力を出力端子３４に導出する。

ここで、読出しアドレス出力タイミング回路１６は、先
の実施例と同様に基準の発振器１７のクロックに同期し
てアドレスを出力している。また、無音検出回路２３が
一定期間無音を検出した場合は、先の実施例と同様に書
込みアドレス出力タイミング回路１５と読出しアドレス
出力タイミング回路１６とは所定のアドレス間隔にリセ
ットされる。

［発明の効果］ 以上説明したようにこの発明によれば、入力デジタル信
号にジッターやスキューがあってもその影響が出力に現
れるのを格段と低減することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の回路を動作を説明するために示した動作説明図、
第３図はこの発明の他の実施例を示す回路図、第４図、
第５図それぞれ従来のデジタルオーディオ機器とアナロ
グ機器とのインターフェースを示す回路図である。 １２・・・メモリ、１３・・・ラッチ回路、１５・・・
書込みアドレス出力タイミング回路、１６・・・読出し
アドレス出力タイミング回路、１７・・・発振器、２１
・・・ＰＬＬ　（位相同期ループ）回路、２２゜３１・
・・デコーダ、２３・・・無音検出回路、３３・・・Ｄ
／Ａ　（デジタルアナログ）変換器。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 　デジタル入力信号が直接又はデコードされて供給され
   るメモリと、 前記デジタル入力信号のデータレートに位相同期したク
   ロックを発生する位相同期ループ回路と、この位相同期
   ループ回路からのクロックに基づいて、前記メモリの書
   込みアドレス出力タイミングを得る書込みアドレス出力
   タイミング回路と、基準の発振器で得られたクロックに
   基づいて、前記メモリの読出しアドレス出力タイミング
   を得る読出しアドレス出力タイミング回路と、 前記デジタル入力信号が無信号を意味する内容であるこ
   とを検出したときに無信号検出出力を得る無信号検出手
   段と、 この無信号検出手段からの無信号検出出力に応答して、
   前記書込みアドレス出力タイミング回路と読出しアドレ
   ス出力タイミング回路との前記メモリに対する指定アド
   レス間隔が所定の関係となるように修正する手段とを具
   備したことを特徴とするデジタル信号の時間軸補正回路
   。