JP2001103099A - 受信データ再生装置 - Google Patents
受信データ再生装置Info
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Abstract
(57)【要約】
【課題】 間欠的に出力される硬判定データ、軟判定デ
ータを連続的なデータに変換することによって、同期ワ
ードの検出を行ったり、受信信号処置を行ったりするこ
とのできる受信データ再生装置を提供すること。 【解決手段】 ＤＳＰを用いたソフトウェア受信機６０
で受信したデジタル信号の復調データから、硬判定デー
タと軟判定データをそれぞれに必要なクロックを用いて
再生するようにした受信データ再生装置において、ソフ
トウェア受信機６０に接続され、ＨＣＬＫに対応した周
波数の信号を得、この信号を基準にしてＳＣＬＫとＳＢ
ＣＫを得るためのディジタルＰＬＬ回路１７と、Ｉデー
タとＱデータを交互に並べ替えて連続して出力させる硬
判定データ再生回路１６と、データを上位ビットよりシ
リアルで出力させるとともに、ＳＢＣＫに同期を取るた
めの軟判定データ再生回路１５とをＦＰＧＡ１４で構成
したものである。
ータを連続的なデータに変換することによって、同期ワ
ードの検出を行ったり、受信信号処置を行ったりするこ
とのできる受信データ再生装置を提供すること。 【解決手段】 ＤＳＰを用いたソフトウェア受信機６０
で受信したデジタル信号の復調データから、硬判定デー
タと軟判定データをそれぞれに必要なクロックを用いて
再生するようにした受信データ再生装置において、ソフ
トウェア受信機６０に接続され、ＨＣＬＫに対応した周
波数の信号を得、この信号を基準にしてＳＣＬＫとＳＢ
ＣＫを得るためのディジタルＰＬＬ回路１７と、Ｉデー
タとＱデータを交互に並べ替えて連続して出力させる硬
判定データ再生回路１６と、データを上位ビットよりシ
リアルで出力させるとともに、ＳＢＣＫに同期を取るた
めの軟判定データ再生回路１５とをＦＰＧＡ１４で構成
したものである。
Description
【０００１】
【発明の属する技術分野】本発明は、π／４−ＤＱＰＳ
Ｋのようなデジタル変調波をＤＳＰ等を用いたソフトウ
ェア受信機によって復調を行うデジタル無線装置等に用
いられる受信データ再生装置に関するものである。
Ｋのようなデジタル変調波をＤＳＰ等を用いたソフトウ
ェア受信機によって復調を行うデジタル無線装置等に用
いられる受信データ再生装置に関するものである。
【０００２】
【従来の技術】従来のデジタル無線装置において、復調
データは、ＩＣを経由して硬判定データ（情報を含む実
データ）と軟判定データ（振幅・位相データなど）を再
生し、これらのデータを信号処理部へ送っていた。その
際にＩＣでは、データ再生のためのシンボルクロック、
ビットクロック、軟判定クロックの生成も行っており、
これらのクロックは、すべて受信データに同期して生成
している。
データは、ＩＣを経由して硬判定データ（情報を含む実
データ）と軟判定データ（振幅・位相データなど）を再
生し、これらのデータを信号処理部へ送っていた。その
際にＩＣでは、データ再生のためのシンボルクロック、
ビットクロック、軟判定クロックの生成も行っており、
これらのクロックは、すべて受信データに同期して生成
している。
【０００３】従来のＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎ
ａｌ Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウェア受信
装置では、硬判定データ、軟判定データは、一定のタイ
ミングではなく、間欠的に、なおかつ数シンボルの復調
データを一つの塊としてまとめて出力するようになって
いた。
ａｌ Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウェア受信
装置では、硬判定データ、軟判定データは、一定のタイ
ミングではなく、間欠的に、なおかつ数シンボルの復調
データを一つの塊としてまとめて出力するようになって
いた。
【０００４】
【発明が解決しようとする課題】上述のように、従来の
ＤＳＰを用いたソフトウェア受信装置では、ＤＳＰが数
シンボル毎に受信データに同期したタイミング信号を出
力することは可能であるが、受信データに同期したシン
ボルクロック、ビットクロック、軟判定クロックの再生
を行うのが困難であるため、ＤＳＰだけで受信データを
再生することができない、という問題があった。
ＤＳＰを用いたソフトウェア受信装置では、ＤＳＰが数
シンボル毎に受信データに同期したタイミング信号を出
力することは可能であるが、受信データに同期したシン
ボルクロック、ビットクロック、軟判定クロックの再生
を行うのが困難であるため、ＤＳＰだけで受信データを
再生することができない、という問題があった。
【０００５】この場合、受信データに同期したシンボル
クロック、ビットクロック、軟判定クロックが別回路か
ら供給されていれば可能であるが、回路構成が複雑で、
高価になる、という問題があった。
クロック、ビットクロック、軟判定クロックが別回路か
ら供給されていれば可能であるが、回路構成が複雑で、
高価になる、という問題があった。
【０００６】本発明は、間欠的に出力される硬判定デー
タ、軟判定データを連続的なシリアルデータに変換する
ことによって、同期ワードの検出を行ったり、受信信号
処理を行ったりすることのできる受信データ再生装置を
提供することを目的とする。
タ、軟判定データを連続的なシリアルデータに変換する
ことによって、同期ワードの検出を行ったり、受信信号
処理を行ったりすることのできる受信データ再生装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、ディジタルシ
グナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信
機６０で受信したデジタル信号の復調データから、硬判
定データと軟判定データをそれぞれに必要なクロックを
用いて再生するようにした受信データ再生装置におい
て、前記ソフトウェア受信機６０に接続されたクロック
生成用のディジタルＰＬＬ回路１７と、硬判定データ再
生回路１６と、軟判定データ再生回路１５とをフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成
した受信データ再生装置である。
グナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信
機６０で受信したデジタル信号の復調データから、硬判
定データと軟判定データをそれぞれに必要なクロックを
用いて再生するようにした受信データ再生装置におい
て、前記ソフトウェア受信機６０に接続されたクロック
生成用のディジタルＰＬＬ回路１７と、硬判定データ再
生回路１６と、軟判定データ再生回路１５とをフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成
した受信データ再生装置である。
【０００８】前記ディジタルＰＬＬ回路１７は、外部か
ら入力したＢＣＬＫ（再生用基準クロック）を計数する
メインカウンタ２５を、ソフトウェア受信機６０から入
力したデータ信号、ライトイネーブル信号、アドレス信
号に基づくタイミング信号により制御してＨＣＬＫ（再
生硬判定クロック）に対応した周波数の信号を得、この
信号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳ
ＢＣＫ（再生シンボルクロック）を得るように構成す
る。
ら入力したＢＣＬＫ（再生用基準クロック）を計数する
メインカウンタ２５を、ソフトウェア受信機６０から入
力したデータ信号、ライトイネーブル信号、アドレス信
号に基づくタイミング信号により制御してＨＣＬＫ（再
生硬判定クロック）に対応した周波数の信号を得、この
信号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳ
ＢＣＫ（再生シンボルクロック）を得るように構成す
る。
【０００９】前記硬判定データ再生回路１６は、ソフト
ウェア受信機６０からそれぞれ異なるアドレスで入力し
た硬判定のＩデータとＱデータとをそれぞれ別個に格納
するＩデータメモリ４４とＱデータメモリ４５と、これ
らのＩデータメモリ４４とＱデータメモリ４５から読み
出されたＩデータとＱデータを交互に並べ替えて連続し
て出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢ
ＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回
路４６とＱデータラッチ回路４８とを具備してなるもの
である。
ウェア受信機６０からそれぞれ異なるアドレスで入力し
た硬判定のＩデータとＱデータとをそれぞれ別個に格納
するＩデータメモリ４４とＱデータメモリ４５と、これ
らのＩデータメモリ４４とＱデータメモリ４５から読み
出されたＩデータとＱデータを交互に並べ替えて連続し
て出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢ
ＣＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回
路４６とＱデータラッチ回路４８とを具備してなるもの
である。
【００１０】前記軟判定データ再生回路１５は、ソフト
ウェア受信機６０から入力した軟判定データを格納する
データメモリ５５と、このデータメモリ５５に格納され
たデータを上位ビットよりシリアルで出力させるための
パラレル・シリアル変換器５７と、ＳＢＣＫに同期を取
るためのシフト回路５８とを具備してなるものである。
ウェア受信機６０から入力した軟判定データを格納する
データメモリ５５と、このデータメモリ５５に格納され
たデータを上位ビットよりシリアルで出力させるための
パラレル・シリアル変換器５７と、ＳＢＣＫに同期を取
るためのシフト回路５８とを具備してなるものである。
【００１１】
【発明の実施の形態】以下の説明において、次の略語
は、（ ）内の意味を表すものとする。 ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒｅｙ） Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ） ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ） ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｏｒ） ＦＣＬＫ（メモリ駆動用基準クロック） ＢＣＬＫ（再生用基準クロック） ＳＢＣＫ（再生シンボルクロック） ＨＣＬＫ（再生硬判定クロック） ＳＣＬＫ（再生軟判定クロック） ＨＤＡＴ（硬判定データ） ＳＤＡＴ（軟判定データ） ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） Ｄ−ＦＦ（Ｄ型Ｆｌｉｐ Ｆｌｏｐ） ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）
は、（ ）内の意味を表すものとする。 ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇ
ａｔｅ Ａｒｒｅｙ） Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ） ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ） ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓ
ｓｏｒ） ＦＣＬＫ（メモリ駆動用基準クロック） ＢＣＬＫ（再生用基準クロック） ＳＢＣＫ（再生シンボルクロック） ＨＣＬＫ（再生硬判定クロック） ＳＣＬＫ（再生軟判定クロック） ＨＤＡＴ（硬判定データ） ＳＤＡＴ（軟判定データ） ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ） Ｄ−ＦＦ（Ｄ型Ｆｌｉｐ Ｆｌｏｐ） ＦＩＦＯ（Ｆｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ）
【００１２】図１において、通信情報は、アンテナ１０
を介してアナログ受信機１１で受信され、Ａ／Ｄ変換器
１２でＡ／Ｄ変換されて復調部１３で復調される。この
復調部１３から出力した通信情報データ信号、ライトイ
ネーブル信号、アドレス信号は、本発明による受信デー
タ再生装置を経て信号処理部１８と同期ワード検出部１
９へ送られて再生される。
を介してアナログ受信機１１で受信され、Ａ／Ｄ変換器
１２でＡ／Ｄ変換されて復調部１３で復調される。この
復調部１３から出力した通信情報データ信号、ライトイ
ネーブル信号、アドレス信号は、本発明による受信デー
タ再生装置を経て信号処理部１８と同期ワード検出部１
９へ送られて再生される。
【００１３】前記本発明による受信データ再生装置は、
ＦＰＧＡ１４を用いて構成をする。前記ＦＰＧＡ１４の
内部は、各種クロックを再生するためのディジタルＰＬ
Ｌ回路１７、硬判定データ（情報を含む実データ）の再
生を行うための硬判定データ再生回路１６、軟判定デー
タ（振幅・位相データなど）の再生を行うための軟判定
データ再生回路１５の３つのブロックにて構成されてい
る。
ＦＰＧＡ１４を用いて構成をする。前記ＦＰＧＡ１４の
内部は、各種クロックを再生するためのディジタルＰＬ
Ｌ回路１７、硬判定データ（情報を含む実データ）の再
生を行うための硬判定データ再生回路１６、軟判定デー
タ（振幅・位相データなど）の再生を行うための軟判定
データ再生回路１５の３つのブロックにて構成されてい
る。
【００１４】本発明の受信データ再生装置では、ＤＳＰ
を用いたソフトウェア受信機６０が受信データに同期し
たタイミング信号を出力することができるため、これを
利用して、ＦＰＧＡ１４内でディジタルＰＬＬ回路１７
を構成し、受信データに同期したシンボルクロック、ビ
ットクロック、軟判定クロックの再生を行う。これによ
って再生された各クロックは、同一のＦＰＧＡ１４内に
併設した軟判定データ再生回路１５、硬判定データ再生
回路１６からなる再生復調データ変換部へ入力し、ここ
で間欠的にＤＳＰより出力される硬判定データ、軟判定
データを連続的なシリアルデータに変換することによっ
て、同期ワードの検出を行ったり、受信信号処理を行っ
たりするものである。
を用いたソフトウェア受信機６０が受信データに同期し
たタイミング信号を出力することができるため、これを
利用して、ＦＰＧＡ１４内でディジタルＰＬＬ回路１７
を構成し、受信データに同期したシンボルクロック、ビ
ットクロック、軟判定クロックの再生を行う。これによ
って再生された各クロックは、同一のＦＰＧＡ１４内に
併設した軟判定データ再生回路１５、硬判定データ再生
回路１６からなる再生復調データ変換部へ入力し、ここ
で間欠的にＤＳＰより出力される硬判定データ、軟判定
データを連続的なシリアルデータに変換することによっ
て、同期ワードの検出を行ったり、受信信号処理を行っ
たりするものである。
【００１５】以下、ＦＰＧＡ１４内のディジタルＰＬＬ
回路１７、硬判定データ再生回路１６、軟判定データ再
生回路１５の具体的構成例をそれぞれの作用とともに説
明する。 （１）ディジタルＰＬＬ回路１７（図２及び図５参照） ＢＣＬＫ入力端子２４には、ソフトウェア受信機６０か
らＢＣＬＫ（例：Ａ／Ｄ変換器１２のサンプリングクロ
ックの整数倍で、サンプリングクロックが７２．８ｋＨ
ｚとしたら、２．３２９６ＭＨｚ）が入力し、また、デ
ータ入力端子２０、ライトイネーブル入力端子２１、ア
ドレス入力端子２２には、前記ソフトウェア受信機６０
のデータバス、ライトイネーブル、アドレスバスの各信
号が入力する。ＳＢＣＫ出力端子３５には、ＳＢＣＫ、
ＨＣＬＫ出力端子３１には、ＨＣＬＫ、ＳＣＬＫ出力端
子３８には、ＳＣＬＫがそれぞれ出力する。
回路１７、硬判定データ再生回路１６、軟判定データ再
生回路１５の具体的構成例をそれぞれの作用とともに説
明する。 （１）ディジタルＰＬＬ回路１７（図２及び図５参照） ＢＣＬＫ入力端子２４には、ソフトウェア受信機６０か
らＢＣＬＫ（例：Ａ／Ｄ変換器１２のサンプリングクロ
ックの整数倍で、サンプリングクロックが７２．８ｋＨ
ｚとしたら、２．３２９６ＭＨｚ）が入力し、また、デ
ータ入力端子２０、ライトイネーブル入力端子２１、ア
ドレス入力端子２２には、前記ソフトウェア受信機６０
のデータバス、ライトイネーブル、アドレスバスの各信
号が入力する。ＳＢＣＫ出力端子３５には、ＳＢＣＫ、
ＨＣＬＫ出力端子３１には、ＨＣＬＫ、ＳＣＬＫ出力端
子３８には、ＳＣＬＫがそれぞれ出力する。
【００１６】ＢＣＬＫ入力端子２４には、ＢＣＬＫをカ
ウントするメインカウンタ２５が接続される。クロック
の再生は、ＨＣＬＫを基準に再生するから、このＨＣＬ
Ｋとして得たい周波数の倍の周波数が選ばれるように、
メインカウンタ２５の値を決定する。このとき、理想値
の前後の値を周期として選ぶ。例えば、ＢＣＬＫ＝２．
３２９６ＭＨｚ、ＨＣＬＫの理想値＝９．６ｋＨｚのと
き、倍の周波数１９．２ｋＨｚが選ばれるように、メイ
ンカウンタ２５の値を決定する。このとき、２．３２９
６ＭＨｚ÷１９．２ｋＨｚ＝１２１．３３３…であるか
ら、図５（イ）に示す理想値の周期値＝１２１又は１２
２が選ばれる。
ウントするメインカウンタ２５が接続される。クロック
の再生は、ＨＣＬＫを基準に再生するから、このＨＣＬ
Ｋとして得たい周波数の倍の周波数が選ばれるように、
メインカウンタ２５の値を決定する。このとき、理想値
の前後の値を周期として選ぶ。例えば、ＢＣＬＫ＝２．
３２９６ＭＨｚ、ＨＣＬＫの理想値＝９．６ｋＨｚのと
き、倍の周波数１９．２ｋＨｚが選ばれるように、メイ
ンカウンタ２５の値を決定する。このとき、２．３２９
６ＭＨｚ÷１９．２ｋＨｚ＝１２１．３３３…であるか
ら、図５（イ）に示す理想値の周期値＝１２１又は１２
２が選ばれる。
【００１７】図５（イ）のようなメインカウンタ２５の
周期値＝１２１又は１２２の出力で、ある値をデコード
し（例：０）、この図５（ロ）に示す出力をトグルカウ
ンタ２９のクロックとして入力する。トグルカウンタ２
９から出力されたデータ図５（ハ）は、ＨＣＬＫとな
る。メインカウンタ２５の周期切換は、ＨＣＬＫによっ
てカウンタ３２を作成し、そのＭＳＢの図５（ト）とソ
フトウェア受信機６０からのタイミング信号図５（チ）
をＤ−ＦＦ回路３３に入力して図５（リ）のように作る
ことができる。ソフトウェア受信機６０がｎ（例えば
２）シンボル毎にタイミング信号を出力するならば、カ
ウンタ３２は、Ｎ×２の分用意する。ＨＣＬＫをクロッ
クにしてカウンタ３２を回し、ＭＳＢが"１"になるタイ
ミングでマルチプレクサ３０から切換信号"１"を出力す
る。ソフトウェア受信機６０がタイミング信号を出力し
たらマルチプレクサ３０からの切換信号を"０"にする。
切換信号の"１"と"０"でメインカウンタ２５の周期を切
換えることにより、ＨＣＬＫが理想値に近づき、ＨＣＬ
Ｋ出力端子３１から出力する。
周期値＝１２１又は１２２の出力で、ある値をデコード
し（例：０）、この図５（ロ）に示す出力をトグルカウ
ンタ２９のクロックとして入力する。トグルカウンタ２
９から出力されたデータ図５（ハ）は、ＨＣＬＫとな
る。メインカウンタ２５の周期切換は、ＨＣＬＫによっ
てカウンタ３２を作成し、そのＭＳＢの図５（ト）とソ
フトウェア受信機６０からのタイミング信号図５（チ）
をＤ−ＦＦ回路３３に入力して図５（リ）のように作る
ことができる。ソフトウェア受信機６０がｎ（例えば
２）シンボル毎にタイミング信号を出力するならば、カ
ウンタ３２は、Ｎ×２の分用意する。ＨＣＬＫをクロッ
クにしてカウンタ３２を回し、ＭＳＢが"１"になるタイ
ミングでマルチプレクサ３０から切換信号"１"を出力す
る。ソフトウェア受信機６０がタイミング信号を出力し
たらマルチプレクサ３０からの切換信号を"０"にする。
切換信号の"１"と"０"でメインカウンタ２５の周期を切
換えることにより、ＨＣＬＫが理想値に近づき、ＨＣＬ
Ｋ出力端子３１から出力する。
【００１８】トグルカウンタ２９で得られたＨＣＬＫ
は、トグルカウンタ３４のクロックとして入力し、この
図５（ニ）に示すトグルカウンタ３４の出力がＳＢＣＫ
となってＳＢＣＫ出力端子３５から出力する。図５
（イ）に示すメインカウンタ２５の周期をデコーダ３６
で、図５（ホ）のように、例えば、０、１５、３０、４
５、６０、７６、９１、１０６で８分割し、これをトグ
ルカウンタ３７のクロックとして入力し、図５（ホ）の
ようなトグルカウンタ３７の出力がＳＣＬＫとなり、Ｓ
ＣＬＫ出力端子３８から出力する。元になるカウンタと
して、ＨＣＬＫ出力端子３１のＨＣＬＫとＳＣＬＫ出力
端子３８のＳＣＬＫで同じメインカウンタ２５を使用し
ているので、両者は、完全に同期が取れている。以上に
よりＨＣＬＫ、ＳＢＣＫ、ＳＣＬＫが再生される。
は、トグルカウンタ３４のクロックとして入力し、この
図５（ニ）に示すトグルカウンタ３４の出力がＳＢＣＫ
となってＳＢＣＫ出力端子３５から出力する。図５
（イ）に示すメインカウンタ２５の周期をデコーダ３６
で、図５（ホ）のように、例えば、０、１５、３０、４
５、６０、７６、９１、１０６で８分割し、これをトグ
ルカウンタ３７のクロックとして入力し、図５（ホ）の
ようなトグルカウンタ３７の出力がＳＣＬＫとなり、Ｓ
ＣＬＫ出力端子３８から出力する。元になるカウンタと
して、ＨＣＬＫ出力端子３１のＨＣＬＫとＳＣＬＫ出力
端子３８のＳＣＬＫで同じメインカウンタ２５を使用し
ているので、両者は、完全に同期が取れている。以上に
よりＨＣＬＫ、ＳＢＣＫ、ＳＣＬＫが再生される。
【００１９】（２）硬判定データ再生回路１６（図３及
び図６参照） この硬判定データ再生回路１６の入力は、ソフトウェア
受信機６０からアドレス入力端子２２（Ｉ）、２２
（Ｑ）へのアドレスバス（ル）、データ入力端子２０へ
のデータバス（ヌ）、ライトイネーブル入力端子２１へ
のリードイネーブル（ヲ）と、ディジタルＰＬＬ回路１
７のＨＣＬＫ出力端子３１からＨＣＬＫ入力端子４０へ
のＨＣＬＫ（カ）、ディジタルＰＬＬ回路１７のＳＢＣ
Ｋ出力端子３５からＳＢＣＫ入力端子３９へのＳＢＣＫ
（ワ）と、ソフトウェア受信機６０からＦＣＬＫ入力端
子２３へのライトサイクルより速いクロック（ＦＣＬ
Ｋ）を入力する。
び図６参照） この硬判定データ再生回路１６の入力は、ソフトウェア
受信機６０からアドレス入力端子２２（Ｉ）、２２
（Ｑ）へのアドレスバス（ル）、データ入力端子２０へ
のデータバス（ヌ）、ライトイネーブル入力端子２１へ
のリードイネーブル（ヲ）と、ディジタルＰＬＬ回路１
７のＨＣＬＫ出力端子３１からＨＣＬＫ入力端子４０へ
のＨＣＬＫ（カ）、ディジタルＰＬＬ回路１７のＳＢＣ
Ｋ出力端子３５からＳＢＣＫ入力端子３９へのＳＢＣＫ
（ワ）と、ソフトウェア受信機６０からＦＣＬＫ入力端
子２３へのライトサイクルより速いクロック（ＦＣＬ
Ｋ）を入力する。
【００２０】ＨＤＡＴを構成するデータは、Ｉデータと
Ｑデータとに分かれており、それぞれ別のアドレスでソ
フトウェア受信機６０より出力されて、データ入力端子
２０に入力する（ヌ）。データ入力端子２０から入力し
たＩデータとＱデータは、各々ＦＩＦＯからなるＩデー
タメモリ４４とＱデータメモリ４５に格納する。Ｉデー
タメモリ４４とＱデータメモリ４５に格納する際、ＦＰ
ＧＡ１４のＦＩＦＯによる処理は、動作クロックを入力
する必要がある。動作クロックの立ち上がり時にライト
信号が入力されると、ライト動作を次のクロックの立ち
上がりで起し、リード信号が入力されるとリード信号を
次のクロックの立ち上がりで動作する。したがって、ラ
イト・リード信号が動作クロック間隔の２倍以上の長さ
を有する時、Ｉデータメモリ４４、Ｑデータメモリ４５
が過剰入力、過剰出力が起こってしまう。従って、動作
クロックを用いてライト信号を加工して、誤動作を防止
する必要がある。そこで、Ｉデータについては、２重読
出し防止回路４１により２重読出しが防止され、Ｑデー
タについては、２重読出し防止回路４３により２重読出
しが防止される。また、２重書き出し防止回路４２によ
り、ＩデータとＱデータの２重書き出しが防止される。
なお、Ｉデータメモリ４４、Ｑデータメモリ４５の動作
クロックは、ＦＣＬＫ入力端子２３に入力したＦＣＬＫ
が用いられる。
Ｑデータとに分かれており、それぞれ別のアドレスでソ
フトウェア受信機６０より出力されて、データ入力端子
２０に入力する（ヌ）。データ入力端子２０から入力し
たＩデータとＱデータは、各々ＦＩＦＯからなるＩデー
タメモリ４４とＱデータメモリ４５に格納する。Ｉデー
タメモリ４４とＱデータメモリ４５に格納する際、ＦＰ
ＧＡ１４のＦＩＦＯによる処理は、動作クロックを入力
する必要がある。動作クロックの立ち上がり時にライト
信号が入力されると、ライト動作を次のクロックの立ち
上がりで起し、リード信号が入力されるとリード信号を
次のクロックの立ち上がりで動作する。したがって、ラ
イト・リード信号が動作クロック間隔の２倍以上の長さ
を有する時、Ｉデータメモリ４４、Ｑデータメモリ４５
が過剰入力、過剰出力が起こってしまう。従って、動作
クロックを用いてライト信号を加工して、誤動作を防止
する必要がある。そこで、Ｉデータについては、２重読
出し防止回路４１により２重読出しが防止され、Ｑデー
タについては、２重読出し防止回路４３により２重読出
しが防止される。また、２重書き出し防止回路４２によ
り、ＩデータとＱデータの２重書き出しが防止される。
なお、Ｉデータメモリ４４、Ｑデータメモリ４５の動作
クロックは、ＦＣＬＫ入力端子２３に入力したＦＣＬＫ
が用いられる。
【００２１】Ｉデータメモリ４４に格納されたＩデータ
（ヨ）とＱデータメモリ４５に格納されたＱデータ
（タ）は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ
（ワ）の立ち上がりタイミングでリード動作を行う。リ
ード動作は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ
を基準にしているため、過剰リードの恐れがある。従っ
て、ライトの時と同様にＩデータメモリ４４、Ｑデータ
メモリ４５の動作クロックＦＣＬＫによってリード信号
を加工する必要がある。Ｉデータメモリ４４とＱデータ
メモリ４５から出力されたＩデータ（ヨ）とＱデータ
（タ）は、連続で出力させるためと、ＳＢＣＫに同期を
取るために、ＳＢＣＫ入力端子３９からのＳＢＣＫとＨ
ＣＬＫ入力端子４０からのＨＣＬＫを用いてＩデータと
ＱデータをそれぞれＩデータラッチ回路４６とＱデータ
ラッチ回路４８でラッチさせ、ＳＢＣＫで"１"区間、"
０"区間にそれぞれＩデータ、Ｑデータを出力させる。
これがＨＤＡＴとなる。
（ヨ）とＱデータメモリ４５に格納されたＱデータ
（タ）は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ
（ワ）の立ち上がりタイミングでリード動作を行う。リ
ード動作は、ＳＢＣＫ入力端子３９に入力したＳＢＣＫ
を基準にしているため、過剰リードの恐れがある。従っ
て、ライトの時と同様にＩデータメモリ４４、Ｑデータ
メモリ４５の動作クロックＦＣＬＫによってリード信号
を加工する必要がある。Ｉデータメモリ４４とＱデータ
メモリ４５から出力されたＩデータ（ヨ）とＱデータ
（タ）は、連続で出力させるためと、ＳＢＣＫに同期を
取るために、ＳＢＣＫ入力端子３９からのＳＢＣＫとＨ
ＣＬＫ入力端子４０からのＨＣＬＫを用いてＩデータと
ＱデータをそれぞれＩデータラッチ回路４６とＱデータ
ラッチ回路４８でラッチさせ、ＳＢＣＫで"１"区間、"
０"区間にそれぞれＩデータ、Ｑデータを出力させる。
これがＨＤＡＴとなる。
【００２２】（３）軟判定データ再生回路１５（図４及
び図７参照） この軟判定データ再生回路１５の入力は、ソフトウェア
受信機６０からアドレス入力端子２２へのアドレスバ
ス、データ入力端子２０へのデータバス、ライトイネー
ブル入力端子２１へのリードイネーブルと、ディジタル
ＰＬＬ回路１７のＳＣＬＫ出力端子３８からＳＣＬＫ入
力端子５１へのＳＣＬＫ（ラ）、ディジタルＰＬＬ回路
１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子６１
へのＳＢＣＫ（ナ）と、ソフトウェア受信機６０からＦ
ＣＬＫ入力端子２３へのライトサイクルより速いＦＣＬ
Ｋを入力する。
び図７参照） この軟判定データ再生回路１５の入力は、ソフトウェア
受信機６０からアドレス入力端子２２へのアドレスバ
ス、データ入力端子２０へのデータバス、ライトイネー
ブル入力端子２１へのリードイネーブルと、ディジタル
ＰＬＬ回路１７のＳＣＬＫ出力端子３８からＳＣＬＫ入
力端子５１へのＳＣＬＫ（ラ）、ディジタルＰＬＬ回路
１７のＳＢＣＫ出力端子３５からＳＢＣＫ入力端子６１
へのＳＢＣＫ（ナ）と、ソフトウェア受信機６０からＦ
ＣＬＫ入力端子２３へのライトサイクルより速いＦＣＬ
Ｋを入力する。
【００２３】ＳＤＡＴを構成するデータは、１６ビット
データとしてあるアドレスでソフトウェア受信機６０よ
り出力される。データ入力端子２０に入力したデータ
は、Ｄ−ＦＦ回路５２を介してＦＩＦＯにより処理する
データメモリ５５に格納する。格納する際に過剰入力を
起さないために、ＦＣＬＫ入力端子２３に入力したＦＣ
ＬＫを用いてライト信号を２重書き出し防止回路５４で
加工して、２重書き出しの誤動作を防止する。
データとしてあるアドレスでソフトウェア受信機６０よ
り出力される。データ入力端子２０に入力したデータ
は、Ｄ−ＦＦ回路５２を介してＦＩＦＯにより処理する
データメモリ５５に格納する。格納する際に過剰入力を
起さないために、ＦＣＬＫ入力端子２３に入力したＦＣ
ＬＫを用いてライト信号を２重書き出し防止回路５４で
加工して、２重書き出しの誤動作を防止する。
【００２４】データメモリ５５に格納されたデータは、
ＳＢＣＫ入力端子６１に入力したＳＢＣＫの立ち上がり
のタイミングでリード動作を行う。リード動作は、ＳＢ
ＣＫを基準にしているため、過剰リードの恐れがある。
従って、ライトの時と同様にデータメモリ５５の動作ク
ロックによってリード信号を２重読出し防止回路５３で
加工して、２重読み出しの誤動作を防止する。データメ
モリ５５より出力された１６ビットデータ（ム）を上位
ビットよりシリアルで出力させるために、シフトレジス
タからなるパラレル・シリアル変換器５７を用いてパラ
レル・シリアル変換を行う（ウ）。
ＳＢＣＫ入力端子６１に入力したＳＢＣＫの立ち上がり
のタイミングでリード動作を行う。リード動作は、ＳＢ
ＣＫを基準にしているため、過剰リードの恐れがある。
従って、ライトの時と同様にデータメモリ５５の動作ク
ロックによってリード信号を２重読出し防止回路５３で
加工して、２重読み出しの誤動作を防止する。データメ
モリ５５より出力された１６ビットデータ（ム）を上位
ビットよりシリアルで出力させるために、シフトレジス
タからなるパラレル・シリアル変換器５７を用いてパラ
レル・シリアル変換を行う（ウ）。
【００２５】ここで得られたデータ（Ｓ−ＳＤＡＴ）
は、ＳＢＣＫに同期して出力がなされていないため、Ｓ
ＢＣＫに同期を取るために、ＦＳＤＡＴをシリアル入力
としたシフト回路５８でシリアルシフト変換を施し、Ｓ
ＢＣＫに同期するまでシフトする（ヰ）。ここでシフト
回路５８の基準クロックは、ディジタルＰＬＬ回路１７
からのＳＣＬＫを用いる。ＳＣＬＫとＳＢＣＫの立ち上
がりは、図２におけるＳＣＬＫとＳＢＣＫが同一のメイ
ンカウンタ２５を基準としていて同期が取れているた
め、シフト回路５８によるシリアルシフト変換の際のク
ロックは、ＳＣＬＫ入力端子５１に入力したＳＣＬＫ
（ラ）を用いる。ラッチミスを防ぐため、パラレル・シ
リアル変換器５７におけるパラレル・シリアル変換のシ
フトレジスタのクロックは、ＮＯＴ回路を介在してＳＣ
ＬＫの反転を用いる。このようにして得られたシリアル
シフト変換の出力が軟判定データＳＤＡＴとなり、軟判
定データ出力端子５９から出力する。
は、ＳＢＣＫに同期して出力がなされていないため、Ｓ
ＢＣＫに同期を取るために、ＦＳＤＡＴをシリアル入力
としたシフト回路５８でシリアルシフト変換を施し、Ｓ
ＢＣＫに同期するまでシフトする（ヰ）。ここでシフト
回路５８の基準クロックは、ディジタルＰＬＬ回路１７
からのＳＣＬＫを用いる。ＳＣＬＫとＳＢＣＫの立ち上
がりは、図２におけるＳＣＬＫとＳＢＣＫが同一のメイ
ンカウンタ２５を基準としていて同期が取れているた
め、シフト回路５８によるシリアルシフト変換の際のク
ロックは、ＳＣＬＫ入力端子５１に入力したＳＣＬＫ
（ラ）を用いる。ラッチミスを防ぐため、パラレル・シ
リアル変換器５７におけるパラレル・シリアル変換のシ
フトレジスタのクロックは、ＮＯＴ回路を介在してＳＣ
ＬＫの反転を用いる。このようにして得られたシリアル
シフト変換の出力が軟判定データＳＤＡＴとなり、軟判
定データ出力端子５９から出力する。
【００２６】上述した本発明による受信データ再生装置
の動作をさらに具体的に説明する。ＳＢＣＫ＝４．８ｋ
Ｈｚ、ＨＣＬＫ＝９．６ｋＨｚ、ＳＣＬＫ＝７６．８ｋ
Ｈｚとしたことは、前述の通りである。ソフトウェア受
信機６０は、４シンボル毎にタイミング信号を＄Ｄ００
０ｈで出力する。ＨＤＡＴのうち、Ｉデータは、＄Ａ０
００ｈで、Ｑデータは、＄Ａ００１ｈで出力され、ＳＤ
ＡＴは、＄Ｃ０００ｈで出力されるとする。また、Ｉデ
ータメモリ４４、Ｑデータメモリ４５、データメモリ５
５でＦＩＦＯ処理をするＦＣＬＫは、２．４ＭＨｚと
し、ＢＣＬＫは、２．３２９６ＭＨｚとする。以上の条
件で受信データの再生を行うときについて考える。
の動作をさらに具体的に説明する。ＳＢＣＫ＝４．８ｋ
Ｈｚ、ＨＣＬＫ＝９．６ｋＨｚ、ＳＣＬＫ＝７６．８ｋ
Ｈｚとしたことは、前述の通りである。ソフトウェア受
信機６０は、４シンボル毎にタイミング信号を＄Ｄ００
０ｈで出力する。ＨＤＡＴのうち、Ｉデータは、＄Ａ０
００ｈで、Ｑデータは、＄Ａ００１ｈで出力され、ＳＤ
ＡＴは、＄Ｃ０００ｈで出力されるとする。また、Ｉデ
ータメモリ４４、Ｑデータメモリ４５、データメモリ５
５でＦＩＦＯ処理をするＦＣＬＫは、２．４ＭＨｚと
し、ＢＣＬＫは、２．３２９６ＭＨｚとする。以上の条
件で受信データの再生を行うときについて考える。
【００２７】図２に示すディジタルＰＬＬ回路１７にお
いて、ＨＣＬＫの理想値とＢＣＬＫの値より、メインカ
ウンタ２５の周期は、１２１と１２２となる。このメイ
ンカウンタ２５の周期の切換は、ＨＣＬＫをクロックと
した３ビットのカウンタ３２のＭＳＢを使って行う。Ｄ
−ＦＦ回路３３でカウンタ３２のＭＳＢの立ち上がり
に"１"を出力し、ソフトウェア受信機６０が２シンボル
周期のタイミング信号を出力したら、リセットをかけ"
０"にする。このＤ−ＦＦ回路３３の出力（ＣＨＥＣ
Ｋ）は、ＨＣＬＫが２シンボル周期タイミングと比較し
て速いのか遅いのかを判断する。速ければＣＨＥＣＫ
の"１"区間が長くなり、メインカウンタ２５の周期が遅
くなるようにセットする。逆に遅ければＣＨＥＣＫの"
１"区間が短くなり、メインカウンタ２５の周期が速く
なるようにセットされる。
いて、ＨＣＬＫの理想値とＢＣＬＫの値より、メインカ
ウンタ２５の周期は、１２１と１２２となる。このメイ
ンカウンタ２５の周期の切換は、ＨＣＬＫをクロックと
した３ビットのカウンタ３２のＭＳＢを使って行う。Ｄ
−ＦＦ回路３３でカウンタ３２のＭＳＢの立ち上がり
に"１"を出力し、ソフトウェア受信機６０が２シンボル
周期のタイミング信号を出力したら、リセットをかけ"
０"にする。このＤ−ＦＦ回路３３の出力（ＣＨＥＣ
Ｋ）は、ＨＣＬＫが２シンボル周期タイミングと比較し
て速いのか遅いのかを判断する。速ければＣＨＥＣＫ
の"１"区間が長くなり、メインカウンタ２５の周期が遅
くなるようにセットする。逆に遅ければＣＨＥＣＫの"
１"区間が短くなり、メインカウンタ２５の周期が速く
なるようにセットされる。
【００２８】これの繰り返しにより、最適に近づくよう
にメインカウンタ２５の周期がセットされ、ＨＣＬＫが
理想の値になる。ＳＣＬＫに関しては、メインカウンタ
２５の周期の間にトグルカウンタ３７で作成するクロッ
クが短くなるだけで、ＳＣＬＫの８周期がＨＣＬＫと同
期が取れるように動くだけであるので、ＳＣＬＫも理想
の値になる。ＳＢＣＫは、ＨＣＬＫを基準に１／２に分
周するだけである。
にメインカウンタ２５の周期がセットされ、ＨＣＬＫが
理想の値になる。ＳＣＬＫに関しては、メインカウンタ
２５の周期の間にトグルカウンタ３７で作成するクロッ
クが短くなるだけで、ＳＣＬＫの８周期がＨＣＬＫと同
期が取れるように動くだけであるので、ＳＣＬＫも理想
の値になる。ＳＢＣＫは、ＨＣＬＫを基準に１／２に分
周するだけである。
【００２９】図３に示す硬判定データ再生回路１６にお
いて、この硬判定データ再生回路１６には、ＦＩＦＯに
より処理されたＩデータ用とＱデータ用の２つの内部Ｉ
データメモリ４４、Ｑデータメモリ４５が用意されてい
る。これらＩデータメモリ４４、Ｑデータメモリ４５へ
の割込みは、ソフトウェア受信機６０の書込み命令終了
後１μｓ以内に行う。これは、ＦＣＬＫによってライト
信号を加工することで制御される。Ｉデータメモリ４
４、Ｑデータメモリ４５へ格納されたデータは、ＳＢＣ
Ｋの立ち上がりから１μｓ以内に出力される。これは、
ＦＣＬＫによってリード信号を加工することで制御され
る。
いて、この硬判定データ再生回路１６には、ＦＩＦＯに
より処理されたＩデータ用とＱデータ用の２つの内部Ｉ
データメモリ４４、Ｑデータメモリ４５が用意されてい
る。これらＩデータメモリ４４、Ｑデータメモリ４５へ
の割込みは、ソフトウェア受信機６０の書込み命令終了
後１μｓ以内に行う。これは、ＦＣＬＫによってライト
信号を加工することで制御される。Ｉデータメモリ４
４、Ｑデータメモリ４５へ格納されたデータは、ＳＢＣ
Ｋの立ち上がりから１μｓ以内に出力される。これは、
ＦＣＬＫによってリード信号を加工することで制御され
る。
【００３０】図６は、硬判定データ再生回路１６のタイ
ムチャートである。Ｉデータメモリ４４、Ｑデータメモ
リ４５から出力されたＩデータ、ＱデータをそれぞれＰ
Ｐ−ＩＤＡＴ、ＰＰ−ＱＤＡＴとする。ＰＰ−ＩＤＡ
Ｔ、ＰＰ−ＱＤＡＴともに、ＳＢＣＫが"０"区間である
時のＨＣＬＫの反転でラッチする。このラッチ後のＩデ
ータをＰ−ＩＤＡＴとする。Ｑデータ側の出力は、ＳＢ
ＣＫが"１"区間である時のＨＣＬＫの反転でラッチす
る。このラッチ後の出力をＰ−ＱＤＡＴとする。Ｐ−Ｉ
ＤＡＴとＰ−ＱＤＡＴをＳＢＣＫの"１"区間と"０"区間
で交互に出力した結果が硬判定データＨＤＡＴとなる。
ムチャートである。Ｉデータメモリ４４、Ｑデータメモ
リ４５から出力されたＩデータ、ＱデータをそれぞれＰ
Ｐ−ＩＤＡＴ、ＰＰ−ＱＤＡＴとする。ＰＰ−ＩＤＡ
Ｔ、ＰＰ−ＱＤＡＴともに、ＳＢＣＫが"０"区間である
時のＨＣＬＫの反転でラッチする。このラッチ後のＩデ
ータをＰ−ＩＤＡＴとする。Ｑデータ側の出力は、ＳＢ
ＣＫが"１"区間である時のＨＣＬＫの反転でラッチす
る。このラッチ後の出力をＰ−ＱＤＡＴとする。Ｐ−Ｉ
ＤＡＴとＰ−ＱＤＡＴをＳＢＣＫの"１"区間と"０"区間
で交互に出力した結果が硬判定データＨＤＡＴとなる。
【００３１】図４に示す軟判定データ再生回路１５にお
いて、この軟判定データ再生回路１５では、ソフトウェ
ア受信機６０のライトタイミングでＦＩＦＯからなる内
部データメモリ５５にデータを格納し、ＳＢＣＫのタイ
ミングでデータメモリ５５からデータを出力する。デー
タメモリ５５への書込みは、ソフトウェア受信機６０の
書込み命令終了後、１μｓ以内に行う。これはＦＣＬＫ
によってライト信号を加工することで制御される。デー
タメモリ５５へ格納されたデータは、ＳＢＣＫの立ち上
がりから１μｓ以内に出力される。これは、ＦＣＬＫに
よってリード信号を加工することで制御される。
いて、この軟判定データ再生回路１５では、ソフトウェ
ア受信機６０のライトタイミングでＦＩＦＯからなる内
部データメモリ５５にデータを格納し、ＳＢＣＫのタイ
ミングでデータメモリ５５からデータを出力する。デー
タメモリ５５への書込みは、ソフトウェア受信機６０の
書込み命令終了後、１μｓ以内に行う。これはＦＣＬＫ
によってライト信号を加工することで制御される。デー
タメモリ５５へ格納されたデータは、ＳＢＣＫの立ち上
がりから１μｓ以内に出力される。これは、ＦＣＬＫに
よってリード信号を加工することで制御される。
【００３２】図７は、軟判定データ再生回路１５のタイ
ムチャートである。データメモリ５５から出力されたデ
ータをＰ−ＳＤＡＴとする。Ｐ−ＳＤＡＴは、ＳＢＣＫ
の立上りからＳＣＬＫの１．５クロック後のＳＣＬＫの
反転タイミングでパラレル・シリアル変換器５７にロー
ドされ、ＳＣＬＫの反転のタイミング毎にシフト処理が
行われる。この時パラレル・シリアル変換器５７のシフ
トアウトをＳ−ＳＤＡＴとする。Ｓ−ＳＤＡＴをＳＢＣ
Ｋに同期させるために、さらにＳＣＬＫで１５ビットの
シフト処理を行う。このシフト回路５８のシフトアウト
が軟判定データとなる。
ムチャートである。データメモリ５５から出力されたデ
ータをＰ−ＳＤＡＴとする。Ｐ−ＳＤＡＴは、ＳＢＣＫ
の立上りからＳＣＬＫの１．５クロック後のＳＣＬＫの
反転タイミングでパラレル・シリアル変換器５７にロー
ドされ、ＳＣＬＫの反転のタイミング毎にシフト処理が
行われる。この時パラレル・シリアル変換器５７のシフ
トアウトをＳ−ＳＤＡＴとする。Ｓ−ＳＤＡＴをＳＢＣ
Ｋに同期させるために、さらにＳＣＬＫで１５ビットの
シフト処理を行う。このシフト回路５８のシフトアウト
が軟判定データとなる。
【００３３】
【発明の効果】本発明は、上述のように、ディジタルシ
グナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信
機６０で受信したデジタル信号の復調データから、硬判
定データと軟判定データをそれぞれに必要なクロックを
用いて再生するようにした受信データ再生装置におい
て、前記ソフトウェア受信機６０に接続されたクロック
生成用のディジタルＰＬＬ回路１７と、硬判定データ再
生回路１６と、軟判定データ再生回路１５とをフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成
したので、受信データの復調処理を行うＤＳＰより受信
データのシンボル周期のタイミングを受け取ることによ
り、ＦＰＧＡ内部で受信データに同期したシンボルクロ
ック、ビットクロック、軟判定クロックの再生を行うこ
とができる。
グナルプロセッサ（ＤＳＰ）を用いたソフトウェア受信
機６０で受信したデジタル信号の復調データから、硬判
定データと軟判定データをそれぞれに必要なクロックを
用いて再生するようにした受信データ再生装置におい
て、前記ソフトウェア受信機６０に接続されたクロック
生成用のディジタルＰＬＬ回路１７と、硬判定データ再
生回路１６と、軟判定データ再生回路１５とをフィール
ドプログラマブルゲートアレイ（ＦＰＧＡ）１４で構成
したので、受信データの復調処理を行うＤＳＰより受信
データのシンボル周期のタイミングを受け取ることによ
り、ＦＰＧＡ内部で受信データに同期したシンボルクロ
ック、ビットクロック、軟判定クロックの再生を行うこ
とができる。
【００３４】更に再生されたこれらのクロックを用いる
ことにより、ＤＳＰを用いたソフトウェア受信機６０に
より間欠的に出力される硬判定データ、軟判定データを
ＦＰＧＡの内部に存在するＦＩＦＯを用いることで、連
続的で、かつ、シンボルクロックに同期、つまり受信デ
ータに同期した硬判定データ、軟判定データの再生を行
うことができる。
ことにより、ＤＳＰを用いたソフトウェア受信機６０に
より間欠的に出力される硬判定データ、軟判定データを
ＦＰＧＡの内部に存在するＦＩＦＯを用いることで、連
続的で、かつ、シンボルクロックに同期、つまり受信デ
ータに同期した硬判定データ、軟判定データの再生を行
うことができる。
【００３５】本発明による受信データ再生装置は、次の
ような装置に利用することができる。 ・π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ
等を用いたソフトウェア受信機によって復調を行うデジ
タル無線装置。 ・硬判定データによって周期ワードを照合し、フレーム
タイミングを取ることが可能なデジタル無線装置。 ・軟判定データによって受信データ処理を行うことが可
能なデジタル無線装置。 ・受信データ、送信データが音声及び／又はデータであ
るデジタル無線装置。 ・基地局無線局の制御を受けて、移動無線局又は基地局
無線局と移動無線局との間の通信を行うことが可能な無
線システム。 ・基地局無線局の制御を受けずに、移動無線局間で通信
を行うことが可能な無線システム。
ような装置に利用することができる。 ・π／４−ＤＱＰＳＫのようなデジタル変調波をＤＳＰ
等を用いたソフトウェア受信機によって復調を行うデジ
タル無線装置。 ・硬判定データによって周期ワードを照合し、フレーム
タイミングを取ることが可能なデジタル無線装置。 ・軟判定データによって受信データ処理を行うことが可
能なデジタル無線装置。 ・受信データ、送信データが音声及び／又はデータであ
るデジタル無線装置。 ・基地局無線局の制御を受けて、移動無線局又は基地局
無線局と移動無線局との間の通信を行うことが可能な無
線システム。 ・基地局無線局の制御を受けずに、移動無線局間で通信
を行うことが可能な無線システム。
【図１】本発明による受信データ再生装置の一実施例を
示す全体のブロック図である。
示す全体のブロック図である。
【図２】図１におけるディジタルＰＬＬ回路１７の詳細
なブロック図である。
なブロック図である。
【図３】図１における硬判定データ再生回路１６の詳細
なブロック図である。
なブロック図である。
【図４】図１における軟判定データ再生回路１５の詳細
なブロック図である。
なブロック図である。
【図５】ディジタルＰＬＬ回路１７の動作説明のための
波形図である。
波形図である。
【図６】硬判定データ再生回路１６の動作説明のための
波形図である。
波形図である。
【図７】軟判定データ再生回路１５の動作説明のための
波形図である。
波形図である。
１０…アンテナ、１１…アナログ受信機、１２…Ａ／Ｄ
変換器、１３…復調部、１４…ＦＰＧＡ、１５…軟判定
データ再生回路、１６…硬判定データ再生回路、１７…
ディジタルＰＬＬ回路、１８…信号処理部、１９…同期
ワード検出部、２０…データ入力端子、２１…ライトイ
ネーブル入力端子、２２…アドレス入力端子、２３…Ｆ
ＣＬＫ入力端子、２４…ＢＣＬＫ入力端子、２５…メイ
ンカウンタ、２６…トリガー回路、２７…トリガー回
路、２８…トリガー回路、２９…トグルカウンタ、３０
…マルチプレクサ、３１…ＨＣＬＫ出力端子、３２…カ
ウンタ、３３…Ｄ−ＦＦ回路、３４…トグルカウンタ、
３５…ＳＢＣＫ出力端子、３６…デコーダ、３７…トグ
ルカウンタ、３８…ＳＣＬＫ出力端子、３９…ＳＢＣＫ
入力端子、４０…ＨＣＬＫ入力端子、４１…２重読出し
防止回路、４２…２重書き出し防止回路、４３…２重読
出し防止回路、４４…Ｉデータメモリ、４５…Ｑデータ
メモリ、４６…Ｉデータラッチ回路、４７…マルチプレ
クサ、４８…Ｑデータラッチ回路、４９…ノット回路、
５０…硬判定データ出力端子、５１…ＳＣＬＫ入力端
子、５２…Ｄ−ＦＦ回路、５３…２重読出し防止回路、
５４…２重書き出し防止回路、５５…データメモリ、５
６…ロード信号作成回路、５７…パラレル・シリアル変
換器、５８…シフト回路、５９…軟判定データ出力端
子、６０…ＤＳＰを用いたソフトウェア受信機、６１…
ＳＢＣＫ入力端子。
変換器、１３…復調部、１４…ＦＰＧＡ、１５…軟判定
データ再生回路、１６…硬判定データ再生回路、１７…
ディジタルＰＬＬ回路、１８…信号処理部、１９…同期
ワード検出部、２０…データ入力端子、２１…ライトイ
ネーブル入力端子、２２…アドレス入力端子、２３…Ｆ
ＣＬＫ入力端子、２４…ＢＣＬＫ入力端子、２５…メイ
ンカウンタ、２６…トリガー回路、２７…トリガー回
路、２８…トリガー回路、２９…トグルカウンタ、３０
…マルチプレクサ、３１…ＨＣＬＫ出力端子、３２…カ
ウンタ、３３…Ｄ−ＦＦ回路、３４…トグルカウンタ、
３５…ＳＢＣＫ出力端子、３６…デコーダ、３７…トグ
ルカウンタ、３８…ＳＣＬＫ出力端子、３９…ＳＢＣＫ
入力端子、４０…ＨＣＬＫ入力端子、４１…２重読出し
防止回路、４２…２重書き出し防止回路、４３…２重読
出し防止回路、４４…Ｉデータメモリ、４５…Ｑデータ
メモリ、４６…Ｉデータラッチ回路、４７…マルチプレ
クサ、４８…Ｑデータラッチ回路、４９…ノット回路、
５０…硬判定データ出力端子、５１…ＳＣＬＫ入力端
子、５２…Ｄ−ＦＦ回路、５３…２重読出し防止回路、
５４…２重書き出し防止回路、５５…データメモリ、５
６…ロード信号作成回路、５７…パラレル・シリアル変
換器、５８…シフト回路、５９…軟判定データ出力端
子、６０…ＤＳＰを用いたソフトウェア受信機、６１…
ＳＢＣＫ入力端子。
Claims (11)
- 【請求項１】 ディジタルシグナルプロセッサ（ＤＳ
Ｐ）を用いたソフトウェア受信機６０で受信したデジタ
ル信号の復調データから、硬判定データと軟判定データ
をそれぞれに必要なクロックを用いて再生するようにし
た受信データ再生装置において、前記ソフトウェア受信
機６０に接続されたクロック生成用のディジタルＰＬＬ
回路１７と、硬判定データ再生回路１６と、軟判定デー
タ再生回路１５とをフィールドプログラマブルゲートア
レイ（ＦＰＧＡ）１４で構成したことを特徴とする受信
データ再生装置。 - 【請求項２】 ディジタルＰＬＬ回路１７は、外部から
入力したＢＣＬＫ（再生用基準クロック）を計数するメ
インカウンタ２５を、ソフトウェア受信機６０から入力
したデータ信号、ライトイネーブル信号、アドレス信号
に基づくタイミング信号により制御してＨＣＬＫ（再生
硬判定クロック）に対応した周波数の信号を得、この信
号を基準にしてＳＣＬＫ（再生軟判定クロック）とＳＢ
ＣＫ（再生シンボルクロック）を得るようにしたことを
特徴とする請求項１記載の受信データ再生装置。 - 【請求項３】 ＢＣＬＫがＨＣＬＫの整数倍でない場合
において、メインカウンタ２５のクリア信号は、ＨＣＬ
Ｋがタイミング信号と比較して速ければメインカウンタ
２５の周期が遅くなるようにセットし、遅ければメイン
カウンタ２５の周期が速くなるようにセットすることを
繰り返し、最適に近づくようにメインカウンタ２５の周
期をセットして、ＨＣＬＫを理想の値に設定し、このＨ
ＣＬＫに基づきＳＣＬＫとＳＢＣＫとを設定するように
したことを特徴とする請求項２記載の受信データ再生装
置。 - 【請求項４】 硬判定データ再生回路１６は、ソフトウ
ェア受信機６０からそれぞれ異なるアドレスで入力した
硬判定のＩデータとＱデータとをそれぞれ別個に格納す
るＩデータメモリ４４とＱデータメモリ４５と、これら
のＩデータメモリ４４とＱデータメモリ４５から読み出
されたＩデータとＱデータを交互に並べ替えて連続して
出力させ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣ
ＫとＨＣＬＫを用いてラッチさせるＩデータラッチ回路
４６とＱデータラッチ回路４８とを具備してなることを
特徴とする請求項１記載の受信データ再生装置。 - 【請求項５】 Ｉデータメモリ４４とＱデータメモリ４
５へのデータの書き出しと読出しは、それぞれＦＩＦＯ
（ファーストイン・ファーストアウト）により処理する
ようにしたことを特徴とする請求項４記載の受信データ
再生装置。 - 【請求項６】 入力したＩデータとＱデータをそれぞれ
Ｉデータメモリ４４とＱデータメモリ４５に動作クロッ
クを用いて格納する際、誤動作防止のためにライト信号
を加工するＩデータ用２重読出し防止回路４１とＱデー
タ用２重読出し防止回路４３を介在し、また、Ｉデータ
メモリ４４とＱデータメモリ４５からＩデータとＱデー
タを動作クロックを用いて書き出す際、誤動作防止のた
めにリード信号を加工する２重書き出し防止回路４２を
介在してなることを特徴とする請求項４又は５記載の受
信データ再生装置。 - 【請求項７】 軟判定データ再生回路１５は、ソフトウ
ェア受信機６０から入力した軟判定データを格納するデ
ータメモリ５５と、このデータメモリ５５に格納された
データを上位ビットよりシリアルで出力させるためのパ
ラレル・シリアル変換器５７と、ＳＢＣＫに同期を取る
ためのシフト回路５８とを具備してなることを特徴とす
る請求項１記載の受信データ再生装置。 - 【請求項８】 データメモリ５５へのデータの書き出し
と読出しは、ＦＩＦＯにより処理するようにしたことを
特徴とする請求項７記載の受信データ再生装置。 - 【請求項９】 入力した軟判定データをデータメモリ５
５に動作クロックを用いて格納する際、誤動作防止のた
めに入力したＦＣＬＫ（メモリ駆動用基準クロック）を
用いてライト信号を加工する２重書き出し防止回路５４
を介在し、データメモリ５５に格納されたデータを動作
クロックを用いて読み出す際、誤動作防止のためにリー
ド信号を加工する２重読み出し防止回路５３を介在して
なることを特徴とする請求項７又は８記載の受信データ
再生装置。 - 【請求項１０】 ＤＳＰを用いたソフトウェア受信機６
０で受信したデジタル信号の復調データから、硬判定デ
ータと軟判定データをそれぞれに必要なクロックを用い
て再生するようにした受信データ再生装置において、前
記ソフトウェア受信機６０に接続されたクロック生成用
のディジタルＰＬＬ回路１７と、硬判定データ再生回路
１６と、軟判定データ再生回路１５とをＦＰＧＡ１４で
構成し、前記ディジタルＰＬＬ回路１７は、外部から入
力したＢＣＬＫを計数するメインカウンタ２５を、ソフ
トウェア受信機６０から入力したデータ信号、ライトイ
ネーブル信号、アドレス信号に基づくタイミング信号に
より制御してＨＣＬＫに対応した周波数の信号を得、こ
の信号を基準にしてＳＣＬＫとＳＢＣＫを得るように
し、前記硬判定データ再生回路１６は、ソフトウェア受
信機６０からそれぞれ異なるアドレスで入力した硬判定
のＩデータとＱデータをそれぞれ別個に格納するＩデー
タメモリ４４とＱデータメモリ４５と、これらのＩデー
タメモリ４４とＱデータメモリ４５から読み出されたＩ
データとＱデータを交互に並べ替えて連続して出力さ
せ、かつ、ＳＢＣＫに同期を取るために、ＳＢＣＫとＨ
ＣＬＫを用いてラッチさせるＩデータラッチ回路４６と
Ｑデータラッチ回路４８とを具備してなり、前記軟判定
データ再生回路１５は、ソフトウェア受信機６０から入
力した軟判定データを格納するデータメモリ５５と、こ
のデータメモリ５５に格納されたデータを上位ビットよ
りシリアルで出力させるためのパラレル・シリアル変換
器５７と、ＳＢＣＫに同期を取るためのシフト回路５８
とを具備してなることを特徴とする受信データ再生装
置。 - 【請求項１１】 ＤＳＰを用いたソフトウェア受信機６
０で受信したデジタル信号の復調データから、硬判定デ
ータと軟判定データをそれぞれに必要なクロックを用い
て再生するようにした受信データ再生装置において、前
記ソフトウェア受信機６０に接続されたクロック生成用
のディジタルＰＬＬ回路１７と、硬判定データ再生回路
１６と、軟判定データ再生回路１５とをＦＰＧＡ１４で
構成し、前記ディジタルＰＬＬ回路１７は、外部から入
力したＢＣＬＫを計数するメインカウンタ２５を、ソフ
トウェア受信機６０から入力したデータ信号、ライトイ
ネーブル信号、アドレス信号に基づくタイミング信号に
より制御してＨＣＬＫに対応した周波数の信号を得、こ
の信号を基準にしてＳＣＬＫとＳＢＣＫを得るように
し、ＢＣＬＫがＨＣＬＫの整数倍でない場合において、
メインカウンタ２５のクリア信号は、ＨＣＬＫがタイミ
ング信号と比較して速ければメインカウンタ２５の周期
が遅くなるようにセットし、遅ければメインカウンタ２
５の周期が速くなるようにセットすることを繰り返し、
最適に近づくようにメインカウンタ２５の周期をセット
して、ＨＣＬＫを理想の値に設定し、このＨＣＬＫに基
づきＳＣＬＫとＳＢＣＫとを設定し、前記硬判定データ
再生回路１６は、ソフトウェア受信機６０からそれぞれ
異なるアドレスで入力した硬判定のＩデータとＱデータ
をそれぞれ別個に格納するＩデータメモリ４４とＱデー
タメモリ４５と、これらのＩデータメモリ４４とＱデー
タメモリ４５から読み出されたＩデータとＱデータを交
互に並べ替えて連続して出力させ、かつ、ＳＢＣＫに同
期を取るために、ＳＢＣＫとＨＣＬＫを用いてラッチさ
せるＩデータラッチ回路４６とＱデータラッチ回路４８
とを具備してなり、Ｉデータメモリ４４とＱデータメモ
リ４５へのデータの書き出しと読出しは、それぞれＦＩ
ＦＯ（ファーストイン・ファーストアウト）により処理
し、入力したＩデータとＱデータをそれぞれＩデータメ
モリ４４とＱデータメモリ４に動作クロックを用いて格
納する際、誤動作防止のためにライト信号を加工するＩ
データ用２重読出し防止回路４１とＱデータ用２重読出
し防止回路４３を介在し、また、Ｉデータメモリ４４と
Ｑデータメモリ４５からＩデータとＱデータを動作クロ
ックを用いて書き出す際、誤動作防止のためにリード信
号を加工する２重書き出し防止回路４２を介在してな
り、前記軟判定データ再生回路１５は、ソフトウェア受
信機６０から入力した軟判定データを格納するデータメ
モリ５５と、このデータメモリ５５に格納されたデータ
を上位ビットよりシリアルで出力させるためのパラレル
・シリアル変換器５７と、ＳＢＣＫに同期を取るための
シフト回路５８とを具備し、データメモリ５５へのデー
タの書き出しと読出しは、ＦＩＦＯにより処理するよう
にしてなり、入力した軟判定データをデータメモリ５５
に動作クロックを用いて格納する際、誤動作防止のため
に入力したＦＣＬＫを用いてライト信号を加工する２重
書き出し防止回路５４を介在し、データメモリ５５に格
納されたデータを動作クロックを用いて読み出す際、誤
動作防止のためにリード信号を加工する２重読み出し防
止回路５３を介在してなることを特徴とする受信データ
再生装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28063199A JP4239320B2 (ja) | 1999-09-30 | 1999-09-30 | 受信データ再生装置 |
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|---|---|---|---|
| JP28063199A JP4239320B2 (ja) | 1999-09-30 | 1999-09-30 | 受信データ再生装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001103099A true JP2001103099A (ja) | 2001-04-13 |
| JP4239320B2 JP4239320B2 (ja) | 2009-03-18 |
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ID=17627752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28063199A Expired - Fee Related JP4239320B2 (ja) | 1999-09-30 | 1999-09-30 | 受信データ再生装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4239320B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004091108A1 (ja) * | 2003-04-01 | 2004-10-21 | Nec Corporation | 情報処理端末システム及びそれを用いた送受信方法 |
| CN101630000B (zh) * | 2008-07-18 | 2011-11-09 | 中国科学院国家天文台 | 一种评估干扰信号对gps性能影响的系统 |
-
1999
- 1999-09-30 JP JP28063199A patent/JP4239320B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004091108A1 (ja) * | 2003-04-01 | 2004-10-21 | Nec Corporation | 情報処理端末システム及びそれを用いた送受信方法 |
| US7471926B2 (en) | 2003-04-01 | 2008-12-30 | Nec Corporation | Information processing terminal system and transmission/reception method using the same |
| CN1771668B (zh) * | 2003-04-01 | 2010-06-16 | 日本电气株式会社 | 数据处理终端系统以及使用其的发射和接收方法 |
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| CN101630000B (zh) * | 2008-07-18 | 2011-11-09 | 中国科学院国家天文台 | 一种评估干扰信号对gps性能影响的系统 |
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