JPH01292673A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序でこの発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が解決しようとする課題 Ｅ　課題を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｇ１実施例の回路構成（第１図） Ｇ２実施例の回路動作（第２図〜第５図）Ｇ３要部の回
路構成と動作（第６図、第７図）Ｈ発明の効果 Ａ　産業上の利用分野 この発明は、例えばディジタルオーディオインタフェー
スシステム等に用いて好適なり／Ａ変換装置に関する。

Ｂ　発明の概要 この発明は、入力ディジタル信号より再生したクロック
信号に基づいて入力ディジタル信号を所定の標準フォー
マットのデータに変換し、このデータを上記クロック信
号に基づいて記憶手段に書き込み、別途設けたステップ
可変型基準クロック発生手段からの基準クロック信号に
基づいて記憶手段からデータを読み出すと共に書き込み
アドレスと読み出しアドレスの進み・遅れを検出して、
その検出出力により基準クロック信号を制御することに
より、伝送系のジッタの影響を受けることなく、時間軸
精度の高いＤ／Ａ変換された再生波形を得ることができ
るようにしたものである。

Ｃ従来の技術 送り側にＣＤプレーヤやＢＳチェーナ或いはディジタル
テープレコーダ（ＤＡＴ）等を設け、受は側にＤ／Ａ変
換装置付アンプ等を設けたいわゆるディジタルオーディ
オインタフェースによるシステムが一般に使用されてお
り、第８図はその一例である。同図において、（１）は
送り側としての例えばＣＤプレーヤであって、ＣＤプレ
ーヤ（１）からの信号（ディジタルオーディオインタフ
ェース信号：以下ＤＡＩ信号と略す）は１）／Ａ変換装
置（２）のデコーダ（２ａ）でＥＩＡＪ標準フォーマッ
トのデータに変換され、Ｄ／Ａコンバータ（２ｂ）でＤ
／Ａ変換されてアンプ（３）に供給され、ここで増幅さ
れる出力端子（４）に出力される。

第９図は従来のＤ／Ａ変換装置の一例を示すもので、入
力端子（５）からのＤＡＩ信号がＰＬＬ回路（６）に供
給されてここでクロック信号が抽出され、デコーダ（７
）に供給されると共にディジタルフィルタ（８）に供給
される。デコーダ（７）はＰＬＬ１路（６）からのクロ
ック信号に基づいてＤＡＩ信号をＩ！ＩＡＪ標準フォー
マットのデータに変換する。ディジタルフィルタ（８）
はＰＬＬ回路（６）からのクロック信号に基づいて供給
されたデータの折り返し成分等を除去し、Ｄ／Ａコンバ
ータ（９）では供給されたディジタル信号をアナログ信
号に変換し、出力端子（１０）に出力する。

Ｄ　発明が解決しようとする課題 ところで第９図の如き従来装置の場合、デコーダ（７）
及びディジタルフィルタ（８）はＰＬＬ回路（６）にお
いてＤＡＩ信号より抽出されたクロック信号によって動
作するため、送り側のジッタ成分によってシステム内の
クロック信号もジッタ成分を持ちｌ）／Ａ変換のタイミ
ングのずれを生じ、音質に悪影響を与える恐れがあった
。

この発明は斯る点に鑑みてなされたもので、伝送系のジ
ッタの影響を受けることなく且つ送り出し側に何等制限
を加えることなく精度の高いＤ／Ａ変換された再生波形
を得ることができるＤ／Ａ変換装置を提供するものであ
る。

Ｅ　　１１４９！を解決するための手段この発明による
Ｄ／Ａ変換装置は、入力ディジタル信号よりクロック信
号を再生するクロック再生手段（１２）と、このクロッ
ク再生手段（１２）からのクロック信号に基づいて入力
ディジタル信号を所定の標準フォーマットのデータに変
換するデコード手段（１３）と、このデコード手￥Ｉｔ
（１３）からのデータが供給される記憶手段（１４）と
、所定の基準クロック信号を発生するステップ可変型基
準クロック発生手段（１７）と、クロック再生手段（１
２）からのクロック信号に基づいてデコード手段（１３
）からのデータを記憶手段（１４）に書き込み、基準ク
ロック発生手段（１７）からの基準クロック信号に基づ
いて記憶手段（１４）からデータを読み出すアドレスｌ
ｉ＋［１手段（１５，１９）と、デコ−ド手１ｉ（１３
）からのワードクロックと基準クロック信号に基づいて
形成されたワードクロックの進み・遅れを検出して基準
クロック発生手段を制御する進み・遅れ検出手［９（２
４）と、記憶手段（１４）から読み出されたデータをア
ナログ信号に変換するＤ／Ａ変換手段（２２）とを具備
するように構成している。

Ｆ　作用 クロック再生手段（１２）において入力ディジタル信号
よりクロック信号を抽出し、デコード手段（１３）に供
給する。デコード手￥Ｉｔ（１３）ではこのクロック信
号に基づいて入力ディジタル信号を所定の標準フォーマ
ット例えばｌ！ＩＡＪ標準フォーマットのデータに変換
する。そして、アドレス制御手段（１５，１９＞ではク
ロック再生手段（１２）からのクロック信号に基づいて
デコード手段（１３）から得られるワードクロックに応
じてデコード手段（１３）からのデータを記憶手段（１
４）に書き込み、ステップ可変型基準クロック発生手段
（１７）からの基準クロック信号に基づいて形成された
ワードクロックに応じて記憶手段（１４）からデータを
読み出す。一方、進み・遅れ検出手段（２４）でデコー
ド手段（１３）からのワードクロックすなわち書き込み
アドレスと基準クロック信号に基づいて形成されたワー
ドクロックすなわち読み出しアドレスを比較して両者の
進み・遅れを検出し、その検出出力によって基準クロッ
ク発生手段（２４）をステップ制御する。例えば書き込
みアドレスが読み出しアドレスより早い場合、書き込み
アドレスに追い越されないように基準クロック発生手段
（２４）を制御して基準クロック信号の周波数を上げて
読み出しアドレスを早くし、逆に書き込みアドレスが読
み出しアドレスより遅い場合、書き込みアドレスを追い
越さないように基準クロック発生手段（２４）を制御し
て基準クロック信号の周波数を１げて読み出しアドレス
を遅くする。これにより、書き込みアドレスと読み出し
アドレスのずれを所定量例えば１０ｐｐｍ以内に抑える
ことができ、ＲＡＭ（１４）の容量内で１ＱｐｐＨ１の
調整を比較的長い周期で行えるので、非常に安定した（
読み出しアドレス）クロック信号が得られ、伝送系のジ
ッタ成分の影響を受けることなく、時間軸精度の高いＤ
／Ａ変換された再生波形を得ることができる。

Ｇ　実施例 以下、この発明の一実施例を第１図〜第７図に基づいて
詳しく説明する。

Ｇ１実施例の回路構成 第１図は本実施例の構成を示すもので、（１１）はディ
ジタルオーディオインタフェース（ＤＡＩ）信号が供給
される入力端子、（１２）はＤＡＩ信号よりクロック信
号（ＣＫ）を抽出する例えばＰＬＬ回路を用いたクロッ
ク再生回路、（１３）はクロック信号に基づいて入力さ
れたＤＡＩ信号をＥＩＡＪ標準フォーマットのデータに
変換するデコーダであって、デコーダ（１３）からのデ
ータ（Ｄへ丁＾）はデュアルポート型のＲＡＭ（１４）
に供給され、デコーダ（１３）からのワードクロック（
ＷＣＫ）は書き込みアドレス制御回路（１５）に供給さ
れる。

（１６）は入力端子（１１）からのＤＡＩ信号のサンプ
リング周波数を検出するサンプリング周波数検出回路で
あって、サンプリング周波数は送り側が例えばＣＤプレ
ーヤの場合４４．１ｋＨｚ　、　ＤＡ’ｌ’の場合４８
ｋＨｚ　、　Ｂ　Ｓチューナの場合３２ｋＨｚである。

（１７）は検出回路（１６）の各サンプリング周波数に
対応した水晶を利用するステップ可変型基準クロック発
生回路であって、この基準クロック発生回路（１７）は
検出回路（１６）で検出されたサンプリグ周波数に対応
した基準クロック信号を発生する。（１８）は基準のク
ロック信号に基づいてワードクロック（ＷＣＫ）を形成
するワードクロック形成回路であって、このワードクロ
ックは読み出しアドレス制御回路（１９）に供給される
。

アドレス制御回路（１５）及び（１９）は供給されたワ
ードクロックの例えば立上りに同期して夫々書き込みア
ドレス信号及び読み出しアドレス信号を発生する。従っ
て、ＲＡＭ（１４）は書き込みアドレス信号によりデコ
ーダ（１３）からのデータを書き込まれ、読み出しアド
レス信号により記憶したデータを読み出される。第２図
はＲＡＭ＜１４）のアドレスエリアを一例として示して
いる。（２０）はＲＡＭ（１４）からのデータを基準ク
ロック信号に基づいて処理して折り返し成分等を除去す
るディジタルフィルタ、（２１）は基準クロック信号に
基づいてディジタルフィルタ（２０）からのデータをラ
ッチするラッチ回路、（２２）はラッチ回路（２１）か
らのディジタル信号をアナログ信号に変換して出力端子
（２３）に出力するＤ／Ａコンバータである。なお、ワ
ードクロック形成回路（１８）への基準クロック信号の
周波数はディジタルフィルタ（２０）及びラッチ回路（
２１）への基準クロック信号の周波数の１／ｎ例えば１
／ＩＢとされている。

（２４）は進み・遅れ検出回路であって、この検出回路
（２４）はデコーダ（１３）からのワードクロツタ（書
き込みアドレス制御回路（１５）からの書き込みアドレ
ス信号に対応）とワードクロック形成回路（１８）から
のワードクロック（読み出しアドレス制御回路（１９）
からの読み出しアドレス信号に対応の位相を比較し、そ
の進み・遅れを検出し、その検出結果に応じて基準クロ
ック発生回路（１７）を制御する。この基準クロック発
生回路（１７）は上述の如くサンプリング周波数に応じ
て基準クロック信号を切換えられると共に後述の如く進
み・遅れ検出回路（２４）の検出出力によりその基準ク
ロック信号をステップ状に制御される。

例えば書き込みアドレス用のワードクロックが読み出し
アドレス用ワードクロックより早い場合は、書き込みア
ドレスに追い越されないように基準クロック発生回路（
２４）を制御して基準クロック信号に対応した読み出し
用ワードクロックの周波数を上げて読み出しアドレスを
早くし、逆に書き込みアドレス用のワードアドレスが読
み出しアドレス用のワードアドレスより遅い場合は、書
き込みアドレスを追い越さないように基準クロック発注
回路（２４）を制御して基準クロック信号に対応した読
み出し用ワードクロックの周波数を下げて読み出しアド
レスを遅くする。

Ｇ２実施例の回路動作 次に第１図の回路動作を第２図〜第５図をも参照し乍ら
説明する。入力端子（１１）からのＤＡＩ信号はクロッ
ク再生回路（１２）、デコーダ（１３）及びサンプリン
グ周波数検出回路（１６）に供給される。クロック再生
回路（１２）でＤＡＩ信号よりクロック信号が抽出され
、このクロック信号に基づいてデコーダ（１３）におい
てＤＡＩ信号がＨＩＡＪ標準フォーマットのデータに変
換される。デコーダ（１３）はデータをＲＡＭ（１４）
に供給し、ワードクロックを書き込みアドレス制御回路
（１５）に供給する。アドレス制御回路（１５）から番
より−ドクロックの立上りに同期して書き込みアドレス
信号が発生され、この書き込みアドレス信号に基づいて
デコーダ（１３）からのデータがＲＡＭ（１４）の第２
図に示すような所定のアドレス位置に書き込まれる。

基準クロック発生回路（１９）はサンプリング周波数検
出回路（１６）で検出されたサンプリング周波数に応じ
て所足周波数の基準クロック信号を発生し、この基準ク
ロック信号に基づいてワードクロック形成回路（１８）
でワードクロックが形成されて読み出しアドレス制御回
路（１９）に供給される。アドレス制御回路（１９）か
らはワードクロックの立上りに同期して読み出しアドレ
ス信号が発生され、この読み出しアドレス信号に基づい
てＲＡＭ（１４）に記憶されているデータが読み出され
る。

第３図は基準クロック発生回路（１７）からの基準クロ
ック信号の調整範囲を例えば±１１００ｐｐ、　Ｊｉ＆
小スナステップ０ｐｐｍとしてサンプリング周波数検出
回路（１６）で検出されたサンプリング周波数ｆｓが例
えば４４．１ｋＨｚの場合の演奏時間と補正に要するＲ
ＡＭ（１４）の容量すなわち書き込みアドレスと読み出
しアドレスのズレの関係を各ズレの精度毎に示したもの
である。この第３図より、・ＲＡＭ（１４）の容量とし
て４３ｋＸ　１６ｂｉｔの容量を持てば１１００ｐｐ１
のズレでも８０分間は基準クロック信号の調整を行わな
くてもよいことがわかる。

ところがＲＡＭ（１４）としてこのような大きな容量の
ものを用いなくとも、例えば１ｋＸ　１６ｂｉｔ程度の
小さな容量のＲＡＭを用いて１１００ｐｐのズレであっ
てもこの発明では補正できるのである。いま、動作開始
して数秒例えば２秒後の書き込みアドレス信号と読み出
しアドレス信号のズレが４アドレスならば第４図より５
０ｐｐｍのズレと判定できる。

そこで、進み・遅れ検出回路（２４）の検出出力により
基準クロック発生回路（１７）を制御して５０ｐｐｍの
補正を行うことで書き込みアドレス信号と読み出しアド
レス信号のズレを１０ｐｐｍ以内に抑えることができる
。後は第３図の破線で示すようにＲＡＭ（１４）の容量
すなわちこの場合１ｋＸ　１Ｇｂｉｔ内で１０ｐｐｍの
調整を比較的長い周期で行えるので非常に安定した基準
クロック信号（読み出しアドレス信号）が得られる。

なお、第３図の破線は５　ｐｐｍのズレを±１０ｐｐｍ
のステップで補正する例で、０分から徐々に書き込みア
ドレスと読み出しアドレスの差が大きくなって４０分後
にはｌｋｘ　ｔｅｂｔｔの容量のＲＡＭ（１４）ではカ
バー出来なくなるので１０ｐｐｍの補正を行うつまり、
書き込みアドレスが読み出しアドレスより早ければ、書
き込みアドレスに追い越されないように基準クロック信
号の周波数を上げて読み出しアドレスを早くし、逆に書
き込みアドレスが読み出しアドレスより遅ければ、書き
込みアドレスを追い越さないように基準クロック信号の
周波数を下げて読み出しアドレスを遅くする。すると、
８０分後には書き込みアドレスと統み出しアドレスの差
はほとんどなくなる。

第５図は書き込みアドレスをＡ１としたときの読み出し
アドレスの相対的なズレをボしたもので、ＲＡＭ（１４
）の読み出しはＲＡＭアドレスエリアの中間点すなわち
アドレス□Ａｎの所から開始し、矢印ａに従って読み出
す。このとき読み出しアドレスが書き込みアドレスより
早いとすると、しまいには読み出しアドレスが書き込み
アドレスを追い越してしまう危険性がある。そこで□Ａ
ｎアドレスの所で進み・遅れ検出回路（１４）の検出出
力により基準クロック発生回路（１７）を制御して１０
ｐｐｍ補正を行い、発生ずる基準クロック信号の周波数
を］・げろ。すると相対的に読み出しアドレスが遅くな
るので読み出しは矢印すの方向に進むようになる。そし
て、今度は読み出しアドレスが書き込み−ｆアドレスり
遅いので、逆に書き込みアドレスに追い越されてしまう
危険性がある。

そこで今度は□Ａｎアドレスの所で進み・遅れ検出回路
（１４）の検出出力により基準クロック発生回路（１７
）を制御して１０ｐｐｍ補正を行い、発生する基準クロ
ック信号の周波数を上げる。すると相対的に読み出しア
ドレスが早くなるので読み出しは矢印Ｃの方向に進むよ
うになる。以下同様の動作を繰り返えし、書き込みアド
レスから見ると相対的に読み出しアドレスはアドレス−
Ａｎ１　　’／ Ｇ３要部の回路構成と動作 第６図及び第７図はステップ可変型基準クロック発生回
路（１７）の−例を夫々示したもので、第６図はスイッ
チ可変型、第７図はバリキャ・７プ可変型である。先ず
第６図において、各サンプリング周波数（４４，１ｋＨ
ｚ　、　　４８ｋｌｌｚ　、　　３２ｋＨｚ等）に対応
して複数の水晶発振器（３０ａ　）　、　　（３０ｂ　
）及び（３０ｃ　）が設けられ、これ等の発振器（３０
ａ）。

（３０ｂ　）及び（３０ｃ）の入力側及び出力側を同時
に切換えるために夫々スイッチ（３１）及び（３２）が
設けられる。

スイッチ（３２）の共通端子（出力端子）は直接ディジ
タルフィルタ（２０）及びラッチ回路（２１）に接続さ
れると共に１／１６分周器（３３）を介してワードクロ
ック形成回路（１８）に接続される。また、スイッチ（
３１）の共通端子（入力端子）とアース間に夫々直列接
続のスイッチ（３４１）とコンデンサ（３５ｉ　）　！
スイッチ（３４２）とコンデンサ（３５２）・・・・ス
イッチ（３４ｎ　）とコンデンサ（３５ｎ）が並列接続
され、スイッチ（３４１）〜（３４ｎ）はスイッチ駆動
回路（３６）からの切換信号により選択的に切換えられ
る。

スイッチ駆動回路（３６）は進み・遅れ検出回路（２４
）からの検出出力により起動し、書き込み用アドレスと
読み出し用アドレスのズレに応じてスイッチ（３４１）
〜（３４ｎ）を単独又は複数個同時にオンするように働
く。スイッチ（３４１）〜（３４ｎ）に夫々接続された
コンデンサ（３５１）〜（３５ｎ　）の各容量は夫々１
０ｐｐｍに対応しており、従って、例えば５０ｐｐｍの
ズレがあれば５個のスイッチが同時にオンすることにな
る。

水晶発振器（３０ａ　）〜（３０ｃ）からの基準クロッ
ク信号の周波数はコンデンサ（３５１）〜（３５ｎ）が
何も付加されないときが一番高く、コンデンサ（３５１
）　〜（３５ｎ　）を１個ずつ１０ｐｐｍステップで付
加するごとに低くなる。従って、スイッチ駆動回路（３
６）は水晶発振器（３０ａ）〜（３０ｃ）の単体のとき
の一番高い周波数からコンデンサ（３５ｚ）〜（３５ｎ
）を全て接続した一番低い周波数の略中間の周波数の基
準クロック信号を読み出し開始点（ＲＡＭアドレスエリ
アの中間煮立Ａ　ｎアドレスの所）で発生ずるようにコ
ンデンサ（３５ｔ）〜（３５ｎ）を所定個数付加して駆
動開始することになる。

いま、サンプリング周波数検出回路（１６）　　（第１
図）において例えば４４．１ｋＨｚのサンプリング周波
数が検出されると、その検出出力によりスイッチ（３１
）及び（３２）が接点ａ側に接続される。また、進み・
遅れ検出回路（２４）　　（第１図）で書き込みアドレ
ス用のワードクロックと読み出しアドレス用のワードク
ロックが比較されてそのズレ分が検出され、その検出出
力がスイッチ駆動回路（３６）に供給されてこれを起動
する。そして、書き込みアドレス用のワードクロックが
読み出しアドレス用のワードクロックより早い場合は基
準クロック信号すなわち読み出しアドレス用のワードク
ロック周波数を上げるべくスイッチ駆動回路（３６）は
初期状態よりアドレスのズレに応じてスイッチ（３４１
）〜（３４ｎ）をオフして付加してい■９ るコンデンサ（３５１）　〜（３５ｎ　）を１０ｐｐｍ
ステップではずし、逆に書き込みアドレス用ワードクロ
ックが読み出しアドレス用のワードクロックより遅い場
合は基準クロック信号すなわち読み出しアドレス用ワー
ドクロックの周波数を下げるべくスイッチ駆動回路（３
６）は初期状態よりアドレスのズレに応じてスイッチ（
３４１）〜（３４ｎ）をオンしてコンデンサ（３５１）
〜（３５ｎ）を１０ｐｐ＋ｎステツプで付加する。この
動作は読み出しが第５図のり返えし行われる。

そして水晶発振器（３０ａ）より対応する周波数の基準
クロック信号が発生されてディジタルフィルタ（２０）
及びラッチ回路（２１）に直接供給されると共に分局器
（３３）で１／１６分周されてワードクロック形成回路
（１Ｂ）　　（第１図）に供給される。

また、サンプリング周波数が４８ｋＨｚ及び３２ｋＨｚ
のときはスイッチ（３１）及び（３２）が接点す及びＣ
側に夫々切換って水晶発振器（３０ｂ）及び（３０ｃ）
が使用され、上述と同様の動作が行われる。

第７図はバリキャップ可変型の例で第６図と対応する部
分には同一符号を付し、その詳細説明は省略する。本例
ではスイッチ（３１）の共通端子と進み・遅れ検出回路
（２４）の間にＤ／Ａコンバータ（４０）を設け、これ
により進み・遅れ検出回路（２４）からの検出出力（デ
ィジタル信号）をアナログ信号（電圧）に変換し、この
電圧によってスイッチ（３１）の共通端子とアース間に
接続されたバリキャップ（４１）の容量を制御するよう
にする。

また、スイッチ（３１）の各接点ａ、ｂ及びＣと水晶発
振器（３０ａ　）　、　　（３０ｂ　）及び（３０ｃ）
の間に直流遮断用のコンデンサ（４２ａ　）　、　　（
４２ｂ　）及び（４２ｃ）を接続する。バリキャップ（
４１）は周知の如く制御電圧が大きくなれば容量は減少
し、制御電圧が小さくなれば容量は増大する。

従って本例でも書き込みアドレス用のワードクロックと
読み出し用のワードクロックを進み・遅れ検出回路（２
４）　　（第１図）で比較して書き込み用のワードクロ
ックが読み出し用アドレス用のワ−ドクロソクより早い
場合は基準クロック信号すなわち読み出し用ワードクロ
ックの周波数を上げるべくアドレスのズレに応じてＤ／
Ａコンバータ（４０）の電圧を上げてバリキャップ（４
１）の寝相を小さくし、逆に書き込みアドレス用ワード
クロックが統み出し用のワードクロックより遅い場合は
基準クロック信号すなわち読み出しアドレス用ワードク
ロックの周波数を下げるべくアドレスのズレに応じてＤ
／Ａコンバーク（４０）の電圧を下げてバリキャップ（
４１）の容量を大きくする。

このようにして本例でも第６図の例と同様の動作を行う
ことができる。

このように本実施例では送り側のクロック信号（書き込
みアドレス信号）とは別のクロッ、り信号（基準信号）
をある範囲でステップ状に変化する基準クロック発生回
路（１７）を設け、−度ロツクするとその基準クロック
発生回路（１７）の最小ステップ精度で送り側のクロッ
ク信号に同期できるので、送り側のクロック信号のジッ
タ成分の影響を鍛小眼に抑えることができる。また、Ｒ
ＡＭ（１４）の容量内で例えば１Ｑｐｐ＋ｗの調整を比
較的長い周期で行えるので、非常に安定した基準クロッ
ク信号を得ることができる。また、第６図例の場合基準
クロック信号の調整がアナログ式でなく量子化したステ
ップで行うのでＰＬＬで時点数を大きくした場合での低
域のゆらぎも可聴帯域から省くことも可能であり、音質
の面からも有利である。

Ｈ発明の効果 上述の如くこの発明によれば、人力ディジタル信号より
再生したクロック信号に基づいて入力ディジタル信号を
所定の標準フォーマットのデータに変換し、このデータ
を上記クロック信号に基づいて記憶手段に書き込み、別
途設けたステップ可変型基準クロック発生手段からの基
準クロック信号に基づいて記憶手段からデータを読み出
すと共に書き込みアドレスと読み出しアドレスの進み・
遅れを検出して、その検出出力により基準クロック信号
を制御するようにしたので、ディジタルオーディオイン
タフェースの伝送系のジッタの影響を受けることなく、
時間軸精度の高いＤ／Ａ変換された再生波形を得ること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路構成図、第２図
〜第５図は第１図の動作説明に供するための図、第６図
及び第７図は夫々この発明の要部の一例を示す回路構成
図、第８図は慣用のディジタルオーディオインタフェー
スシステムの一例を示す構成図、第９図は従来装置の一
例を示す構成図である。 （１２）はクロック再生回路、（１３）はデコーダ、（
１４）はＲＡＭ、（１５）は書き込みアドレス制御回路
、（１６）はサンプリング周波数検出回路、（１７）は
ステップ可変型基準クロック発生回路、（１８）はワー
ドクロック形成回路、（１９）は読み出しアドレス制御
回路、（２０）はディジタルフィルタ、（２２）はＤ／
Ａコンバータ、（２４）は進み・遅れ検出回路である。

Claims (1)

1. 【特許請求の範囲】 １、入力ディジタル信号よりクロック信号を再生するク
   ロック再生手段と、 該クロック再生手段からのクロック信号に基づいて入力
   ディジタル信号を所定の標準フォーマットのデータに変
   換するデコード手段と、該デコード手段からのデータが
   供給される記憶手段と、 所定の基準クロック信号を発生するステップ可変型基準
   クロック発生手段と、 上記クロック再生手段からのクロック信号に基づいて上
   記デコード手段からのデータを上記記憶手段に書き込み
   、上記基準クロック発生手段からの基準クロック信号に
   基づいて上記記憶手段からデータを読み出すアドレス制
   御手段と、上記デコード手段からのワードクロックと上
   記基準クロック信号に基づいて形成されたワードクロッ
   クの進み・遅れを検出して上記基準クロック発生手段を
   制御する進み・遅れ検出手段と、 上記記憶手段から読み出されたデータをアナログ信号に
   変換するＤ／Ａ変換手段と を具備して成るＤ／Ａ変換装置。 ２、上記基準クロック発生手段は入力ディジタル信号の
   サンプリング周波数に応じて基準クロック信号を切換え
   られると共に該基準クロック信号が上記進み・遅れ検出
   手段の出力によりステップ状に調整される請求項１記載
   のＤ／Ａ変換装置。