JPH1022458A - 半導体装置及びピン配列 - Google Patents

半導体装置及びピン配列

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JPH1022458A
JPH1022458A JP8174985A JP17498596A JPH1022458A JP H1022458 A JPH1022458 A JP H1022458A JP 8174985 A JP8174985 A JP 8174985A JP 17498596 A JP17498596 A JP 17498596A JP H1022458 A JPH1022458 A JP H1022458A
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semiconductor device
signal
pin
semiconductor
pins
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JP8174985A
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Takeshi Higuchi
剛 樋口
Yoshinori Okajima
義憲 岡島
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】本発明は、半導体装置を実装する基板の配線を
単純化することを目的とする。 【解決手段】同一品種の他半導体装置と接続される半導
体装置は、半導体装置の第１の辺に設けられ他半導体装
置と共通の信号が入力される複数の第１のピンと、第１
の辺と直交する半導体装置の第２の辺に設けられ他半導
体装置に接続されていない信号線と接続されている複数
の第２のピンを含むことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及び半
導体装置を用いたシステムに関し、詳しくは半導体装置
及び半導体装置を用いたシステムに於けるピン配置に関
する。
【０００２】
【従来の技術】半導体装置を実装した基板には低コスト
化が要求される一方で、各半導体装置の動作及び半導体
装置間のデータ伝送には高速化が要求される。そのため
半導体装置間を接続するバスには、高周波数で信号を伝
達させてデータ伝送を行う必要がある。
【０００３】従来の半導体装置のピン配置は、四角形の
チップの１辺に等間隔にピンが並んでいる構造、四角形
のチップの向かい合う２辺に等間隔にピンが並んでいる
構造、四角形のチップの４辺に等間隔にピンが並んでい
る構造、四角形のチップの下面にピンが配置されている
構造が主であった。
【０００４】
【発明が解決しようとする課題】四角形のチップの１辺
だけにピンが並んでいる構造は、ピンの本数が制限され
るために数多くのピンを配置できず、結果として基板上
の単位面積あたりのピンの本数が少なくなる。また四角
形のチップの２辺以上にピンが並んでいる構造或いは四
角形のチップの下面にピンが配置されている構造に於て
は、同一の半導体装置を複数並べて配置した場合に、各
種の信号線が複雑にいり込むことになる。この場合、信
号線の配線のために多くの配線層を必要とすると共に、
配線の枝分れが多くなることになる。
【０００５】このように配線パターンが複雑になり枝分
れが多くなると、信号が配線上を伝播する際の反射が無
視できなくなり、高速なデータ伝送即ち高周波数による
信号伝達に悪影響を与える。また配線層の増加及び配線
パターンの複雑化が、半導体装置基板のコスト上昇につ
ながってしまう。
【０００６】従って本発明は、半導体装置を実装する基
板の配線を単純化することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に於て
は、同一品種の他半導体装置と接続される半導体装置
は、該半導体装置の第１の辺に設けられ該他半導体装置
と共通の信号が入力される複数の第１のピンと、該第１
の辺と直交する該半導体装置の第２の辺に設けられ該他
半導体装置に接続されていない信号線と接続されている
複数の第２のピンを含むことを特徴とする。
【０００８】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記第１の辺、前記第２の辺、該第
１の辺と対抗する第３の辺、及び該第２の辺と対抗する
第４の辺の少なくともいずれかに電源ピンが設けられて
いることを特徴とする。請求項３の発明に於ては、請求
項１記載の半導体装置に於て、前記複数の第２のピン
は、信号入力専用のピン、信号出力専用のピン、信号入
出力兼用のピンの少なくとも一種を含むことを特徴とす
る。
【０００９】請求項４の発明に於ては、請求項１記載の
半導体装置に於て、前記複数の第１のピンには制御信号
が入力され、前記複数の第２のピンに対してはデータ信
号線が接続されることを特徴とする。請求項５の発明に
於ては、請求項４記載の半導体装置に於て、前記制御信
号は、アドレス信号又は該半導体装置が動作するために
使用するクロック信号のうち少なくとも一方を含むこと
を特徴とする。
【００１０】請求項６の発明に於ては、請求項１記載の
半導体装置に於て、前記第２の辺に、該半導体装置内で
生成したクロック信号を出力するための第３のピンが設
けられていることを特徴とする。請求項７の発明に於て
は、請求項１記載の半導体装置に於て、前記第２の辺に
該他半導体装置からの出力信号を受けるための第４のピ
ンが設けられていることを特徴とする。
【００１１】請求項８の発明に於ては、請求項７記載の
半導体装置に於て、前記第４のピンは、前記第２の辺の
他半導体装置側の端部に設けられていることを特徴とす
る。請求項９の発明に於ては、請求項４記載の半導体装
置に於て、前記半導体装置は半導体メモリ素子であるこ
とを特徴とする。
【００１２】請求項１０の発明に於ては、半導体装置
は、半導体チップを収容するパッケージが、該パッケー
ジの第１の辺に設けられ制御信号が入力される複数の第
１のピンと、該第１の辺と直交する該パッケージの第２
の辺に設けられデータ入出力に用いられる複数の第２の
ピンを含むことを特徴とする。
【００１３】請求項１１の発明に於ては、請求項１０記
載の半導体装置に於て、前記制御信号は、アドレス信号
又は該半導体装置が動作するために使用するクロック信
号のうち少なくとも一方を含むことを特徴とする。請求
項１２の発明に於ては、請求項１０記載の半導体装置に
於て、前記第２の辺に、該半導体装置内で生成したクロ
ック信号を出力するための第３のピンが設けられている
ことを特徴とする。
【００１４】請求項１３の発明に於ては、請求項１０記
載の半導体装置に於て、前記第１の辺、前記第２の辺、
該第１の辺と対抗する第３の辺、及び該第２の辺と対抗
する第４の辺の少なくともいずれかに電源ピンが設けら
れていることを特徴とする。請求項１４の発明の装置
は、基板と、該基板に設けられ第１の方向に直線状に延
在する第１の信号配線と、該第１の信号配線に共通に接
続される複数の半導体パッケージと、該基板に設けられ
該第１の方向と略直交する第２の方向に延在し、該複数
の半導体パッケージの各々に対して個別に設けられた複
数の第２の信号配線を含み、該複数の半導体パッケージ
の各々は、第１の辺に設けられ該第１の信号配線に接続
される第１のピンと、該第１の辺と直交する第２の辺に
設けられ該第２の信号配線に接続される第２のピンを含
むことを特徴とする。
【００１５】請求項１５の発明に於ては、請求項１４記
載の装置に於て、該半導体パッケージの各々は電源用ピ
ンを有し、該電源用ピンは、前記基板に於て前記第１及
び第２の信号配線とは異なる為に設けられた電源配線を
接続されていることを特徴とする。
【００１６】請求項１６の発明に於ては、請求項１４記
載の装置に於て、前記半導体パッケージは半導体メモリ
装置であり、前記第１の信号配線は前記半導体メモリ装
置に対する制御信号の入力に用いられ、前記第２の信号
配線は該半導体メモリ装置に対するデータ入出力に用い
られることを特徴とする。
【００１７】請求項１７の発明に於ては、請求項１４記
載の装置に於て、前記第１の信号配線と前記第２の信号
配線とは、前記基板の一辺に一列に配列された端子部分
を含むことを特徴とする。請求項１８の発明の装置は、
複数の半導体装置であって各々が、第１の基板と、該第
１の基板に設けられ第１の方向に直線状に延在する第１
の信号配線と、該第１の信号配線に共通に接続される複
数の半導体パッケージと、該第１の基板に設けられ該第
１の方向と略直交する第２の方向に延在し、該複数の半
導体パッケージの各々に対して個別に設けられた複数の
第２の信号配線と、該第１の基板の一辺に一列に配置さ
れ該第１の信号配線と該第２の信号配線とに接続される
端子を含む複数の半導体装置と、該複数の半導体装置が
実装される第２の基板と、該第２の基板上に設けられ、
該端子を介して該複数の半導体装置を並列に接続する第
３の信号配線を含み、該複数の半導体パッケージの各々
は、第１の辺に設けられ該第１の信号配線に接続される
第１のピンと、該第１の辺と直交する第２の辺に設けら
れ該第２の信号配線に接続される第２のピンを含むこと
を特徴とする。
【００１８】上記発明に於ては、少ない配線層及び単純
な配線パターンで各半導体装置或いは半導体チップを接
続することが出来る。またそのように配線された信号配
線には枝分かれが無く信号反射を抑さえることが出来る
ので、高周波数での信号伝達即ち高速な動作を実現する
に適している。
【００１９】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１に本発明の原理による
半導体装置のピン配置を示す。図１に示される半導体装
置１０は、第１の辺に配置される複数の制御信号ピン１
１、第１の辺と直交する第２の辺に配置されるデータ入
出力ピン１２、及び任意の辺に配置される複数の電源ピ
ン１３を含む。本発明の原理に於ては基本的に、複数の
半導体装置１０を基板上に設けた場合を想定して、全て
の半導体装置に共通な信号に対するピンは第１の辺に設
け、各半導体装置に個別の信号に対するピンは第２の辺
に設ける。即ち、第２の辺に設けられるピンは、他の半
導体装置には接続されていない信号線に接続されること
になる。尚、ここで半導体装置とは、半導体チップ、或
いはより正確には半導体チップ及びそれを格納する半導
体パッケージを含む装置である。
【００２０】制御信号ピン１１は、半導体装置１０を制
御するための制御信号やアドレス信号（メモリ素子の場
合）を入力するために用いられる。本発明の原理に於て
第１の辺に設けられるこの制御信号ピン１１は、各半導
体装置１０に共通の信号を供給するためのピンである。
第２の辺に設けられるデータ入出力ピン１２は、各半導
体装置個別の信号を入出力するためのピンであり、一般
にデータ信号を入出力するために用いられる。データ入
出力ピン１２は、データ入力専用のピン、データ出力専
用のピン、及び／又はデータ入出力兼用のピンを含むこ
とが出来る。電源ピン１３は、半導体装置１１に電源電
圧及び／又は参照電圧を供給するためのピンであり、第
１の辺及び第２の辺を含む任意の辺に配置されてよい。
【００２１】図２は、図１の半導体装置１０を基板上に
並べる際の各半導体装置の配置、及び各半導体装置間の
配線を示す図である。図に示されるように基板２０上に
は、制御信号線２１が直線に配置される。更に、第１の
辺が制御信号線２１にまたがるように複数（図では２
つ）の半導体装置１０が基板２０上に配置され、制御信
号線２１が各半導体装置１０の制御信号ピン１１に共通
に接続される。また基板２０上にはバス配線２２が配線
され、各半導体装置１０のデータ入出力ピン１２に接続
される。なお図２に於て、半導体装置の下を通過してい
る配線は、半導体装置を透過して示されている。
【００２２】図２に於て、各半導体装置１０の制御信号
ピン１１とデータ入出力ピン１２は互いに直交する辺に
設けられているので、制御信号ピン１１に信号を供給す
る制御信号線２１を直線に配置しても、制御信号線２１
上にデータ入出力ピン１２が位置されない。従って、制
御信号線２１を直線に配線しながらも、バス配線２２と
制御信号線２１とが交差することがない。
【００２３】図３は、図１の半導体装置１０を基板上に
並べる際の各半導体装置の配置及び電源ピン１３に対す
る電源配線を点線で示す。一般に半導体装置に於ては、
半導体装置内部での電源用配線を必要最小限に抑さえる
ために、半導体装置外部の様々な位置に電源ピンが設け
られる。このような半導体装置を基板上に実装するとき
には、電源用の配線層が信号用の配線層とは別個に設け
られるのが通常である。
【００２４】従って図３に於ても、点線で示される電源
配線２３は、制御信号線２１及びバス配線２２（図２）
とは別の層に配線される。つまり電源は従来の技術と同
様に配線されるのであり、本発明の原理は、電源以外の
信号線（制御信号用及びデータ信号用）を単純な配線パ
ターンかつ少ない配線層で提供することを目的とする。
従って上述のように、電源ピン１３は半導体装置１０の
任意の辺に設けられてよい。
【００２５】このように、本発明の原理によるピン配置
に従えば、少ない配線層及び単純な配線パターンで各半
導体装置を接続することが出来る。また制御信号配線の
枝分かれが無く信号反射を抑さえることが出来るので、
高周波数での信号伝達即ち高速な動作を実現するに適し
ている。
【００２６】図４は本発明のピン配置による第１の実施
例を示す。この例においては、半導体装置としてメモリ
素子３０を想定している。図４に於て、ＣＡ０〜ＣＡ
７、ＳＥＬＩ、ＳＥＬＯ、／ＲＥＳＥＴ、ＦＬＡＧ、Ｌ
ＩＮＫＯＮは制御用のピン、ＳＣＬＫ、ＥＣＬＫはクロ
ック用のピン、ＶＲＥＦは参照電圧用のピン、ＶＤＤ、
ＶＳＳ、ＶＤＤＱ、ＶＳＳＱは電源用のピン、ＤＱ０〜
ＤＱ１５はバス用のピンである。
【００２７】ここでピンＳＣＬＫは、他の装置がメモリ
素子３０に供給するクロック（ストローブ）信号を入力
するためのピンである。またピンＥＣＬＫは、メモリ素
子３０が他の装置に供給するクロック（ストローブ）信
号を出力するためのピンである。即ち本実施例に於て
は、装置間で伝送するデータの同期を取るためにデータ
送出側がデータ受信側にクロックを供給するようなシス
テムを想定しており、そのようなシステムで用いられる
メモリ素子を一例として示してある。
【００２８】図４に示されるように、メモリ素子３０の
第１の辺には、ピンＣＡ０〜ＣＡ７、ＳＥＬＩ、ＳＥＬ
Ｏ、／ＲＥＳＥＴ、ＦＬＡＧ、及びＬＩＮＫＯＮの全て
の制御用のピンと、電源用のピンＶＳＳ及びＶＤＤ、参
照電圧用のピンＶＲＥＦ、及びクロック用のピンＳＣＬ
Ｋが配置される。ここでピンＳＣＬＫは、上述のような
クロック入力のためのものであり、メモリ素子３０を制
御する信号の一種であると見做すことが出来る。従って
本実施例に於ては、ピンＳＣＬＫは第１の辺に設けられ
ている。また制御用のピン以外に、電源用のピンＶＳＳ
及びＶＤＤ並びに参照電圧用のピンＶＲＥＦが第１の辺
に設けられているが、図１の本発明の原理で述べたよう
に、電源ピンはメモリ素子３０の任意の辺に設けられて
よい。
【００２９】またメモリ素子３０の第２の辺には、バス
用のピンＤＱ０〜ＤＱ１５、電源用のピンＶＤＤ、ＶＳ
Ｓ、ＶＤＤＱ、及びＶＳＳＱ、更にクロック用のピンＥ
ＣＬＫが配置される。ここでクロック用のピンＥＣＬＫ
は、メモリ素子３０から供給されるクロック信号である
ので、データの一種であると見做すことが出来る。従っ
て本実施例に於て、ピンＥＣＬＫは第２の辺に設けられ
ている。また電源用のピンＶＤＤ、ＶＳＳ、ＶＤＤＱ、
及びＶＳＳＱは、第１の本発明の原理で述べたように、
メモリ素子３０の任意の辺に設けられてよい。
【００３０】この配置に於ては、制御信号用のピンとバ
ス用（データ入出力）のピンとは、直交する２辺に配置
されている。従って、このようなピン配置のメモリ素子
３０を用いれば、基板上の配線を単純化することが出来
る。図５は、図４のメモリ素子３０を基板上に並べたＳ
ＩＭＭ或いはＤＩＭＭの一例を示すものであり、各メモ
リ素子の配置及びメモリ素子間の配線が示される。なお
図５に於ては電源用の配線は示されていないが、図３に
点線で示されたのと同様に、電源用の配線は電源配線専
用の配線層を用いて提供される。
【００３１】図５に於て、制御信号線４１は基本的に、
基板４０上で直線に配線される。制御信号線４１は、外
部からの制御信号入力をバッファする入力バッファ４３
の入力側で略直角に曲がって配線され、入力バッファ４
３の出力側では直線に配線される。制御信号線４１に第
１の辺が交差するように、複数（図では２つ）のメモリ
素子３０が配置される。メモリ素子３０の第２の辺から
は、バス配線４２が基板外部に向かって配線される。
【００３２】このように第１の実施例によるピン配置に
従えば、少ない配線層及び単純な配線パターンで各メモ
リ素子３０を接続することが出来る。また制御信号配線
の枝分かれが無く信号反射を抑さえることが出来るの
で、高周波数での信号伝達即ち高速な動作を実現するこ
とが出来る。
【００３３】図６は本発明のピン配置による第２の実施
例を示す。この例においては、第１の実施例と同様に半
導体装置としてメモリ素子３０’を想定している。図６
に於て、各ピンの名称は図４のものと同様であり、その
説明は省略される。図６に示されるように、メモリ素子
３０’の第１の辺には、ピンＣＡ０〜ＣＡ７、／ＲＥＳ
ＥＴ、ＦＬＡＧ、及びＬＩＮＫＯＮの制御用のピンと、
電源用のピンＶＳＳ及びＶＤＤ、参照電圧用のピンＶＲ
ＥＦ、及びクロック用のピンＳＣＬＫが配置される。ま
たメモリ素子３０’の第２の辺には、制御用のピンＳＥ
ＬＩ及びＳＥＬＯ、バス用のピンＤＱ０〜ＤＱ１５、電
源用のピンＶＤＤ、ＶＳＳ、ＶＤＤＱ、及びＶＳＳＱ、
更にクロック用のピンＥＣＬＫが配置される。
【００３４】即ち図６に示される第２の実施例によるピ
ン配置に於ては、制御信号用のピンＳＥＬＩ及びＳＥＬ
Ｏが第１の辺ではなく、データ入出力用の辺である第２
の辺に設けられている。ピンＳＥＬＩ及びＳＥＬＯは各
チップの初期状態でのＩＤを設定するためのピンであ
り、外部のコントローラ等から供給された信号があるメ
モリ素子３０’のピンＳＥＬＩに入力され、そのメモリ
素子３０’のピンＳＥＬＯからの出力が別のメモリ素子
３０’のピンＳＥＬＩに入力され、直列接続的に複数の
メモリ素子３０’に供給される。従って、ピンＳＥＬＩ
及びＳＥＬＯはデータ入出力用のピンと同一の辺に設け
られてもよい。
【００３５】此処でピンＳＥＬＩ及びＳＥＬＯは単なる
一例であり、重要なのは、信号の性質及び半導体装置
（メモリ素子）の接続形態に応じて、第１の辺或いは第
２の辺のどちらにピンを設けるか決定するということで
ある。本発明の原理で述べたように、基本的に、全ての
半導体装置に共通な信号に対するピンは第１の辺に設
け、各半導体装置に個別の信号に対するピンは第２の辺
に設ける。
【００３６】図６に示された配置に於ては、制御信号用
のピンとバス用（データ入出力）のピンとは、直交する
２辺に配置されている。従って、このようなピン配置の
メモリ素子３０’を用いれば、基板上の配線を単純化す
ることが出来る。図７は、図６のメモリ素子３０’を基
板上に並べたＳＩＭＭ或いはＤＩＭＭの一例を示すもの
であり、各メモリ素子の配置及びメモリ素子間の配線が
示される。なお図７に於ては電源用の配線は示されてい
ないが、図３に点線で示されたのと同様に、電源用の配
線は電源配線専用の配線層を用いて提供される。
【００３７】図７に於て、制御信号線４１’は基本的
に、基板４０’上で直線に配線される。制御信号線４
１’は、外部からの制御信号入力をバッファする入力バ
ッファ４３’の入力側で略直角に曲がって配線され、入
力バッファ４３’の出力側では直線に配線される。制御
信号線４１’に第１の辺が交差するように、複数（図で
は２つ）のメモリ素子３０’が配置される。メモリ素子
３０’の第２の辺からは、ピンＳＥＬＩ及びＳＥＬＯに
対する配線４４及びバス配線４２’が基板外部に向かっ
て配線される。
【００３８】このように第２の実施例によるピン配置に
従えば、少ない配線層及び単純な配線パターンで各メモ
リ素子３０を接続することが出来る。また制御信号配線
の枝分かれが無く信号反射を抑さえることが出来るの
で、高周波数での信号伝達即ち高速な動作を実現するこ
とが出来る。
【００３９】図８は、図５或いは図７のＳＩＭＭ（或い
はＤＩＭＭ）を更に別の基板に実装する場合の例を示
す。図８（Ａ）に示されるように、制御信号線５１及び
バス配線５２が設けられた基板５０上に、ＳＩＭＭ（或
いはＤＩＭＭ）５３を実装する。これによって、図８
（Ｂ）に示されるような配線が実現されることになる。
即ち、制御信号線５１（基板５０上）から直線状に延び
る制御信号線４１に複数（図では２つ）のメモリ素子３
０が共通に接続され、またバス配線５１（バス配線５
２）にＳＩＭＭ５３の個数分のメモリ素子３０が共通に
接続される。
【００４０】
【発明の効果】上記発明に於ては、少ない配線層及び単
純な配線パターンで各半導体装置或いは半導体チップを
接続することが出来る。またそのように配線された信号
配線には枝分かれが無く信号反射を抑さえることが出来
るので、高周波数での信号伝達即ち高速な動作を実現す
るに適している。
【図面の簡単な説明】
【図１】本発明の原理による半導体装置のピン配列を示
す図である。
【図２】図１の半導体装置を基板状に実装したときの半
導体装置の配置及び半導体装置間の配線を示す図であ
る。
【図３】図１の半導体装置を基板状に実装したときの半
導体装置の配置及び電源用の配線を示す図である。
【図４】本発明の第１の実施例によるメモリチップのピ
ン配列を示す図である。
【図５】図４のメモリチップを基板上に実装したときの
メモリチップの配置及びメモリチップ間の配線を示す図
である。
【図６】本発明の第２の実施例によるメモリチップのピ
ン配列を示す図である。
【図７】図６のメモリチップを基板上に実装したときの
メモリチップの配置及びメモリチップ間の配線を示す図
である。
【図８】（Ａ）は図５のＳＩＭＭ或いはＤＩＭＭを更に
別の基板上に実装した際の配線を示す図であり、（Ｂ）
は（Ａ）の構成により実現されるメモリチップ間の配線
を示した図である。
【符号の説明】
１０ 半導体装置 １１ 制御信号ピン １２ データ入出力ピン １３ 電源ピン ２０ 基板 ２１ 制御信号線 ２２ バス配線 ２３ 電源配線 ３０、３０’ メモリ素子 ４０、４０’ 基板 ４１、４１’ 制御信号線 ４２、４２’ バス配線 ４３、４３’ バッファ ５０ 基板 ５１ 制御信号線 ５２ バス配線

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 同一品種の他半導体装置と接続される半
    導体装置であって、 該半導体装置の第１の辺に設けられ該他半導体装置と共
    通の信号が入力される複数の第１のピンと；該第１の辺
    と直交する該半導体装置の第２の辺に設けられ該他半導
    体装置に接続されていない信号線と接続されている複数
    の第２のピンを含むことを特徴とする半導体装置。
  2. 【請求項２】 前記第１の辺、前記第２の辺、該第１の
    辺と対抗する第３の辺、及び該第２の辺と対抗する第４
    の辺の少なくともいずれかに電源ピンが設けられている
    ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記複数の第２のピンは、信号入力専用
    のピン、信号出力専用のピン、信号入出力兼用のピンの
    少なくとも一種を含むことを特徴とする請求項１記載の
    半導体装置。
  4. 【請求項４】 前記複数の第１のピンには制御信号が入
    力され、前記複数の第２のピンに対してはデータ信号線
    が接続されることを特徴とする請求項１記載の半導体装
    置。
  5. 【請求項５】 前記制御信号は、アドレス信号又は該半
    導体装置が動作するために使用するクロック信号のうち
    少なくとも一方を含むことを特徴とする請求項４記載の
    半導体装置。
  6. 【請求項６】 前記第２の辺に、該半導体装置内で生成
    したクロック信号を出力するための第３のピンが設けら
    れていることを特徴とする請求項１記載の半導体装置。
  7. 【請求項７】 前記第２の辺に該他半導体装置からの出
    力信号を受けるための第４のピンが設けられていること
    を特徴とする請求項１記載の半導体装置。
  8. 【請求項８】 前記第４のピンは、前記第２の辺の他半
    導体装置側の端部に設けられていることを特徴とする請
    求項７記載の半導体装置。
  9. 【請求項９】 前記半導体装置は半導体メモリ素子であ
    ることを特徴とする請求項４記載の半導体装置。
  10. 【請求項１０】 半導体チップを収容するパッケージ
    が、 該パッケージの第１の辺に設けられ制御信号が入力され
    る複数の第１のピンと；該第１の辺と直交する該パッケ
    ージの第２の辺に設けられデータ入出力に用いられる複
    数の第２のピンを含むことを特徴とする半導体装置。
  11. 【請求項１１】 前記制御信号は、アドレス信号又は該
    半導体装置が動作するために使用するクロック信号のう
    ち少なくとも一方を含むことを特徴とする請求項１０記
    載の半導体装置。
  12. 【請求項１２】 前記第２の辺に、該半導体装置内で生
    成したクロック信号を出力するための第３のピンが設け
    られていることを特徴とする請求項１０記載の半導体装
    置。
  13. 【請求項１３】 前記第１の辺、前記第２の辺、該第１
    の辺と対抗する第３の辺、及び該第２の辺と対抗する第
    ４の辺の少なくともいずれかに電源ピンが設けられてい
    ることを特徴とする請求項１０記載の半導体装置。
  14. 【請求項１４】 基板と；該基板に設けられ第１の方向
    に直線状に延在する第１の信号配線と；該第１の信号配
    線に共通に接続される複数の半導体パッケージと；該基
    板に設けられ該第１の方向と略直交する第２の方向に延
    在し、該複数の半導体パッケージの各々に対して個別に
    設けられた複数の第２の信号配線を含み、該複数の半導
    体パッケージの各々は、 第１の辺に設けられ該第１の信号配線に接続される第１
    のピンと；該第１の辺と直交する第２の辺に設けられ該
    第２の信号配線に接続される第２のピンを含むことを特
    徴とする装置。
  15. 【請求項１５】 該半導体パッケージの各々は電源用ピ
    ンを有し、該電源用ピンは、前記基板に於て前記第１及
    び第２の信号配線とは異なる為に設けられた電源配線を
    接続されていることを特徴とする請求項１４記載の装
    置。
  16. 【請求項１６】 前記半導体パッケージは半導体メモリ
    装置であり、前記第１の信号配線は前記半導体メモリ装
    置に対する制御信号の入力に用いられ、前記第２の信号
    配線は該半導体メモリ装置に対するデータ入出力に用い
    られることを特徴とする請求項１４記載の装置。
  17. 【請求項１７】 前記第１の信号配線と前記第２の信号
    配線とは、前記基板の一辺に一列に配列された端子部分
    を含むことを特徴とする請求項１４記載の装置。
  18. 【請求項１８】 複数の半導体装置であって各々が、 第１の基板と；該第１の基板に設けられ第１の方向に直
    線状に延在する第１の信号配線と；該第１の信号配線に
    共通に接続される複数の半導体パッケージと；該第１の
    基板に設けられ該第１の方向と略直交する第２の方向に
    延在し、該複数の半導体パッケージの各々に対して個別
    に設けられた複数の第２の信号配線と；該第１の基板の
    一辺に一列に配置され該第１の信号配線と該第２の信号
    配線とに接続される端子を含む複数の半導体装置と；該
    複数の半導体装置が実装される第２の基板と；該第２の
    基板上に設けられ、該端子を介して該複数の半導体装置
    を並列に接続する第３の信号配線を含み、該複数の半導
    体パッケージの各々は、第１の辺に設けられ該第１の信
    号配線に接続される第１のピンと、該第１の辺と直交す
    る第２の辺に設けられ該第２の信号配線に接続される第
    ２のピンを含むことを特徴とする装置。
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