KR100208501B1 - 반도체장치 및 핀 배열 - Google Patents

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Abstract

본 발명은 반도체장치를 장착하는 기판의 배선을 단순화하는 것을 목적으로 한다.동일 품종의 다른 반도체장치와 접속된 반도체장치는 반도체장치의 제1의 변에 설치된 다른 반도체장치와 공통의 신호가 입력되는 복수의 제1의 핀과, 제1의 변과 직교하는 반도체장치의 제2의 변에 설치된 다른 반도체장치에 접되지 않은 신호선과 접속되어 있는 복수의 제2의 핀을 포함한 것을 특징으로 한다.

Description

반도체장치 및 핀 배열
본 발명은 반도체장치 및 반도체장치를 사용한 시스템에 관한 것이며, 구체적으로는 반도체장치 및 반도체장치를 사용한 시스템의 핀 배열에 관한 것이다.
반도체장치를 장착한 기판은 저원가의 것이 요구될 뿐 아니라, 각 반도체장치의 동작 및 반도체장치간의 데이터 전송은 고속화가 요구된다. 그 때문에 반도체장치간을 접속하는 버스는 고주파수로 신호를 전달시켜서 데이터를 전송할 필요가 있다.
종래의 반도체장치의 핀 배치는 4각형의 칩의 1변에 등간격으로 핀이 정렬해 있는 구조, 4각형의 칩이 대향하는 2변에 등간격으로 핀이 정렬해 있는 구조, 4각형의 칩의 4변에 등간격으로 핀이 정렬해 있는 구조, 4각형의 칩의 하면에 핀이 배치되어 있는 구조가 주이었다.
4각형의 칩의 1변에만 핀이 정렬되어 있는 구조는 핀의 개수가 제한되기 때문에 다수의 핀을 배치할 수가 없으며, 그 결과 기판상의 단위면적당의 핀 개수가 적어진다. 또 4각형의 칩의 2변 이상에 핀이 정렬해 있는 구조 또는 4각형의 칩의 하면에 핀이 배치된 구조에서는, 동일한 반도체장치를 복수개 정렬하여 배치한 경우에 각종 신호선이 복잡하게 뒤섞이게 된다. 이와 같은 경우에는 신호선의 배선을 위해서 많은 배선층을 필요로 함과 동시에 배선의 분지가 많아진다.
이와 같이 배선 패턴이 복잡해져서 분지가 많아지면 신호가 배선상을 전파할 때의 반사를 무시할 수 없게 되어, 고속의 데이터 전송, 즉 고주파수에 의한 신호 전달에 악역향을 끼친다. 또 배선층의 증가 및 배선 패턴의 복잡화가 반도체장치 기판의 원가상승과 이어지고 만다.
따라서 본 발명은 반도체장치를 장착하는 기판의 배선을 단순화하는 것을 목적으로 한다.
도1은 본 발명의 원리에 의한 반도체장치의 핀 배열을 나타낸 도면.
도2는 도1의 반도체장치를 기판형상으로 장착했을 때의 반도체장치의 배치 및 반도체장치간의 배선을 나타낸 도면.
도3은 도1의 반도체장치를 기판형상으로 장착했을 때의 반도체장치의 배치 및 전원용의 배선을 나타낸 도면.
도4는 본 발명의 제1의 실시예에 의한 메모리 칩의 핀 배열을 나타낸 도면.
도5는 도4의 메모리 칩을 기판상에 장착했을 때의 메모리 칩의 배치 및 메모리 칩간의 배선을 나타낸 도면.
도6은 본 발명의 제2의 실시예에 의한 메모리 칩의 핀 배열을 나타낸 도면.
도7은 도6의 메모리 칩을 기판상에 장착했을 때의 메모리 칩의 배치 및 메모리 칩간의 배선을 나타낸 도면.
도8(A)는 도5의 SIMM 또는 DIMM을 다시 다른 기판상에 장착했을 때의 배선을 나타낸 도면, 도8(B)는 도8(A)의 구성에 의해 실현되는 메모리 칩간의 배선을 나타낸 도면.
청구항 1의 발명에서는 동일 품종의 다른 반도체장치와 접속된 반도체장치는 상기 반도체장치의 제1의 변에 설치된 상기 다른 반도체장치와 공통의 신호가 입력되는 복수의 제1의 핀과, 상기 제1의 변과 직교하는 상기 반도체장치의 제2의 변에 설치된 상기 다른 반도체장치에 접속되어 있지 않은 신호선과 접속되어 있는 복수의 제2의 핀을 포함한 것을 특징으로 한다.
청구항 2의 발명에서는 청구항 1기재의 반도체장치에 있어서, 상기 제1의 변, 상기 제2의 변, 상기 제1의 변과 대향하는 제3의 변, 및 상기 제2의 변과 대향하는 제4의 변중의 적어도 어느 것에 전원 핀이 설치되어 있는 것을 특징으로 한다.
청구항 3의 발명에서는 청구항 1기재의 반도체장치에 있어서, 상기 복수의 제2의 핀은 신호입력 전용의 핀, 신호출력 전용의 핀, 신호입출력 겸용의 핀중의 적어도 일종을 포함한 것을 특징으로 한다.
청구항 4의 발명에서는 청구항 1기재의 반도체장치에 있어서, 상기 복수의 제1의 핀에는 제어신호가 입력되고, 상기 복수의 제2의 핀에는 데이터 신호선이 접속되는 것을 특징으로 한다.
청구항 5의 발명에서는 청구항 4기재의 반도체장치에 있어서, 상기 제어신호는 어드레스신호 또는 상기 반도체장치가 동작하기 위해 사용하는 클록신호중의 적어도 한쪽을 포함한 것을 특징으로 한다.
청구항 6의 발명에서는 청구항 1기재의 반도체장치에 있어서, 상시 제2의 변에는 상기 반도체장치내에 생성한 클록신호를 출력하기 위한 제3의 핀이 설치되어 있는 것을 특징으로 한다.
청구항 7의 발명에서는 청구항 1기재의 반도체장치에 있어서, 상기 제2의 변에 상기 다른 반도체장치로부터의 출력신호를 받기 위한 제4의 핀이 설치되어 있는 것을 특징으로 한다.
청구항 8의 발명에서는 청구항 7기재의 반도체장치에 있어서, 상기 제4의 핀은 상기 제2의 변의 다른 반도체장치측의 단부에 설치되어 있는 것을 특징으로 한다.
청구항 9의 발명에서는 청구항 4기재의 반도체장치에 있어서, 상기 반도체장치는 반도체 메모리소자인 것을 특징으로 한다.
청구항 10의 발명에서는 반도체장치는 반도체 칩을 수용하는 패키지가, 상기 패키지의 제1의 변에 설치된 제어신호가 입력되는 복수의 제1의 핀과, 상기 제1의 변과 직교하는 상기 패키지의 제2의 변에 설치되어 데이터의 입출력에 사용되는 복수의 제2의 핀을 포함한 것을 특징으로 한다.
청구항 11의 발명에서는 청구항 10기재의 반도체장치에 있어서, 상기 제어신호는 어드레스신호 또는 상기 반도체장치가 동작하기 위해 사용하는 클록신호중의 적어도 한쪽을 포함한 것을 특징으로 한다.
청구항 12의 발명에서는 청구항 10기재의 반도체장치에 있어서, 상기 제2의 변에는 상기 반도체장치내에서 생성한 클록신호를 출력하기 위한 제3의 핀이 설치되어 있는 것을 특징으로 한다.
청구항 13의 발명에서는 청구항 10기재의 반도체장치에 있어서, 상기 제1의 변, 상기 제2의 변, 상기 제1의 변과 대향하는 제3의 변, 및 상기 제2의 변과 대향하는 제4의 변중의 적어도 어느 것에 전원 핀이 설치되어 있는 것을 특징으로 한다.
청구항 14의 발명의 장치는 기판과, 상기 기판에 설치된 제1의 방향에 직선형으로 연장한 제1의 신호배선과, 상기 제1의 신호배선에 공통으로 접속된 복수의 반도체 패키지와, 상기 기판에 설치되어 상기 제1의 방향과 거의 직교하는 제2의 방향에 연장하여 상기 복수의 반도체 패키지의 각각에 대해 개별로 설치된 복수의 제2의 신호배선을 포함하고, 상기 복수의 반도체 패키지의 각각은 제1의 변에 설치되어 상기 제1의 신호배선에 접속된 제1의 핀과, 상기 제1의 변과 직교하는 제2의 변에 설치되어 상기 제2의 신호배선에 접속된 제2의 핀을 포함한 것을 특징으로 한다.
청구항 15의 발명에서는 청구항 14 기재의 장치에 있어서, 상기 반도체 패키지의 각각은 전원용 핀을 가지며, 상기 전원용 핀은 상기 기판에 상기 제1 및 제2의 신호배선과는 다르게 하기 위해 설치된 전원배선이 접속되어 있는 것을 특징으로 한다.
청구항 16의 발명에서는 청구항 14기재의 장치에 있어서, 상기 반도체 패키지는 반도체 메모리장치이며, 상기 제1의 신호배선은 상기 반도체 메모리장치에 대한 제어신호의 입력에 사용되고, 상기 제2의 신호배선은 상기 반도체 메모리장치에 대한 입출력에 사용되는 것을 특징으로 한다.
청구항 17의 발명에서는 청구항 14기재의 장치에 있어서, 상기 제1의 신호배선과 상기 제2의 신호배선은 상기 기판의 일변에 배열된 단자부분을 포함한 것을 특징으로 한다.
청구항 18의 발명의 장치는 복수의 반도체장치로서 각각이 제1의 기판과, 상기 제1의 기판에 설치되어 제1의 방향에 직선형으로 연장한 제1의 신호배선과, 상기 제1의 신호배선에 공통으로 접속된 복수의 반도체 패키지와, 상기 제1의 기판에 설치되어 상기 제1의 방향과 거의 직교하는 제2의 방향에 연장하여 상기 복수의 반도체 패키지의 각각에 대해 개별로 설치된 복수의 제2의 신호배선과, 상기 제1의 기판의 1변에 배치되어 상기 제1의 신호배선과 상기 제2의 신호배선에 접속된 단자를 포함한 복수의 반도체장치와, 상기 복수의 반도체장치가 장착된 제2의 기판과, 상기 제2의 기판상에 설치되어 상기 단자를 통해서 상기 복수의 반도체장치를 병렬로 접속한 제3의 신호배선을 포함하고, 상기 복수의 반도체 패키지의 각각은 제1의 변에 설치되어 상기 제1의 신호배선에 접속된 제1의 핀과, 상기 제1의 변과 직교하는 제2의 변에 설치되어 상기 제2의 신호배선에 접속된 제2의 핀을 포함한 것을 특징으로 한다.
상기 발명에서는 적은 배선층 및 단순한 배선 패턴으로 각 반도체장치 또는 반도체 칩을 접속할 수가 있다. 또 그와 같이 배선된 신호배선에는 분지가 없어서 신호반사를 억제할 수 있으므로, 고주파수의 신호 전달, 즉 고속의 동작을 실현하는 데 적합하다.
실시예
이하에 본 발명의 원리와 실시예를 첨부한 도면을 참조하여 설명한다.
도1에 본 발명의 원리에 의한 반도체장치의 핀 배치를 나타낸다. 도1에 나타낸 반도체장치(10)는 제1의 변에 배치된 복수의 제어신호 핀(11), 제1의 변과 직교하는 제2의 변에 배치된 데이터입출력 핀(12), 및 임의의 변에 배치된 복수의 전원 핀(13)을 포함한다. 본 발명의 원리에서는 기본적으로 복수의 반도체장치(10)를 기판상에 설치한 경우를 상정하여, 모든 반도체장치에 공통인 신호에 대한 핀은 제1의 변에 설치하고, 각 반도체장치에 개별적인 신호에 대한 핀은 제2의 변에 설치한다. 즉 제2의 변에 설치된 핀은 다른 반도체장치에는 접속되지 않는 신호선에 접속하게 된다. 그리고 여기서 반도체장치라 함은 반도체 칩, 또는 보다 정확히 말해서 반도체 칩 및 그것을 수용하는 반도체 패키지를 포함한 장치를 말한다.
제어신호 핀(11)은 반도체장치(10)를 제어하기 위한 제어신호나 어드레스신호(메모리소자의 경우)를 입력하기 위해 사용된다. 본 발명의 원리에서는 제1의 변에 설치된 제어신호 핀(11)은 각 반도체장치(10)에 공통의 신호를 공급하기 위한 핀이다. 제2의 변에 설치된 데이터입출력 핀(12)은 각 반도체장치에 개별적인 신호를 입력하기 위한 핀으로서, 일반적으로 데이터신호를 입출력하기 위해 사용된다. 데이터입출력 핀(12)은 데이터입력 전용의 핀, 데이터출력 전용의 핀, 및/또는 데이터입출력 겸용의 핀을 포함할 수가 있다. 전원 핀(13)은 반도체장치(10)에 전원전압 및/또는 참조전압을 공급하기 위한 핀이며, 제1의 변 및 제2의 변을 포함한 임의의 변에 배치되어도 좋다.
도2는 도1의 반도체장치(10)를 기판상에 정렬할 때의 각 반도체장치의 배치, 및 각 반도체장치간의 배선을 나타낸 도면이다. 도2에 나타낸 바와 같이 기판(20)상에는 제어신호선(21)이 직선으로 배치된다. 또한 제1의 변이 제어신호선(21)에 걸치도록 복수(도면에서는 2개)의 반도체장치(10)가 기판(20)상에 배치되고, 제어신호선(21)이 각 반도체장치(10)의 제어신호 핀(11)에 공통으로 접속된다. 또 기판(20)상에는 버스배선(22)이 배선되어, 각 반도체장치(10)의 데이터입출력 핀(12)에 접속된다. 그리고 도2에서 반도체장치의 아래를 통과하고 있는 배선은 반도체장치를 투과하여 나타낸 것이다.
도2에서 각 반도체장치(10)의 제어신호 핀(11)과 데이터입출력 핀(12)은 서로 직교하는 변에 설치되어 있으므로, 제어신호 핀(11)에 신호를 공급하는 제어신호선(21)을 직선으로 배치하여도, 제어신호선(21)상에 데이터입출력 핀(12)이 위치하지 않는다. 따라서 제어신호선(21)을 직선으로 배선하면서도 버스배선(22)과 제어신호선(21)이 교차하는 일은 없다.
도3은 도1의 반도체장치(10)를 기판상에 정렬할 때의 각 반도체장치의 배치 및 전원 핀(13)에 대한 전원배선을 점선으로 나타낸 것이다. 일반적으로 반도체장치에서는 반도체장치 내부의 전원용 배선을 필요 최소한으로 억제하기 위해서 반도체장치 외부의 여러 위치에 전원 핀이 설치된다. 이와 같은 반도체장치를 기판상에 장착할 때는 전원용의 배선층을 신호용의 배선층과는 별도로 설치하는 것이 통상적이다.
따라서 도3에서도 점선으로 나타낸 전원배선(23)은 제어신호선(21) 및 버스배선(22)(도2)과는 별개의 층에 배선된다. 즉 전원은 종래의 기술과 마찬가지로 배선되는 것이며, 본 발명의 원리는 전원 이외의 신호선(제어신호용 및 데이터신호용)을 단순한 배선 패턴 및 적은 배선층으로 제공하는 것을 목적으로 한다. 따라서 상술한 바와 같이 전원 핀(13)은 반도체장치(10)의 임의의 변에 설치하여도 좋다.
이와 같이 본 발명의 원리에 의한 핀의 배치에 따르면, 적은 배선층 및 단순한 배선 패턴으로 각 반도체장치를 접속할 수가 있다. 또 제어신호배선의 분지가 없어서 신호반사를 억제할 수 있으므로, 고주파수로의 신호 전달, 즉 고속의 동작을 실현하는 데 적합하다.
도4는 본 발명의 핀 배치에 의한 제1의 실시예를 나타낸다. 이 예에서는 반도체장치로서 메모리소자(30)를 상정하고 있다. 도4에서 CA0∼CA7, SELI, SELO, /RESET, FLAG, LINKON은 제어용의 핀, SCLK, ECLK는 클록용의 핀, VREF는 참조전압용의 핀, VDD, VSS, VDDQ, VSSQ는 전원용의 핀, DQ0∼DQ15는 버스용의 핀이다.
여기서 핀(SCLK)은 다른 장치가 메모리소자(30)에 공급하는 클록(스트로브)신호를 입력하기 위한 핀이다. 또 핀(ECLK)은 메모리소자(30)가 다른 장치에 공급하는 클록(스즈로브)신호를 출력하기 위한 핀이다. 즉 본 실시예에서는 장치간에 전송하는 데이터의 동기를 취하기 위해 데이터 송출측이 데이터 수신측에 클록을 공급하도록 시스템을 상정하고 있으며, 그와 같은 시스템에서 사용되는 메모리소자를 일례로서 나타내고 있다.
도4에 나타낸 바와 같이 메모리소자(30)의 제1의 변에는 핀(CA0∼CA7, SELI, SELO, /RESET, FLAG, LINKON)의 모든 제어용 핀과, 전원용의 핀(VSS, VDD), 참조전압용의 핀(VREF), 및 클록용의 핀(SCLK)이 배치된다. 여기서 핀(SCLK)은 상술한 바와 같은 클록입력을 위한 것이며, 메모리소자(30)를 제어하는 신호의 일종이라고 간주할 수가 있다. 따라서 본 실시예에서는 핀(SCLK)이 제1의 변에 설치되어 있다. 또 제어용의 핀 이외에 전원용의 핀(VSS, VDD) 및 참조전압용의 핀(VREF)이 제1의 변에 설치되어 있으나, 도1의 본 발명의 원리에서 설명한 바와같이 전원 핀은 메모리소자(30)의 임의의 변에 설치하여도 좋다.
또 메모리소자(30)의 제2의 변에는 버스용의 핀(DQ0∼DQ15), 전원용의 핀(VDD, VSS, VDDQ, VSSSQ) 및 클록용의 핀(ECLK)이 배치된다. 여기서 클록용의 핀(ECLK)은 메모리소자(30)로부터 공급되는 클록신호이므로, 데이터의 일종이라고 간주할 수가 있다. 따라서 본 실시예에서 핀(ECLK)은 제2의 변에 설치되어 있다. 또 전원용의 핀(VDD, VSS, VDDQ, VSSQ)은 도1의 본 발명의 원리에서 설명한 바와 같이 메모리소자(30)의 임의의 변에 설치하여도 좋다.
이 배치에서는 제어신호용의 핀과 버스용(데이터입출력)의 핀은 직교하는 2변에 배치되어 있다. 따라서 이와 같은 핀 배치의 메모리소자(30)를 사용하면 기판상의 배선을 단순화할 수가 있다.
도5는 도4의 메모리소자(30)를 기판상에 정렬시킨 SIMM 또는 DIMM의 일례를 나타낸 것이며, 각 메모리소자의 배치 및 메모리소자간의 배선이 도시되어 있다. 그리고 도5에는 전원용의 배선이 도시되어 있지 않으나, 도3의 점선으로 나타낸 것과 마찬가지로 전원용의 배선은 전원배선 전용의 배선층을 사용하여 제공된다.
도5에서 제어신호선(41)은 기본적으로 기판(40)상에 직선으로 배선된다. 제어신호선(41)은 외부로부터의 제어신호 입력을 버퍼하는 입력버퍼(43)의 입력측에서 거의 직각으로 구불어져서 배선되고, 입력버퍼(43)의 출력측에서는 직선으로 배선된다. 제어신호선(41)에 제1의 변이 교차하도록 복수(도면에서는 2개)의 메모리소자(30)가 배치된다. 메모리소자(30)의 제2의 변으로부터는 버스배선(42)이 기판 외부를 향해서 배선된다.
이와 같이 제1의 실시예에 의한 핀 배치에 따르면 적은 배선층 및 단순한 배선 패턴으로 각 메모리소자(30)를 접속할 수가 있다. 또 제어신호선의 분지가 없어서 신호반사를 억제할 수 있으므로, 고주파수로의 신호 전달, 즉 고속의 동작을 실현할 수가 있다.
도6은 본 발명의 핀 배치에 의한 제2의 실시예를 나타낸다. 이 예에서는 제1의 실시예와 마찬가지로 반도체장치로서 메모리소자(30')를 상정하고 있다. 도6에서 각 핀의 명칭은 도4의 것과 마찬가지이므로, 그 설명은 생략된다.
도6에 나타낸 바와 같이 메모리소자(30')의 제1의 변에는 핀(CA0∼CA7, /RESET, FLAG, LINKON)의 제어용 핀과, 전원용의 핀(VSS, VDD), 참조전압용의 핀(VREF), 및 클록용의 핀(SCLK)이 배치된다. 또 메모리소자(30')의 제2의 변에는 제어용의 핀(SELI, SELO), 버스용의 핀(DQ0∼DQ15), 전원용의 핀(VDD, VSS, VDDQ, VSSQ), 및 클록용의 핀(ECLK)이 배치된다.
즉 도6에 나타낸 제2의 실시예에 의한 핀 배치에서는 제어신호용의 핀(SELI, SELO)이 제1의 변이 아니고, 데이터입출력용의 변인 제2의 변에 설치되어 있다. 핀(SELI, SELO)은 각 칩의 초기상태에서의 ID를 설정하기 위한 핀이며, 외부의 컨트롤러등으로부터 공급된 신호가 어떤 메모리소자(30')의 핀(SELI)에 입력되어, 그 메모리소자(30')의 핀(SELO)으로부터의 출력이 다른 메모리소자(30')의 핀(SELI)에 입력되어, 직렬 접속적으로 복수의 메모리소자(30')에 공급된다. 따라서 핀(SELI, SELO)은 데이터입출력용의 핀과 동일한 변에 설치하여도 좋다.
여기서 핀(SELI, SELO)은 단지 일례에 불과하며, 중요한 것은 신호의 성질 및 반도체장치(메모리소자)의 접속상태에 따라서 제1의 변 또는 제2의 변중의 어느 곳에 핀을 설치하는가를 결정하는 데 있다. 본 발명의 원리에서 설명한 바와 같이 기본적으로 모든 반도체장치에 공통인 신호에 대한 핀은 제1의 변에 설치하고, 각 반도체장치에 개별적인 신호에 대한 핀은 제2의 변에 설치한다.
도6에 나타낸 배치에서는 제어신호용의 핀과 버스용(데이터입출력)의 핀은 직교하는 2변에 배치되어 있다. 따라서 이와 같은 핀 배치의 메모리소자(30')를 사용하면 기판상의 배선을 단순화할 수가 있다.
도7은 도6의 메모리소자(30')를 기판상에 정렬한 SIMM 또는 DIMM의 일례를 나타낸 것이며, 각 메모리소자의 배치 및 메모리소자간의 배선이 도시되어 있다. 그리고 도7에는 전원용의 배선은 도시되어 있지 않지만, 도3의 점선으로 나타낸 바와 같이 전원용의 배선은 전원배선 전용의 배선층을 사용하여 제공된다.
도7에서 제어신호선(41')은 기본적으로 기판(40')상에 직선으로 배선된다. 제어신호선(41')은 외부로부터의 제어신호 입력을 버퍼하는 입력버퍼(43')의 입력측에서 거의 직각으로 구불어져서 배선되고, 입력버퍼(43')의 출력측에서는 직선으로 배선된다. 제어신호선(41')에 제1의 변이 교차하도록 복수(도면에서는 2개)의 메모리소자(30')가 배치된다. 메모리소자(30')의 제2의 변으로부터는 핀(SELI, SELO)에 대한 배선(44) 및 버스배선(42')이 기판 외부를 향해서 배선된다.
이와 같이 제2의 실시예에 의한 핀 배치에 따르면 적은 배선층 및 단순한 배선 패턴으로 각 메모리소자(30)를 접속할 수가 있다. 또 제어신호배선의 분지가 없어서 신호반사를 억제할 수 있으므로, 고주파수로의 신호 전달, 즉 고속의 동작을 실현할 수 있다.
도8은 도5 또는 도7의 SIMM(또는 DIMM)을 또 다른 기판에 장착한 경우의 예를 나타낸다. 도8(A)에 나타낸 바와 같이 제어신호선(51) 및 버스배선(52)이 설치된 기판(50)상에 SIMM(또는 DIMM)(53)을 장착한다. 이에 따라 도8(B)에 나타낸 바와 같은 배선이 실현된다. 즉 제어신호선(51)(기판(50)상)으로부터 직선형으로 연장하는 제어신호선(41)에 복수(도면에서는 2개)의 메모리소자(30)가 공통으로 접속되고, 또 버스배선(51)(버스배선(52))에 SIMM(53)의 개수분의 메모리소자(30)가 공통으로 접속된다.
상기 발명에서는 적은 배선층 및 단순한 배선 패턴으로 각 반도체장치 또는 반도체 칩을 접속할 수가 있다. 또 그와 같이 배선된 신호배선에는 분지가 없어서 신호반사를 억제할 수 있으므로, 고주파수로의 신호 전달, 즉 고속의 동작을 실현하는 데 적합하다.

Claims (18)

  1. 동일 품종의 다른 반도체장치와 접속된 반도체장치에 있어서,
    상기 반도체장치의 제1의 변에 설치된 상기 다른 반도체장치와 공통의 신호가 입력되는 복수의 제1의 핀과;
    상기 제1의 변과 직교하는 상기 반도체장치의 제2의 변에 설치된 상기 다른 반도체장치에 접속되어 있지 않은 신호선과 접속되어 있는 복수의 제2의 핀
    을 포함한 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1의 변, 상기 제2의 변, 상기 제1의 변과 대향하는 제3의 변, 및 상기 제2의 변과 대향하는 제4의 변중의 적어도 어느 것에 전원 핀이 설치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 복수의 제2의 핀은 신호입력 전용의 핀, 신호출력 전용의 핀, 신호입출력 겸용의 핀중의 적어도 일종을 포함하는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 복수의 제1의 핀에는 제어신호가 입력되고, 상기 복수의 제2의 핀에는 데이터 신호선이 접속되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 제어신호는 어드레스신호 또는 상기 반도체장치가 동작하기 위해 사용하는 클록신호중의 적어도 한쪽을 포함하는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상시 제2의 변에는 상기 반도체장치내에서 생성한 클록신호를 출력하기 위한 제3의 핀이 설치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제2의 변에 상기 다른 반도체장치로부터의 출력신호를 받기 위한 제4의 핀이 설치되어 있는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서, 상기 제4의 핀은 상기 제2의 변의 다른 반도체장치측의 단부에 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제4항에 있어서, 상기 반도체장치는 반도체 메모리소자인 것을 특징으로 하는 반도체장치.
  10. 반도체 칩을 수용하는 패키지가,
    상기 패키지의 제1의 변에 설치된 제어신호가 입력되는 복수의 제1의 핀과;
    상기 제1의 변과 직교하는 상기 패키지의 제2의 변에 설치되어 데이터의 입출력에 사용되는 복수의 제2의 핀을 포함한 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 제어신호는 어드레스신호 또는 상기 반도체장치가 동작하기 위해 사용하는 클록신호중의 적어도 한쪽을 포함하는 것을 특징으로 하는 반도체장치.
  12. 제10항에 있어서, 상기 제2의 변에는 상기 반도체장치내에서 생성한 클록신호를 출력하기 위한 제3의 핀이 설치되어 있는 것을 특징으로 하는 반도체장치.
  13. 제10항에 있어서, 상기 제1의 변, 상기 제2의 변, 상기 제1의 변과 대향하는 제3의 변, 및 상기 제2의 변과 대향하는 제4의 변중의 적어도 어느 것에 전원 핀이 설치되어 있는 것을 특징으로 하는 반도체장치.
  14. 기판과;
    상기 기판에 설치된 제1의 방향에 적선상으로 연장한 제1의 신호배선과;
    상기 제1의 신호배선에 공통으로 접속된 복수의 반도체 패키지와;
    상기 기판에 설치되어 상기 제1의 방향과 거의 직교하는 제2의 방향에 연장하여 상기 복수의 반도체 패키지의 각각에 대해 개별로 설치된 복수의 제2의 신호배선을 포함하고, 상기 복수의 반도체 패키지의 각각은
    제1의 변에 설치되어 상기 제1의 신호배선에 접속된 제1의 핀과,
    상기 제1의 변과 직교하는 제2의 변에 설치되어 상기 제2의 신호배선에 접속된 제2의 핀을 포함한 것을 특징으로 하는 장치.
  15. 제14항에 있어서, 상기 반도체 패키지의 각각은 전원용 핀을 가지며, 상기 전원용 핀은 상기 기판에 상기 제1 및 제2의 신호배선과는 다르게 하기 위해 설치된 전원배선이 접속되어 있는 것을 특징으로 하는 장치.
  16. 제14항에 있어서, 상기 반도체 패키지는 반도체 메모리장치이며, 상기 제1의 신호배선은 상기 반도체 메모리장치에 대한 제어신호의 입력에 사용되고, 상기 제2의 신호배선은 상기 반도체 메모리장치에 대한 데이터 입출력에 사용되는 것을 특징으로 하는 장치.
  17. 제14항에 있어서, 상기 제1의 신호배선과 상기 제2의 신호배선은 상기 기판의 일변에 일렬로 배열된 단자부분을 포함하는 것을 특징으로 하는 장치.
  18. 복수의 반도체장치로서 각각이
    제1의 기판과;
    상기 제1의 기판에 설치되어 제1의 방향에 직선상으로 연장한 제1의 신호배선과;
    상기 제1의 신호배선에 공통으로 접속된 복수의 반도체 패키지와;
    상기 제1의 기판에 설치되어 상기 제1의 방향과 거의 직교하는 제2의 방향에 연장하여 상기 복수의 반도체 패키지의 각각에 대해 개별로 설치된 복수의 제2의 신호배선과;
    상기 제1의 기판의 1변에 일렬로 배치되어 상기 제1의 신호배선과 상기 제2의 신호배선에 접속된 단자
    를 포함한 복수의 반도체장치와;
    상기 복수의 반도체장치가 장착된 제2의 기판과;
    상기 제2의 기판상에 설치되어 상기 단자를 통해서 상기 복수의 반도체장치를 병렬로 접속한 제3의 신호배선
    을 포함하고, 상기 복수의 반도체 패키지의 각각은 제1의 변에 설치되어 상기 제1의 신호배선에 접속된 제1의 핀과, 상기 제1의 변과 직교하는 제2의 변에 설치되어 상기 제2의 신호배선에 접속된 제2의 핀을 포함한 것을 특징으로 하는 장치.
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