JPH0263151A - 半導体集積回路用パッケージ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路用パッケージに関し、特に詳細
には、２列平行に配列された電気端子を有するいわゆる
デュアルインライン型パッケージ（以下、ＤＩＰパッケ
ージという）に関する。

〔従来技術〕

半導体集積回路チップを収容しているパッケージとして
は、ＤＩＰパッケージタイプにものが知られている。こ
の様なりＩＰパッケージの外観を第５図に示す。この図
に示すようにＤＩＰパッケージ本体１はその両側に伸び
る２列の電気端子列２ａ、２ｂを有し、その電気端子列
２ａ、２ｂのそれぞれの電気端子は下側に屈曲している
。そして、この様なりＩＰパッケージ内には、例えば半
導体メモリーチップ等が搭載されいる。そして、このよ
うな半導体メモリー素子を同種複数使用する場合には、
それぞれの素子から伸びるデータライン用の電気端子は
、プリント配線板上に形成された共通のデータバスに対
して並列に接続される。

そしてＤＩＰパッケージに実装された半導体メモリー素
子をプリント配線基板上に実装するには、その電気端子
をプリント配線基板上に形成したスルーホールに挿入し
ハンダ等で固定していた。その実装状態を第６図（ａ）
に示す。そして、そのプリント配線基板５上に形成され
たスルーホー・ル３．４等はそれぞれ所望の配線パター
ン６．７で電気的に接続されている。

〔発明の解決しようとする課題〕

しかし、上記のような従来の従来のＤＩＰパッケージを
用いた実装方法では、半導体素子の電気端子の数に対応
するだけの数のスルーホールが必要となり、更にそれら
のスルーホール間を所望な状態で電気的に連結するため
の配線パターンが必要であった。そのため、実装する半
導体素子が増加すればするほど、配線パターンが飛躍的
に複雑化し、設計ミスを引き起こし易くなっていた。ま
た、これらの崗接するスルーホール３．４間は第６図（
ｂ）に示すように、互いに絶縁しておく必要があるため
、所定の間隔を保たなければならない。そのため、スル
ーホールの数が増えるに従いプリント配線基板の面積が
飛躍的に増大してしまっていた。更に、このような配線
パターンの複雑化にともない、半導体素子への信号配線
の距離が長くなり、電気信号が遅延してしまう。そのた
め、この様なプリント配線基板に半導体メモリー素子を
実装し使用するとシステム全体の速度が遅くなり、また
、信号波形の劣化がおおきくなってシステム全体の信頼
性が低下してしまっていた。

本発明は上記問題点を解決し、特に、同一の種類の素子
を互いに縦続接続して使用する際、簡略化した配線パタ
ーンを有するプリント配線基板上に実装することができ
る半導体集積回路用パッケージを提供することを目的と
する。

〔課題を解決するための手段〕

本発明の半導体集積回路用パッケージは、パッケージ本
体と、前記パッケージ本体を挾んで両側に２列に配列さ
れる複数の電気端子を有する半導体集積回路用パッケー
ジであって、前記２列に配列された電気端子の一方の列
の電気端子の少なくとも１つが、他方の列の電気端子を
受け入れることができるようにソケット状になっている
ことを特徴とする。

〔作用〕

本発明の半導体集積集積回路用パッケージでは、上記の
ように構成しているので、半導体素子を複数、配線を介
することなく、直接接続することが可能になり、この様
なパッケージに実装された半導体素子を実装するプリン
ト配線基板のプリント配線パターンを簡略化ができる。

〔実施例〕

以下図面を参照しつつ本発明に従う実施例について説明
する。

同一符号を付した要素は同一機能を有するため重複する
説明は省略する。

′￥Ｓ１図は本発明に従う半導体集積回路用パッケージ
の外観斜視図を示す。この図に示すように、半導体集積
回路用パッケージ（以下単にパッケージという）はパッ
ケージ本体１０とその両側に伸びる電気端子列２０ａ、
２０ｂとより構成されている。そして、このパッケージ
の一方の電気端子列２０ａは従来のＤＩＰパッケージに
使用されている電気端子と同じ形状をしており、他方の
電気端子列２０ｂの一部の電気端子２１ａ、２１ｂ％２
１ｃ、２１ｄｓ　２１ｅは、その端部がリング状に形成
され、他方の列の電気端子を受容し、電気的に接続でき
るようにソケット状になっている。

なお、このいずれの列の電気端子もプリント配線基板上
ののスルーホールに挿入できかつ、このスルーホールに
接続された配線パターンと電気的に接続できるようにし
ておくことが好ましい。

第２図に、上記パッケージの接続構造及びその内部の電
気的接続構造を示す。

第２図（ａ）は上記パッケージ内に収容された半導体メ
モリー素子を連結接続した状態の側面図を示し、第２図
（ｂ）は第２図（ａ）の連結状態の上面図であって、パ
ッケージの内部を示すように部分分解した図を示す。

これらの図に示すようにパッケージ３０．３１．３２の
両側にはそれぞれ、電気端子３０ａ１３０ｂ、３１ａ、
３１ｂ、３２ａ、３２ｂが設けられている。パッケージ
３０の電気端子３０ａはプリント配線板４０に形成され
たスルーホール４１ａに挿入され、このスルーホール４
１ａが電気的に接続されている配線パターン５０ａにノ
１ンダ等で電気的に接続されている。そして、パッケー
ジ３０の電気端子３０ｂはパッケージ３１の電気端子３
１ａを受容し互いに電気接続され、この電気端子３１ａ
はプリント配線基板４０のスルーホール４１ｂに挿入さ
れ、このスルーホール４１ｂが接続された配線パターン
５０ｂにハンダ等で電気的に接続されている。更に、パ
ッケージ３１の電気端子３１ｂはパッケージ３２の電気
端子３２ａを受容し互いに電気接続され、この電気端子
３２ａはプリント配線基板４０のスルーホール４１ｃに
挿入され、このスルーホール４１　ｃ　ｌ：電気的に接
続された配線パターン５０ｃにｌ＼レンダで電気的に接
続されている。

ここで、パッケージ３０の電気端子３０ａ１３０ｂは第
２図（ｂ）に示すように互いに電気的に接続され、その
一部はパッケージ３０内に収容された半導体チップ６０
のポンディングパッド６０ａにワイヤーボンディングさ
れている。これと同様にパッケージ３１．３２の電気端
子３１ａ１３１ｂ、３２ａ、３２ｂの電気端子も互いに
接続され、それぞれ半導体チップ６１．６２のポンディ
ングパッド６１　ａ　ｓ　６２　ａにワイヤーボンディ
ングされている。上記のパッケージを第２図に示すよう
に実装することにより、従来必要とされたスルーホール
の数を約１／２に減少することができ、これにより、プ
リント配線基板上の配線パターンを簡略化できる。した
がって、同じ面積のプリント配線基板を使用すると更に
多くの半導体素子を実装することができる。

具体的には、ＩＫ×１ビットのスタティックメモリーＩ
Ｃ（以下ＩＫスタティックメモリーという）を８個用い
て、ＩＫバイト（１バイト−８ビツト）のメモリー回路
を構成する場合について説明する。その配線ブロック図
を第３図に示す。この様なＩＫビットのスタティックメ
モリーＩＣには、２１０−１０２４ビツト用のアドレス
入力端子Ａ　　−Ａ　　、データ入力端子ＩＮ、データ
出力端子ＯＵＴ、ｌｆき込み／読み出し制御端子ＷＥ、
ＩＣ選択用の選択制御端子Ｃ８１電源及び接地端子■、
ＧＮＤの合計１６端子が設けられている。

そして、この様なＩＫビットスタティックメモリーを従
来のパッケージに収容して、ＩＫバイトのメモリー回路
を構成すると、このメモリー素子に設けられた電気端子
の数Ｘメモリー素子数のスルーホールがプリント配線基
板上に必要になる。ここで、上記メモリー回路構成では
、アドレス端子Ａｏ−へ〇は互い並列接続することがで
きる。したがって、これらのアドレス端子を先に説明し
たパッケージの互いに接続する端子となるように上記パ
ッケージ内に収容すると、プリント配線基板上のスルー
ホールの数を減らすことができる。

また更に、第４図（ａ）に示すようなり型フリップフロ
ップＩＣ７０，７１，７２を３個用いて３段のシフトレ
ジスタを構成する場合には、第４図（ｂ）に示すように
パッケージの端子を形成配列し、互いに接続することに
より、プリント配線基板上のスルーホールの数を減らす
ことができる。

本発明は上記実施例に限定されるものでなく種々の変形
例が考えられ得る。

具体的には、上記実施例では、半導体メモリー素子、フ
リップフロップ素子に関して説明しているが、これに限
定されず、複数の同種の素子を並列接続、縦続接続して
使用する半導体素子に適用することができる。

〔効果〕

本発明の半導体集積回路用パッケージでは、先に説明し
たように構成することにより、ＩＣ間の相互接続の一部
をプリント配線基板上の配線パターンを介することなく
、行うことができ、プリント配線基板上のスルーホール
の数を減らし、延いては配線パターンを簡略化すること
ができるので、信号伝達の高速化、配線パターンの設計
ミスの低減が可能である。

特に、このようなメモリー素子をパッケージに実装し、
並列接続してシステム構成する場合や、また、フリップ
フロップＩＣを用いて縦続接続する場合には、効果的で
ある。

【図面の簡単な説明】

第１図は、本発明に従う半導体集積回路用パッケージの
外観斜視図、第２図は、第１図に示すパッケージをプリ
ント配線基板に実装した例を示す図、第３図は、本発明
のパッケージを適用できるメモリー回路の配線図、第４
図は、本発明のパッケージが適用できる３段シフトレジ
スタの回路構成及び実装例を示す図、第５図は、従来の
パッケージの外観図及び第６図は、従来のパッケージの
プリント配線基板上への実装例を示す図である。 １０・・・パッケージ本体、２０ａ、２０ｂ・・・電気
端子列、３０．３１．３２・・・半導体素子、４０・・
・プリント配線基板、４１ａ、４１ｂ、４１ｃ・・・ス
ルーホール、５０ａ１５０ｂ１５０ｃ・・・配線パター
ン。 実装例 第２図

Claims (1)

1. 【特許請求の範囲】 １、パッケージ本体と、 前記パッケージ本体を挾んで両側に２列に配列される複
   数の電気端子を有する半導体集積回路用パッケージにお
   いて、 　前記２列に配列された電気端子の一方の列の電気端子
   の少なくとも１つが、他方の列の電気端子を受け入れる
   ことができるようにソケット状になっている半導体集積
   回路用パッケージ。 ２、前記一方の列の前記ソケット状の電気端子が、これ
   と対応し、接続可能な形状である前記他方の列の電気端
   子とパッケージ本体内部で電気的に接続されている請求
   項１記載の半導体集積回路用パッケージ。