JPH0263150A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
- Publication number
- JPH0263150A JPH0263150A JP21424788A JP21424788A JPH0263150A JP H0263150 A JPH0263150 A JP H0263150A JP 21424788 A JP21424788 A JP 21424788A JP 21424788 A JP21424788 A JP 21424788A JP H0263150 A JPH0263150 A JP H0263150A
- Authority
- JP
- Japan
- Prior art keywords
- package
- terminals
- semiconductor integrated
- electrical
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 238000000034 method Methods 0.000 abstract description 2
- 230000015654 memory Effects 0.000 description 12
- 229910000679 solder Inorganic materials 0.000 description 5
- 230000003068 static effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路用パッケージに関し、特に詳細
には、2列に平行に配列された電気端子を膏し、その電
気端子が水平方向に伸びているタイプのパッケージ(以
下、フラットパッケージという)に関する。
には、2列に平行に配列された電気端子を膏し、その電
気端子が水平方向に伸びているタイプのパッケージ(以
下、フラットパッケージという)に関する。
半導体集積回路チップを収容しているパッケージの一つ
とした、フラットパッケージが知られている。この様な
フラットパッケージの外観を第5図に示す。この図に示
すようにフラットパッケージ本体1はその両側に伸びる
2列の電気端子列2a、2bを有し、その電気端子列2
a、2bのそれぞれの電気端子は下側のプリント配線基
板上の配線パターンに電気的に接続できるようになって
いる。そして、この様なフラットパッケージ内には、例
えば半導体メモリーチップが搭載されている。そして、
このような半導体メモリー素子を同種複数使用する場合
には、それぞれの素子から伸びるデータライン用の電気
端子は、プリント配線板上に形成された共通のデータバ
スに対して並列に接続される。そしてフラットパッケー
ジに実装された半導体メモリー素子をプリント配線基板
上に実装するには、その電気端子をプリント配線基板上
に形成した電気接続部に接触させハンダ等で固定してい
た。その実装状態を第6図(a)に示す。そして、その
プリント配線基板5上に形成された電気接続部3.4等
はそれぞれ所望の配線パターン6.7で電気的に接続さ
れている。
とした、フラットパッケージが知られている。この様な
フラットパッケージの外観を第5図に示す。この図に示
すようにフラットパッケージ本体1はその両側に伸びる
2列の電気端子列2a、2bを有し、その電気端子列2
a、2bのそれぞれの電気端子は下側のプリント配線基
板上の配線パターンに電気的に接続できるようになって
いる。そして、この様なフラットパッケージ内には、例
えば半導体メモリーチップが搭載されている。そして、
このような半導体メモリー素子を同種複数使用する場合
には、それぞれの素子から伸びるデータライン用の電気
端子は、プリント配線板上に形成された共通のデータバ
スに対して並列に接続される。そしてフラットパッケー
ジに実装された半導体メモリー素子をプリント配線基板
上に実装するには、その電気端子をプリント配線基板上
に形成した電気接続部に接触させハンダ等で固定してい
た。その実装状態を第6図(a)に示す。そして、その
プリント配線基板5上に形成された電気接続部3.4等
はそれぞれ所望の配線パターン6.7で電気的に接続さ
れている。
しかし、上記のような従来の従来のフラットパッケージ
を用いた実装方法では、半導体素子の電気端子の数に対
応するだけの数の電気接続部が必要となり、更にそれら
の電気接続部間を所望な状態で電気的に連結するための
配線パターンが必要であった。そのため、実装する半導
体素子が増加すればするほど、配線パターンが飛躍的に
複雑化し、設計ミスを引き起こし易くなっていた。また
、これらの隣接する電気接続部3.4間は第6図(b)
に示すように、互いに絶縁しておく必要があるため、所
定の間隔を保たなければならない。
を用いた実装方法では、半導体素子の電気端子の数に対
応するだけの数の電気接続部が必要となり、更にそれら
の電気接続部間を所望な状態で電気的に連結するための
配線パターンが必要であった。そのため、実装する半導
体素子が増加すればするほど、配線パターンが飛躍的に
複雑化し、設計ミスを引き起こし易くなっていた。また
、これらの隣接する電気接続部3.4間は第6図(b)
に示すように、互いに絶縁しておく必要があるため、所
定の間隔を保たなければならない。
そのため、電気接続部の数が増えるに従いプリント配線
基板の面積が飛躍的に増大してしまっていた。更に、こ
のような配線パターンの複雑化にともない、半導体素子
への信号配線の距離が長くなり、電気信号が遅延してし
まう。そのため、この様なプリント配線基板に半導体メ
モリー素子を実装し使用するとシステム全体の速度が遅
くなり、また、信号波形の劣化がおおきくなってシステ
ム全体の信頼性が低下してしまっていた。
基板の面積が飛躍的に増大してしまっていた。更に、こ
のような配線パターンの複雑化にともない、半導体素子
への信号配線の距離が長くなり、電気信号が遅延してし
まう。そのため、この様なプリント配線基板に半導体メ
モリー素子を実装し使用するとシステム全体の速度が遅
くなり、また、信号波形の劣化がおおきくなってシステ
ム全体の信頼性が低下してしまっていた。
本発明は上記問題点を解決し、特に、同゛−の種類の素
子を互いに縦続接続して使用する際、簡略化した配線パ
ターンを有するプリント配線基板上に実装することがで
きる半導体集積回路用パッケージを提供することを目的
とする。
子を互いに縦続接続して使用する際、簡略化した配線パ
ターンを有するプリント配線基板上に実装することがで
きる半導体集積回路用パッケージを提供することを目的
とする。
本発明の半導体集積回路用パッケージは、パッケージ本
体と、前記パッケージ本体を挾んで両側に2列に配列さ
れ、水平方向に伸びる複数の電気端子を有する半導体集
積回路用パッケージであって、前記2列に配列された電
気端子の一方の列の電気端子の少なくとも1つの第1種
電気端子の下面の一部が、他方の列の第2種電気端子の
上面とほぼ同じレベルにあ“ることを特徴とする。
体と、前記パッケージ本体を挾んで両側に2列に配列さ
れ、水平方向に伸びる複数の電気端子を有する半導体集
積回路用パッケージであって、前記2列に配列された電
気端子の一方の列の電気端子の少なくとも1つの第1種
電気端子の下面の一部が、他方の列の第2種電気端子の
上面とほぼ同じレベルにあ“ることを特徴とする。
本発明の半導体集積集積回路用パッケージでは、上記の
ように構成しているので、半導体素子を複数、配線を介
することなく、直接接続することが可能になり、この様
なパッケージに実装された半導体素子を実装するプリン
ト配線基板のプリント配線パターンを簡略化ができる。
ように構成しているので、半導体素子を複数、配線を介
することなく、直接接続することが可能になり、この様
なパッケージに実装された半導体素子を実装するプリン
ト配線基板のプリント配線パターンを簡略化ができる。
以下図面を参照しつつ本発明に従う実施例について説明
する。
する。
同一符号を付した要素は同一機能を有するため重複する
説明は省略する。
説明は省略する。
第1図は本発明に従う半導体集積回路用パッケージの外
観斜視図を示す。この図に示すように、半導体集積回路
用パッケージ(以下単にパッケージという)はパッケー
ジ本体10とその両側に伸びる電気端子列20a、20
bとより構成されている。そして、このパッケージの一
方の電気端子列20aの一部の電気端子はパッケージ本
体10に対して側方に伸び、その先端部において上方に
屈曲している。他方の電気端子列20bの一部の電気端
子21 a −21b s 21 cは、第1図に示す
ように、パッケージ本体10から側方に伸び、その先端
部にて下方に屈曲し、先の一方の電気端子の先・端層曲
部に係合することができる形状となっている。そのため
、このようなパッケージを並列しプリント配線基板上に
おいたとき、電気端子同士を互いに係合させ、電気的に
接続することができる。なお、一方の列の電気端子も他
方の列の電気端子も、プリント配線基板上に形成された
電気接続部にハンダ等で電気的に接続できるようにして
おくことが好ましい。
観斜視図を示す。この図に示すように、半導体集積回路
用パッケージ(以下単にパッケージという)はパッケー
ジ本体10とその両側に伸びる電気端子列20a、20
bとより構成されている。そして、このパッケージの一
方の電気端子列20aの一部の電気端子はパッケージ本
体10に対して側方に伸び、その先端部において上方に
屈曲している。他方の電気端子列20bの一部の電気端
子21 a −21b s 21 cは、第1図に示す
ように、パッケージ本体10から側方に伸び、その先端
部にて下方に屈曲し、先の一方の電気端子の先・端層曲
部に係合することができる形状となっている。そのため
、このようなパッケージを並列しプリント配線基板上に
おいたとき、電気端子同士を互いに係合させ、電気的に
接続することができる。なお、一方の列の電気端子も他
方の列の電気端子も、プリント配線基板上に形成された
電気接続部にハンダ等で電気的に接続できるようにして
おくことが好ましい。
第2図(a)は上記パッケージ内に収容された半導体メ
モリー素子を連結接続した状態の側面図を示し、第2図
(b)は第2図(a)の連結状態の上面図であって、パ
ッケージの内部を示すように部分分解した図を示す。
モリー素子を連結接続した状態の側面図を示し、第2図
(b)は第2図(a)の連結状態の上面図であって、パ
ッケージの内部を示すように部分分解した図を示す。
これらの図に示すようにパッケージ30.31.32の
両側にはそれぞれ、電気端子30a130b、31a、
31b、32a、32bが設けられている。パッケージ
30の電気端子30aはプリント配線板40に形成され
た電気接続部41aに電気的に接続され、この電気接続
部41aが電気的に接続されている配線パターン50a
にハンダ等で電気的に接続されている。そして、パッケ
ージ30の電気端子30bはパッケージ31の電気端子
31aを受容し互いに電気接続され、この電気端子31
aはプリント配線基板40の電気接続部41bに電気的
に接続しされ、この電気接続部41bが接続された配線
パターン50bにハンダ等で電気的に接続されている。
両側にはそれぞれ、電気端子30a130b、31a、
31b、32a、32bが設けられている。パッケージ
30の電気端子30aはプリント配線板40に形成され
た電気接続部41aに電気的に接続され、この電気接続
部41aが電気的に接続されている配線パターン50a
にハンダ等で電気的に接続されている。そして、パッケ
ージ30の電気端子30bはパッケージ31の電気端子
31aを受容し互いに電気接続され、この電気端子31
aはプリント配線基板40の電気接続部41bに電気的
に接続しされ、この電気接続部41bが接続された配線
パターン50bにハンダ等で電気的に接続されている。
更に、パッケージ31の電気端子31bはパッケージ3
2の電気端子32aを受容し互いに電気接続され、この
電気端子32aはプリント配線基板40の電気接続部4
1cに電気的に接続され、この電気接続部41cに電気
的に接続された配線パターン50cにハンダ等で電気的
に接続されている。
2の電気端子32aを受容し互いに電気接続され、この
電気端子32aはプリント配線基板40の電気接続部4
1cに電気的に接続され、この電気接続部41cに電気
的に接続された配線パターン50cにハンダ等で電気的
に接続されている。
ここで、パッケージ30の電気端子30a130bは第
2図(b)に示すように互いに電気的に接続され、その
一部はパッケージ30内に収容された半導体チップ60
のポンディングパッド60aにワイヤーボンディングさ
れている。これと同様にパッケージ31.32の電気端
子31a131b、32a、32bの電気端子も互いに
接続され、それぞれ半導体チップ61.62のポンディ
ングパッド61a、62aにワイヤーボンディングされ
ている。上記のパッケージを第2図に示すように実装す
ることにより、従来必要とされた電気接続部の数を約1
/2に減少することができ、これにより、プリント配線
基板上の配線パターンを簡略化できる。したがって、同
じ面積のプリント配線基板を使用すると更に多くの半導
体素子を実装することができる。
2図(b)に示すように互いに電気的に接続され、その
一部はパッケージ30内に収容された半導体チップ60
のポンディングパッド60aにワイヤーボンディングさ
れている。これと同様にパッケージ31.32の電気端
子31a131b、32a、32bの電気端子も互いに
接続され、それぞれ半導体チップ61.62のポンディ
ングパッド61a、62aにワイヤーボンディングされ
ている。上記のパッケージを第2図に示すように実装す
ることにより、従来必要とされた電気接続部の数を約1
/2に減少することができ、これにより、プリント配線
基板上の配線パターンを簡略化できる。したがって、同
じ面積のプリント配線基板を使用すると更に多くの半導
体素子を実装することができる。
具体的には、IK×1ビットのスタティックメモリーI
C(以下IKスタティックメモリーという)を8個用い
て、IKバイト(1バイト−8ビツト)のメモリー回路
を構成する場合について説明する。その配線ブロック図
を第3図に示す。この様なIKビットのスタティックメ
モリーICには、210−1024ビツト用のアドレス
入力端子A −A 、データ入力端子IN、データ
出力端子OUT、書き込み/読み出し制御端子WE、I
C選択用の選択制御端子C8、電源及び接地端子VSG
NDの合計16端子が設けられている。
C(以下IKスタティックメモリーという)を8個用い
て、IKバイト(1バイト−8ビツト)のメモリー回路
を構成する場合について説明する。その配線ブロック図
を第3図に示す。この様なIKビットのスタティックメ
モリーICには、210−1024ビツト用のアドレス
入力端子A −A 、データ入力端子IN、データ
出力端子OUT、書き込み/読み出し制御端子WE、I
C選択用の選択制御端子C8、電源及び接地端子VSG
NDの合計16端子が設けられている。
そして、この様なIKビットスタティックメモリーを従
来のパッケージに収容して、IKバイトのメモリー回路
を構成すると、このメモリー素子に設けられた電気端子
の数×メモリー素子数の電気接続部がプリント配線基板
上に必要になる。ここで、上記メモリー回路構成では、
アドレス端子A o −A 9は互い並列接続すること
ができる。したがって、これらのアドレス端子を先に説
明したパッケージの互いに接続する端子となるように上
記パッケージ内に収容すると、プリント配線基板上の電
気接続部の数を減らすことができる。
来のパッケージに収容して、IKバイトのメモリー回路
を構成すると、このメモリー素子に設けられた電気端子
の数×メモリー素子数の電気接続部がプリント配線基板
上に必要になる。ここで、上記メモリー回路構成では、
アドレス端子A o −A 9は互い並列接続すること
ができる。したがって、これらのアドレス端子を先に説
明したパッケージの互いに接続する端子となるように上
記パッケージ内に収容すると、プリント配線基板上の電
気接続部の数を減らすことができる。
また更に、第4図(a)に示すようなり型フリップフロ
ップIC70,71,72を3個用いて3段のシフトレ
ジスタを構成する場合には、第4図(b)に示すように
パッケージの端子を形成配列し、互いに接続することに
より、プリント配線基板上の電気接続部の数を減らすこ
とができる。
ップIC70,71,72を3個用いて3段のシフトレ
ジスタを構成する場合には、第4図(b)に示すように
パッケージの端子を形成配列し、互いに接続することに
より、プリント配線基板上の電気接続部の数を減らすこ
とができる。
本発明は上記実施例に限定されるものでなく種々の変形
例が考えられ得る。
例が考えられ得る。
具体的には、上記実施例では、半導体メモリー素子、フ
リップフロップ素子に関して説明しているが、これに限
定されず、複数の同種の素子を並列接続、縦続接続して
使用する半導体素子に適用することができる。
リップフロップ素子に関して説明しているが、これに限
定されず、複数の同種の素子を並列接続、縦続接続して
使用する半導体素子に適用することができる。
本発明の半導体集積回路用パッケージでは、先に説明し
たように構成することにより、IC間の相互接続の一部
をプリント配線基板上の配線パターンを介することなく
、行うことができ、プリント配線基板上の電気接続部の
数を減らし、延いては配線パターンを簡略化することが
できるので、信号伝達の高速化、配線パターンの設計ミ
スの低減が可能である。
たように構成することにより、IC間の相互接続の一部
をプリント配線基板上の配線パターンを介することなく
、行うことができ、プリント配線基板上の電気接続部の
数を減らし、延いては配線パターンを簡略化することが
できるので、信号伝達の高速化、配線パターンの設計ミ
スの低減が可能である。
特に、このようなメモリー素子をパッケージに実装し、
並列接続してシステム構成する場合や、また、フリップ
フロップIcを用いて縦続接続する場合には、効果的で
ある。
並列接続してシステム構成する場合や、また、フリップ
フロップIcを用いて縦続接続する場合には、効果的で
ある。
プリント配線基板、41 a % 41 b s 41
c・・・電気接続部、50 a s 50 b −、
50c・・・配線パターン。
c・・・電気接続部、50 a s 50 b −、
50c・・・配線パターン。
第1図は、本発明に従う半導体集積回路用パッケージの
外観斜視図、第2図は、第1図に示すパッケージをプリ
ント配線基板に実装した例を示す図、第3図は、本発明
のパッケージを適用できるメモリー回路の配線図、第4
図は、本発明のパッケージが適用できる3段シフトレジ
スタの回路構成及び実装例を示す図、第5図は、従来の
パッケージの外観図及び第6図は、従来のパッケージの
プリント配線基板上への実装例を示す図である。 10・・・パッケージ本体、20a、20b・・・電気
端子列、30.31.32・・・半導体素子、40・・
・特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
寺 嶋 史 朗買施例 従来例 賠5図 実装イ列 第2図 別の適用例 第4図
外観斜視図、第2図は、第1図に示すパッケージをプリ
ント配線基板に実装した例を示す図、第3図は、本発明
のパッケージを適用できるメモリー回路の配線図、第4
図は、本発明のパッケージが適用できる3段シフトレジ
スタの回路構成及び実装例を示す図、第5図は、従来の
パッケージの外観図及び第6図は、従来のパッケージの
プリント配線基板上への実装例を示す図である。 10・・・パッケージ本体、20a、20b・・・電気
端子列、30.31.32・・・半導体素子、40・・
・特許出願人 住友電気工業株式会社 代理人弁理士 長谷用 芳 樹間
寺 嶋 史 朗買施例 従来例 賠5図 実装イ列 第2図 別の適用例 第4図
Claims (2)
- 1.パッケージ本体と、 前記パッケージ本体を挾んで両側に2列に配列さた電気
端子を有する半導体集積回路用パッケージにおいて、 前記2列に配列された電気端子の一方の列の電気端子の
少なくとも1つの第1種電気端子が上方に屈曲し、他方
の列の少なくとも1つの第2種電気端子が下方に屈曲し
、前記第1種電気端子が前記第2種電気端子とが、それ
らの屈曲部において互いに係合できる半導体集積回路用
パッケージ。 - 2.前記第1種電気端子の幅が、他方の列の第2種電気
端子の幅よりも小さい請求項1記載の半導体集積回路用
パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21424788A JPH0263150A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21424788A JPH0263150A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0263150A true JPH0263150A (ja) | 1990-03-02 |
Family
ID=16652608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21424788A Pending JPH0263150A (ja) | 1988-08-29 | 1988-08-29 | 半導体集積回路用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0263150A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912808A (en) * | 1997-08-11 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor component |
DE102006032490B4 (de) * | 2005-07-22 | 2014-07-03 | Denso Corporation | Halbleitervorrichtung |
-
1988
- 1988-08-29 JP JP21424788A patent/JPH0263150A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5912808A (en) * | 1997-08-11 | 1999-06-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor component |
DE102006032490B4 (de) * | 2005-07-22 | 2014-07-03 | Denso Corporation | Halbleitervorrichtung |
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