CN103927131B - 同步闪存u盘的启动方法及其控制系统 - Google Patents
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Abstract
本发明公开了一种同步闪存U盘的启动方法及其控制系统，其启动方法包括如下步骤：a根据闪存控制器的起始读写时钟将固件的测试数据写至闪存数据缓存区；b根据起始读写时钟将测试数据读至U盘控制器内存区；c对比两内存区的测试数据是否一致，并记录对比结果及读写时钟的相位参数；d闪存控制器的起始读写时钟延迟一个延迟单位，并重复步骤a至d；e当记录结果由一致跳变至不一致时，停止重复步骤d；f从记录结果为一致的连续区间选择一个结果对应的读写时钟相位参数确定U盘访问闪存的时钟相位，并根据该时钟的相位启动U盘。本发明的技术方案可以合理利用同步闪存工作频率较高的优点，且排除了不同类型同步闪存芯片之间的差异以及PCB等因素的影响，大大提高U盘启动的速度和稳定性。
Description
技术领域
本发明涉及U盘存储器领域，更具体地涉及一种同步闪存U盘的启动方法及其控制系统。
背景技术
U盘的软件代码分为两部分，一部分为固件，是固化到U盘控制器芯片ROM里面的程序；另一部分为可以被修改的执行程序，放到存储器RAM中。U盘在启动的时候，需要从闪存当中去搜索配置信息以及把执行程序装载到存储器RAM里面。由于U盘外挂的闪存千差万别，读取数据的相位参数有很大不同，因此可靠地读取闪存的信息非常关键。
现有的技术方案一般是固件用很低的闪存读写频率（10MHz左右）去访问闪存，但是目前USB3.0的U盘普遍使用同步闪存（读写频率最高80MHz），且U盘的容量也越来越大，再使用较低闪存读写频率去搜索整个闪存所耗时间非常的长，而且还存在不可靠的情况出现，造成U盘启动失败。
因此，有必要提供一种改进的同步闪存U盘的启动方法及控制系统来克服上述缺陷。
发明内容
本发明的目的是提供一种同步闪存U盘的启动方法及其控制系统，本发明的技术方案可以合理利用同步闪存工作频率较高的优点，且排除了不同类型同步闪存芯片之间的差异以及PCB等因素的影响，大大提高U盘启动的速度和稳定性。
为实现上述目的，本发明提供了一种同步闪存U盘的启动方法包括如下步骤：a.根据闪存控制器的起始读写时钟将固件的测试数据写至闪存数据缓存区；b.根据闪存控制器的起始读写时钟将闪存数据缓存区的测试数据读至U盘控制器内存区；c.对比闪存数据缓存区内的测试数据与U盘控制器内存区内的测试数据是否一致，并记录对比结果及读写时钟的相位参数；d.闪存控制器的起始读写时钟延迟一个延迟单位，并重复步骤a至d；e.当记录结果由一致跳变至不一致时，停止重复步骤d；f.从记录结果为一致的连续区间选择一个结果对应的读写时钟相位参数确定U盘访问闪存的时钟相位，并根据该时钟的相位启动U盘。
较佳地，在所述步骤e中，当记录结果至少连续为两个不一致时，停止重复步骤d。
较佳地，所述步骤f具体为：从记录结果为一致的连续区间选择中间结果对应的读写时钟相位参数确定U盘访问闪存的时钟的相位。
较佳地，所述步骤b具体为：所述U盘控制器内的倍频器输出一低频时钟至所述闪存控制器，且所述低频时钟作为所述闪存控制器的起始读写时钟；且所述倍频器输出一高频时钟至所述U盘控制器的延时电路，以配置闪存控制器输出的DQS的延迟，一数据锁存器根据延迟后的DQS对闪存控制器输出的测试数据进行采样，并将采样后的测试数据输入至所述U盘控制器内存区。
较佳地，所述延时电路根据所述高频时钟延迟DQS至少一个延迟单位，并输出延迟后的DQS至所述数据锁存器，且所述延迟单位为1个所述高频时钟周期。
较佳地，在所述步骤f中，当记录结果为一致的连续区间的结果数为单数时，选择中间结果对应的读写时钟相位参数确定U盘访问闪存的时钟的相位；当记录结果为一致的连续区间的结果数为双数时，选择两中间结果任意一个对应的读写时钟相位参数确定U盘访问闪存的时钟的相位。
较佳地，还包括步骤j：当记录结果为一致的连续区间大于设定区间的上限时，增加闪存控制器的起始读写时钟的频率，重复步骤a至f。
较佳地，重复步骤j，当记录结果为一致的连续区间位于设定区间且小于设定区间的下限时，停止重复步骤j。
相应地，本发明还提供一种同步闪存U盘的控制系统，用于读取闪存的数据至U盘控制器内存区，包括倍频器、延时电路及数据锁存器，所述倍频器分别输出一高频时钟与一低频时钟，所述低频时钟输入至闪存控制器，且作为所述闪存控制器的起始读写时钟，所述高频时钟输入至所述延时电路，所述闪存控制器根据所述低频时钟输出数据采样脉冲至所述延时电路，所述延时电路根据所述高频时钟延迟数据采样脉冲至少一个延迟单位，并输出延迟后的数据采样脉冲至所述数据锁存器；所述闪存控制器根据所述低频时钟将其数据缓存区的测试数据输出至所述数据锁存器，所述数据锁存器根据输入的数据采样脉冲对输入的测试数据进行采样，并将采样后的测试数据输入至U盘控制器内存区。
较佳地，所述延迟单位为1个所述高频时钟周期。
与现有技术相比，本发明的技术方案在U盘启动的时候，在不改变预先储存的闪存数据前提下，在不同读写时钟相位下，将测试数据写入至闪存的数据缓冲寄存器内，再将该测试数据读到U盘控制器内存区，通过固件对比两个内存区的测试数据，进行相位校准，选择最佳读写时钟相位，获得可以稳定读写操作的读写时钟相位参数以后，再启动U盘正式访问闪存数据的工作；从而合理利用同步闪存工作频率较高的优点，且排除了不同类型同步闪存芯片之间的差异以及PCB等因素的影响，大大提高U盘启动的速度和稳定性。
通过以下的描述并结合附图，本发明将变得更加清晰，这些附图用于解释本发明。
附图说明
图1为本发明同步闪存U盘的启动方法的流程图。
图2为本发明同步闪存U盘的启动方法进行相位校准的时序图。
图3为本发明同步闪存U盘的启动方法进行相位校准的另一时序图。
图4为本发明同步闪存U盘的控制系统的结构框图。
具体实施方式
现在参考附图描述本发明的实施例，附图中类似的元件标号代表类似的元件。如上所述，本发明提供了一种同步闪存U盘的启动方法及其控制系统，本发明的技术方案可以合理利用同步闪存工作频率较高的优点，且排除了不同类型同步闪存芯片之间的差异以及PCB等因素的影响，大大提高U盘启动的速度和稳定性。
请参考图1至图3，描述本发明同步闪存U盘的启动方法。如图所示，所述同步闪存U盘的启动方法包括如下步骤：
步骤S101，根据闪存控制器的起始读写时钟将固件的测试数据写至闪存数据缓存区；在本步骤中，所述闪存控制器的起始读写时钟由U盘控制系统提供，且该读写时钟的频率一般为较低频率的低频时钟，仅为同步闪存最高读写时钟频率的十分之一或更低，该频率可保证被延迟多次后仍能可靠地读取数据；另外，写入的数据为测试数据，且在此时并没有启动闪存编程，因此写入的测试数据对闪存内部存储的其它数据并没有影响。
步骤S102，根据闪存控制器的起始读写时钟将闪存数据缓存区内的测试数据读至U盘控制器内存区；在本步骤中具体地，U盘控制器内的倍频器（PLL）输出所述低频时钟至所述闪存控制器，且所述低频时钟作为所述闪存控制器的起始读写时钟（见图2中的Lo_DQS_S0），从而在实际应用中，可通过设置调节PLL而设置闪存控制器的起始读写时钟的频率；闪存控制器根据所述低频时钟输出数据采样脉冲(DQS)至所述U盘控制器内的延迟电路，且所述PLL输出一高频时钟（见图2中的Hi_Clk）至所述延时电路，以配置闪存控制器输出的DQS的延迟，所述延时电路将延迟后的DQS输入至所述U盘控制器内的数据锁存器，所述数据锁存器根据延迟后的DQS对闪存数据缓存区输出的测试数据进行采样，并将采样后的测试数据输出至U盘控制器内存区。另外，同步闪存的数据读取特性是在DQS的上升沿和下降沿都采样数据，同步闪存数据输出的起始相位见图2中的Lo_DQS_S0所示（此时的DQS没有被延迟），可见DQS和测试数据（DQ，即图2中的Low_DQ）是同时上升，同时下降的，为了可靠读取DQ，从而对DQS进行延时调整，调整为上升沿和下降沿分别在相邻两个测试数据的中央位置，见图2中的Lo_DQS_S2，以保证稳定地采样测试数据。且在本步骤中，所述延时电路根据所述高频时钟延迟DQS至少一个延迟单位，其中，所述延迟单位为1个所述高频时钟周期。
步骤S103，对比闪存数据缓存区内的测试数据与U盘控制器内存区内的测试数据是否一致，并记录对比结果及读写时钟的相位参数；在本步骤中，固件对比两个内存区内的测试数据，如果两个测试数据完全相同，对比成功，则记录为S，同时记录此时被延迟后的DQS的相位参数；如果两个测试数据不相同，对比失败，则记录为F；具体地，当延迟后的DQS对DQ的采样位置满足读数据的建立保持时间，即可使DQS对DQ进行正确采样，即对比测试数据成功（两测试数据完全相同）。
步骤S104，闪存控制器的起始读写时钟延迟一个延迟单位，并重复步骤S101至S104；在本步骤中，通过所述U盘控制器内的延迟电路，在前一个DQS的基础上延迟一个延迟单位（如图2中所示，Lo_DQS_S1在Lo_DQS_S0的基础上延迟了一个延迟单位，其它Lo_DQS_S2、Lo_DQS_S3、Lo_DQS_S4均分别在其前者基础上延迟了一个延迟单位），并重复步骤S101至S104，以使DQS可正确地对DQ进行采样，也即对比测试数据成功；通常DQS一开始对DQ的采样位置并不能满足读数据的建立保持时间，从而通过对DQS进行延迟以将其相位校准至可正确采样DQ的相位；另外，经过多次的重复步骤S101至S104后，可获得如表1所示的读写对比成功和失败的纪录表：
| F | F | F | F | F | S | S | S | S | S | F | F | F | F | F | F |
表1
步骤S105，当记录结果由一致跳变至不一致时，停止重复步骤S104；在本步骤中，通过不断增加DQS延迟单位量，由于DQS对DQ的采样位置依然满足了读数据的建立保持时间，读数据可靠，对比数据成功，从而可得到一个记录结果为连续一致的区间，如表1中“S”所示区间；直到DQS增加到某个延迟单位后（如图2中的Lo_DQS_S4），无法满足读数据的建立保持时间要求，读数据不可靠，对比数据失败，至此，说明表示对比成功的S的区间已结束，不需再对DQS进行延迟，即停止重复步骤S104；但是，在本发明的优选实施方式中，为防止运行时意外的发生，并保证对比结果的准确性，在表示对比失败的F出现至少两个后，才停止对DQS的延迟，当然还可适当延长F的区间再停止对DQS的延迟，只是需要更长的运行时间。
步骤S106，从记录结果为一致的连续区间选择一个结果对应的读写时钟相位参数确定U盘访问闪存的时钟相位，并根据该时钟的相位启动U盘；在本步骤中，当闪存读写时钟的频率比较低时，两测试数据对比成功的次数会较多，成功标志S的多少代表数据的可靠采样窗口大小，即对应的DQS的相位为图2中Lo_DQS_S1到Lo_DQS_S3的区间，通过的DQS参数越多代表测试数据采样窗口越大，但并不是区间内的每个DQS都是合适的相位;在本发明的优选实施方式中，从记录结果为一致的连续区间选择中间结果对应的读写时钟确定U盘访问闪存的时钟相位，从而可保证读取数据最稳定，误差最小，可快速地启动U盘。另外，在实际应用中，记录结果为一致的连续区间的大小通常在不同的情况下会不一致，即表1中S的个数会有差异；当S的个数为单数时，选择中间结果对应的读写时钟相位参数确定U盘访问闪存的时钟的相位；而当S的个数为双数时，则可选择两中间结果中的任意一个对应的读写时钟相位参数确定U盘访问闪存的时钟的相位即可。
从而通过上述步骤，通过在不同的读写时钟相位下对两内存区测试数据的多次对比测试，从而可选择获得最佳的相位快速而稳定地启动U盘，合理利用同步闪存工作频率较高的优点，且排除了不同类型同步闪存芯片之间的差异以及PCB等因素的影响。
众所周知地，闪存读写工作时钟的频率越低，数据的可靠采样窗口越宽，相应地，闪存读写工作时钟的频率越高，数据的可靠采样窗口越窄，可靠采样窗口过宽或过窄都不利于选择最合适的DQS相位。
本发明的优选实施方式中，所述同步闪存U盘的启动方法进一步还包括：
步骤S107，当记录结果为一致的连续区间大于设定区间的上限时，增加闪存控制器的起始读写时钟的频率，重复步骤S101至S106；在本步骤中，所述设定区间的大小通常可按实际需要设定，在此不再细述；当S的连续个数大于设定区间的上限时，可通过设置调节PLL以增加闪存控制器的起始读写时钟的频率，并重复步骤S101至S106，以使S的连续的个数落至设定区间内；其时序图请参考图3，其中，Hi_Clk为PLL输出的高频时钟，Hi_DQS_S0为起始读写时钟，Hi_DQS_S1至Hi_DQS_S4时钟分别在Hi_DQS_S0基础上依次延迟一个延迟单位，Hi_DQ为测试数据。
步骤S108，重复步骤S107，当记录结果为一致的连续区间位于设定区间且小于设定区间的上限时，停止重复步骤S107；当闪存控制器的起始读写时钟频率过低及一次增加的频率量过小时，难以仅增加一次频率量而使S的连续个数可落至设定区间，因此，在本步骤中，通过重复步骤S107以保证S的连续个数可落至设定区间；重复步骤S107使得起始读写时钟的频率的不断增加，使得S的连续个数不断减少，当S的连续个数减少至小于设定区间的下限时，则停止步骤S107，以保证在所有的起始读写时钟频率下，S的连续个数都落在设定区间内。
请再结合参考图4，图4为本发明同步闪存U盘的控制系统的结构框图。本发明的同步闪存U盘的控制系统，用于读取闪存的数据至U盘控制器内存区，其包括倍频器、延时电路及数据锁存器；所述倍频器分别输出一高频时钟clk2与一低频时钟clk1，所述低频时钟clk1输入至闪存控制器，且作为所述闪存控制器的起始读写时钟，所述高频时钟clk2输入至所述延时电路，所述闪存控制器根据所述低频时钟clk1输出数据采样脉冲DQS1至所述延时电路，所述延时电路根据所述高频时钟clk2延迟数据采样脉冲DQS1至少一个延迟单位，并输出延迟后的数据采样脉冲DQS2至所述数据锁存器；所述闪存控制器根据所述低频时钟将其数据缓存区的测试数据DQ输出至所述数据锁存器，所述数据锁存器根据输入的数据采样脉冲DQS2对输入的测试数据DQ进行采样，并将采样后的测试数据DQ输入至U盘控制器内存区。其中，所述延迟单位为1个所述高频时钟周期。在本发明中，通过所述延迟电路对数据采样脉冲DQS1进行多次延迟，直至将采样脉冲DQS2的上升沿和下降沿分别在相邻两个测试数据DQ的中央位置，从而可以可靠地读取测试数据DQ，实现对数据采样脉冲DQS2相位的校准，使同步闪存U盘可快速而稳定地启动。
以上结合最佳实施例对本发明进行了描述，但本发明并不局限于以上揭示的实施例，而应当涵盖各种根据本发明的本质进行的修改、等效组合。
Claims (6)
1.一种同步闪存U盘的启动方法，其特征在于，包括如下步骤：
a.根据闪存控制器的起始读写时钟将固件的测试数据写至闪存数据缓存区；
b.根据闪存控制器的起始读写时钟将闪存数据缓存区的测试数据读至U盘控制器内存区，所述U盘控制器内的倍频器输出一低频时钟至所述闪存控制器，且所述低频时钟作为所述闪存控制器的起始读写时钟；且所述倍频器输出一高频时钟至所述U盘控制器的延时电路，以配置闪存控制器输出的DQS的延迟，一数据锁存器根据延迟后的DQS对闪存控制器输出的测试数据进行采样，并将采样后的测试数据输入至所述U盘控制器内存区，所述延时电路根据所述高频时钟延迟DQS至少一个延迟单位，并输出延迟后的DQS至所述数据锁存器，且所述延迟单位为1个所述高频时钟周期；
c.对比闪存数据缓存区内的测试数据与U盘控制器内存区内的测试数据是否一致，并记录对比结果及读写时钟的相位参数；
d.闪存控制器的起始读写时钟延迟一个延迟单位，并重复步骤a至d；
e.当记录结果由一致跳变至不一致时，停止重复步骤d；
f.从记录结果为一致的连续区间选择一个结果对应的读写时钟相位参数确定U盘访问闪存的时钟相位，并根据该时钟的相位启动U盘。
2.如权利要求1所述的同步闪存U盘的启动方法，其特征在于，在所述步骤e中，当记录结果至少连续为两个不一致时，停止重复步骤d。
3.如权利要求2所述的同步闪存U盘的启动方法，其特征在于，所述步骤f具体为：
从记录结果为一致的连续区间选择中间结果对应的读写时钟相位参数确定U盘访问闪存的时钟的相位。
4.如权利要求1所述的同步闪存U盘的启动方法，其特征在于，在所述步骤f中，当记录结果为一致的连续区间的结果数为单数时，选择中间结果对应的读写时钟相位参数确定U盘访问闪存的时钟的相位；当记录结果为一致的连续区间的结果数为双数时，选择两中间结果任意一个对应的读写时钟相位参数确定U盘访问闪存的时钟的相位。
5.如权利要求1-4任一项所述的同步闪存U盘的启动方法，其特征在于，还包括步骤j：当记录结果为一致的连续区间大于设定区间的上限时，增加闪存控制器的起始读写时钟的频率，重复步骤a至f。
6.如权利要求5所述的同步闪存U盘的启动方法，其特征在于，重复步骤j，当记录结果为一致的连续区间位于设定区间且小于设定区间的下限时，停止重复步骤j。
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| CN108712226B (zh) * | 2018-05-28 | 2020-03-27 | 中国电子科技集团公司第二十九研究所 | 一种芯片半自动同步方法及系统 |
| TWI744157B (zh) * | 2020-12-31 | 2021-10-21 | 瑞昱半導體股份有限公司 | 內嵌式記憶體系統與記憶體測試方法 |
| CN116580742B (zh) * | 2023-07-14 | 2023-09-26 | 芯天下技术股份有限公司 | Nor flash的复位方法、装置、存储芯片及设备 |
| CN117785069B (zh) * | 2024-02-26 | 2024-05-24 | 合肥康芯威存储技术有限公司 | 一种存储器及其参数调整方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027451A2 (en) * | 2000-09-26 | 2002-04-04 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| CN1554069A (zh) * | 2001-09-13 | 2004-12-08 | ��ʽ���������Ƽ� | 存储卡及其初始化设置方法 |
| CN1838311A (zh) * | 2005-03-25 | 2006-09-27 | 凌阳科技股份有限公司 | 串行传输接口的存储器装置以及错误更正方法 |
| CN101089831A (zh) * | 2006-06-14 | 2007-12-19 | 普天信息技术研究院 | 一种提高存储卡数据写入速度的方法 |
| CN102227778A (zh) * | 2008-11-26 | 2011-10-26 | 夏普株式会社 | 非易失性半导体存储装置及其驱动方法 |
| CN102782654A (zh) * | 2009-12-30 | 2012-11-14 | 桑迪士克科技股份有限公司 | 用于执行回拷操作的方法和控制器 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030159076A1 (en) * | 1996-07-19 | 2003-08-21 | Compaq Information Technologies Group, L.P. | Keyboard controller providing power management for a portable computer system |
| US6784797B2 (en) * | 1998-02-26 | 2004-08-31 | Bed-Check Corporation | Microprocessor based bed patient monitor |
| US6470457B1 (en) * | 1998-12-14 | 2002-10-22 | International Business Machines Corporation | Local permanent storage in network computer |
| US6289449B1 (en) * | 1998-12-14 | 2001-09-11 | International Business Machines Corporation | Creating boot code image on a storage medium |
| US6272628B1 (en) * | 1998-12-14 | 2001-08-07 | International Business Machines Corporation | Boot code verification and recovery |
| US6785765B1 (en) * | 2000-06-30 | 2004-08-31 | Micron Technology, Inc. | Status register to improve initialization of a synchronous memory |
| US6839792B2 (en) * | 2000-12-15 | 2005-01-04 | Innovative Concepts, Inc. | Data modem |
| US6675272B2 (en) * | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
| US7425992B2 (en) * | 2004-10-29 | 2008-09-16 | Sharp Laboratories Of America, Inc. | Method and apparatus for upgrading a television system |
| JP4328334B2 (ja) * | 2006-03-13 | 2009-09-09 | パナソニック株式会社 | 半導体集積回路装置 |
| US20100191896A1 (en) * | 2009-01-23 | 2010-07-29 | Magic Technologies, Inc. | Solid state drive controller with fast NVRAM buffer and non-volatile tables |
| US8219851B2 (en) * | 2009-12-29 | 2012-07-10 | Intel Corporation | System RAS protection for UMA style memory |
| US9367107B2 (en) * | 2011-10-19 | 2016-06-14 | Psion Inc. | Method and system for controlling reset state change in a system-on-a-chip device |
-
2014
- 2014-03-25 CN CN201410112035.4A patent/CN103927131B/zh active Active
- 2014-09-15 US US14/486,464 patent/US9645921B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002027451A2 (en) * | 2000-09-26 | 2002-04-04 | Sun Microsystems, Inc. | Method and apparatus for reducing power consumption |
| CN1554069A (zh) * | 2001-09-13 | 2004-12-08 | ��ʽ���������Ƽ� | 存储卡及其初始化设置方法 |
| CN1838311A (zh) * | 2005-03-25 | 2006-09-27 | 凌阳科技股份有限公司 | 串行传输接口的存储器装置以及错误更正方法 |
| CN101089831A (zh) * | 2006-06-14 | 2007-12-19 | 普天信息技术研究院 | 一种提高存储卡数据写入速度的方法 |
| CN102227778A (zh) * | 2008-11-26 | 2011-10-26 | 夏普株式会社 | 非易失性半导体存储装置及其驱动方法 |
| CN102782654A (zh) * | 2009-12-30 | 2012-11-14 | 桑迪士克科技股份有限公司 | 用于执行回拷操作的方法和控制器 |
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