CN109358815B - 一种nand闪存数据管理方法和装置 - Google Patents
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Abstract
本申请公开了一种NAND闪存数据管理的方法和装置，该方法包括：每隔预设周期触发目标NAND闪存数据的读操作，预设周期是根据目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于目标NAND闪存数据的读操作，在预设周期内读取目标NAND闪存各个plane中的各个block。可见，基于读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发完成对目标NAND闪存数据的读操作，有效减小目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小纠正开销、提高读取性能。
Description
技术领域
本申请涉及计算机技术领域，尤其涉及一种NAND闪存数据管理的方法和装置。
背景技术
随着信息科学技术的发展，在实际应用中经常使用固态硬盘(英文：Solid StateDrives，缩写：SSD)，在进行SSD中NAND闪存的存储周期内，各种各样的因素都可能使得数据发生错误，因此，SSD增加了错误检查和纠正(英文：Error Checking and Correcting，缩写：ECC)功能，用于在读取NAND闪存数据，检测数据的正确性并纠正部分错误，以降低数据比特错误率(英文：Bit Error Ratio，缩写：BER)。
基于对SSD中NAND闪存数据的研究可知，当进行一次NAND闪存数据读操作后，NAND闪存数据的数据BER会逐渐降低，一段时间后再逐渐升高，也就是说，若长时间不进行NAND闪存数据读操作，NAND闪存数据的数据BER会逐渐升高，当后续再次进行NAND闪存数据读操作时，数据BER较高。
发明人经过研究发现，若长时间不读取NAND闪存数据，当再次读取NAND闪存数据时，仅仅使用ECC技术进行数据错误检查和纠正，已经无法有效实现降低数据BER的目的，需要采用其他技术手段，增加错误检查和纠正开销，降低NAND闪存数据读取性能。
发明内容
本申请所要解决的技术问题是，提供一种NAND闪存数据管理的方法和装置，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
第一方面，本申请实施例提供了一种NAND闪存数据管理的方法，该方法包括：
每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；
响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
可选的，所述响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block，包括：
响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
对于每个plane，在预设周期内串行读取plane中各个block。
可选的，所述对于每个plane，在预设周期内串行读取plane中各个block，具体为：
对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page，所述预设page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
可选的，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
可选的，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
第二方面，本申请实施例提供了一种NAND闪存数据管理的装置，该装置包括：
触发单元，用于每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；
读取单元，用于响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
可选的，所述读取单元包括执行子单元和读取子单元；
所述执行子单元，用于响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
所述读取子单元，用于对于每个plane，在预设周期内串行读取plane中各个block。
可选的，所述读取子单元具体用于：
对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page，所述预设page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
可选的，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
可选的，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
与现有技术相比，本申请至少具有以下优点：
采用本申请实施例的技术方案，每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个plane中的各个block。由此可见，基于研究读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发对目标NAND闪存数据的读操作完成目标NAND闪存各个block的读取，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为本申请实施例中提供的NAND闪存数据的数据BER的变化规律示意图；
图2为本申请实施例提供的一种应用场景所涉及的系统框架示意图；
图3为本申请实施例提供的一种NAND闪存数据管理的方法的流程示意图；
图4为本申请实施例提供的另一种NAND闪存数据管理的方法的流程示意图；
图5为本申请实施例提供的一种NAND闪存数据管理的装置的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
现阶段，基于对SSD中NAND闪存数据的大量研究可知，NADA闪存数据的数据BER会随着存储时间和读取操作发生变化，如图1所示的NAND闪存数据的数据BER的变化规律示意图，其中横坐标为长时间不进行NAND闪存数据读操作条件下第一次读操作后的时间，纵坐标为NAND闪存数据的数据BER。可以得到当进行一次NAND闪存数据读操作后，NAND闪存数据的数据BER在一段时间内会逐渐降低至最低，然后再逐渐升高。也就是说，若长时间不进行NAND闪存数据读操作，NAND闪存数据的数据BER会逐渐升高，当后续再次进行NAND闪存数据读操作时，数据BER较高，此时，仅仅使用ECC技术进行数据错误检查和纠正，已经无法有效实现降低数据BER的目的，需要采用其他技术手段，增加错误检查和纠正开销，降低NAND闪存数据读取性能。
为了解决这一问题，在本申请实施例中，每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个plane中的各个block。由此可见，基于研究读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发对目标NAND闪存数据的读操作完成目标NAND闪存各个block的读取，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
举例来说，本申请实施例的场景之一，可以是应用到如图2所示的场景中，该场景包括处理器201和SSD202，其中，SSD202包括缓存和目标NAND闪存。处理器201每隔预设周期触发SSD202中目标NAND闪存数据的读操作，预设周期是指目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间；响应于目标NAND闪存数据的读操作，处理器201在预设周期内读取SSD202中目标NAND闪存各个plane中的各个block至缓存。
可以理解的是，在上述应用场景中，虽然将本申请实施方式的动作描述由处理器201执行，但是，本申请在执行主体方面不受限制，只要执行了本申请实施方式所公开的动作即可。
还可以理解的是，上述场景仅是本申请实施例提供的一个场景示例，本申请实施例并不限于此场景。
下面结合附图，通过实施例来详细说明本申请实施例中NAND闪存数据管理的方法和装置的具体实现方式。
示例性方法
参见图3，示出了本申请实施例中一种NAND闪存数据管理的方法的流程示意图。在本实施例中，所述方法例如可以包括以下步骤：
步骤301：每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的。
可以理解的是，基于上述对SSD中NAND闪存数据的大量研究可知，在NAND闪存数据长时间未进行读操作条件下，第一次读操作执行后数据比特错误率由高下降至最低后，比特错误率会逐渐上升，若此时再进行目标NAND闪存数据的读操作，就存在数据BER较高，需要采用其他错误检查和纠正技术手段，增加开销、降低读取性能的问题。为了避免该问题，可以预先统计得到目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间，基于该所经过的时间确定预设周期，预设周期应该小于等于该所经过的时间。基于预设周期定时触发目标NAND闪存数据的读操作，使得相邻两次读操作之间的时间段内，数据比特错误率不会出现逐渐上升的情况。
需要说明的是，NAND闪存数据的读操作，可以分为读取NAND闪存数据至缓存和读取缓存数据至DDR内存的两个操作步骤，考虑到本实施例的实际目的是对目标闪存数据进行刷新，以避免数据BER上升，则不需要NAND闪存中的具体数据，仅仅触发读取NAND闪存数据至缓存的操作即可，既可以有效减少读操作时间，也可以降低了读操作带来的系统开销。因此，在本实施例的一些实施方式中，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
步骤302：响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
需要说明的是，由于NAND闪存包括多个plane，每个plane包括多个block，基于读取NAND闪存数据的特性，每个plane中的多个block是串行读取的，为了完成NAND闪存中多个plane中多个block的读操作，对于多个plane的而言，需要并行多个plane的读操作，其中，plane中各个block读取总时间不能超过预设周期。因此，在本实施例的一些实施方式中，所述步骤302例如可以包括以下步骤：
步骤A：响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
步骤B：对于每个plane，在预设周期内串行读取plane中各个block。
其中，需要说明的是，每个block包括多个page，page是最小读单位，读取block具体是读取block所包括的page，由于基于对读操作的大量研究可知，对block中不同的page进行读操作后，数据比特错误率下降程度不同，经过统计对比分析，可获得每个block中各个page读操作执行后数据比特错误率下降最多的page，将其作为预设page，只读取每个block对应的预设page即可。因此，在本实施例的一些实施方式中，所述步骤B例如具体可以为：对于每个plane，在预设周期内串行读取plane中各个block对应的预设page，所述预设page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
需要说明的是，虽然对于每个plane，在预设周期内完成plane中各个block，即可有效减小进行目标NAND闪存数据读操作时的数据BER，但是考虑到plane中各个block的读操作较为集中或者较为频繁时容易引起读取性能下降，则尽量将各个block之间的间隔读取时间设置为相同，且总读取时间下雨等于上述预设周期。因此，在本实施例的一些实施方式中，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
例如，假设1个plane包括n个block，预设周期为目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间m，考虑block读操作所用时间相对于n个block之间的间隔读取时间很小，可以忽略不计，则n个block之间的间隔读取时间为
通过本实施例提供的各种实施方式，每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个plane中的各个block。由此可见，基于研究读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发对目标NAND闪存数据的读操作完成目标NAND闪存各个block的读取，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
参见图4，示出了本申请实施例中另一种NAND闪存数据管理的方法的流程示意图。在本实施例中，所述方法例如可以包括以下步骤：
步骤401：根据目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间，确定预设周期为m。
步骤402：根据目标NAND闪存每个block中各个page读操作执行后数据比特错误率下降情况，确定对应的预设page。
步骤403：每隔预设周期m触发读取目标NAND闪存数据至缓存的读操作。
步骤404：响应于读取目标NAND闪存数据至缓存的读操作，并行执行目标NAND闪存各个plane的读操作。
步骤405：对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page至缓存，plane中各个block之间的间隔读取时间相同，且各个block之间的间隔读取时间相加小于等于预设周期。
通过本实施例提供的各种实施方式，每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个plane中的各个block。由此可见，基于研究读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发对目标NAND闪存数据的读操作完成目标NAND闪存各个block的读取，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
示例性设备
参见图5，示出了本申请实施例中一种NAND闪存数据管理的装置的结构示意图。在本实施例中，所述装置例如具体可以包括：
触发单元501，用于每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；
读取单元502，用于响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
可选的，所述读取单元502包括执行子单元和读取子单元；
所述执行子单元，用于响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
所述读取子单元，用于对于每个plane，在预设周期内串行读取plane中各个block。
可选的，所述读取子单元具体用于：
对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page，所述预设page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
可选的，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
可选的，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
通过本实施例提供的各种实施方式，每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个plane中的各个block。由此可见，基于研究读取操作后目标NAND闪存数据的数据BER变化规律得到的预设周期，定时触发对目标NAND闪存数据的读操作完成目标NAND闪存各个block的读取，能够有效减小进行目标NAND闪存数据读操作时的数据BER，不需要增加其他用于错误检查和纠正技术手段，从而减小错误检查和纠正开销，提高NAND闪存数据读取性能。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述，仅是本申请的较佳实施例而已，并非对本申请作任何形式上的限制。虽然本申请已以较佳实施例揭露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (10)
1.一种NAND闪存数据管理的方法，其特征在于，包括：
每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；
响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
2.根据权利要求1所述的方法，其特征在于，所述响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block，包括：
响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
对于每个plane，在预设周期内串行读取plane中各个block。
3.根据权利要求2所述的方法，其特征在于，所述对于每个plane，在预设周期内串行读取plane中各个block，具体为：
对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page，所述预设页page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
4.根据权利要求1所述的方法，其特征在于，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
5.根据权利要求1所述的方法，其特征在于，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
6.一种NAND闪存数据管理的装置，其特征在于，包括：
触发单元，用于每隔预设周期触发目标NAND闪存数据的读操作，所述预设周期是根据所述目标NAND闪存数据长时间未进行读操作从第一次读操作执行后数据比特错误率由高下降至最低所经过的时间确定的；
读取单元，用于响应于所述目标NAND闪存数据的读操作，在所述预设周期内读取所述目标NAND闪存各个平面plane中的各个块block。
7.根据权利要求6所述的装置，其特征在于，所述读取单元包括执行子单元和读取子单元；
所述执行子单元，用于响应于所述目标NAND闪存数据的读操作，并行执行所述目标NAND闪存各个plane的读操作；
所述读取子单元，用于对于每个plane，在预设周期内串行读取plane中各个block。
8.根据权利要求7所述的装置，其特征在于，所述读取子单元具体用于：
对于每个plane，在预设周期内串行读取plane中各个block对应的预设页page，所述预设页page是指每个block中各个page读操作执行后数据比特错误率下降最多的page。
9.根据权利要求6所述的装置，其特征在于，所述目标NAND闪存数据的读操作具体为读取所述目标NAND闪存数据至缓存的读操作。
10.根据权利要求6所述的装置，其特征在于，所述plane中各个block之间的间隔读取时间相同，且所述各个block之间的间隔读取时间相加小于等于所述预设周期。
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