JP4115028B2 - 集積回路デバイス及びそれを搭載したモジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板などを利用した集積回路デバイス及びそれを搭載したモジュールに関し、特に、高速なデータの入出力に対応した新規なチップ上の外部端子と外部リードとの構成を有するメモリデバイスなどの集積回路デバイスとそれを搭載したモジュールに関する。
【０００２】
【従来の技術】
集積回路デバイスは、半導体基板内に集積回路と外部との接続用の外部端子とを形成したチップと、その外部端子を外部に引き出す複数のリードと、チップ全部とリードの一部を被覆するプラスチック樹脂からなるパッケージとを有する。複数のリードとチップ上の外部端子とは、通常はワイヤーボンディング法により取り付けられる接続用ワイヤーにより接続される。また、このように内部にチップを有し外部に複数のリードを引き出した集積回路デバイスは、小さなプリント基板上に複数個搭載され、モジュールの形態にされる。集積回路デバイスが例えばＤＲＡＭなどのメモリデバイスの場合は、複数のメモリデバイスをプリント基板上に搭載してメモリモジュールとして利用される。メモリモジュールのプリント基板の一辺には、複数の接続端子が設けられ、メモリモジュール基板の一辺がマザーボード上のメモリモジュールコネクタに差し込まれることで搭載される。
【０００３】
図１は、従来の集積回路デバイスの構造を示す図である。この例は、同期型のＤＲＡＭ（ＳＤＲＡＭ）からなるメモリデバイス２０の構造である。半導体基板からなるチップ１０には、図示しないメモリ回路が形成され、チップの中央部に一列に、外部端子１６が設けられる。外部端子１６には、アドレス端子Ａ０〜Ａ１２、電源端子ＶCC、ＶSS、コマンド信号端子/CS, /RAS,/CAS,/WE、クロックＣＬＫ、データの入出力端子ＤＱ０〜ＤＱ１５、入出力端子用の電源端子ＶCCQ、ＶSSQ、入出力マスク信号端子DQMU、DQMLなどが含まれる。このように、外部端子をチップ１０の中央部に一列に配置することにより、チップ内部での配線を左右対称に且つ均等な長さにレイアウトすることが可能になり、高速メモリデバイスとして好都合である。
【０００４】
これらのチップ上の外部端子１６と接続するために、複数のリード１２がチップ１０の外部からチップ上に延長され、ワイヤー１８により接続される。そして、チップ１０全体とリード１２の一部が、プラスチックモールドよりなるパッケージ１４により被覆され、リード１２の他端は外部に引き出される。このように、チップ１０上にリードが延長される構成は、一般にリード・オン・チップ構造と称され、ＤＲＡＭなどのメモリデバイスでは広く利用される。
【０００５】
図２は、図１のメモリデバイスを搭載したメモリモジュールの例を示す図である。図２には、プリント基板からなるモジュール基板２２上に複数のメモリデバイス２０が搭載された場合の一部分が示される。具体的には、例えばモジュール基板２２の左右に４個ずつのメモリデバイス２０が搭載されるが、図２には、その中央部の右側の２個のメモリデバイスが示されるだけである。モジュール基板２２の下側の一辺には、メモリデバイスのリードとモジュール基板内配線を介して接続される外部端子群が形成される。
【０００６】
そして、複数のメモリデバイスに共通のクロックＣＬＫ、コマンド/CS, /RAS,/CAS,/WE、アドレス信号Ａ０〜Ａ１２に対する共通外部端子群２４は、基板２２の中央部に集中して設けられ、それらからモジュール基板２２の内部配線２５により、左右のメモリデバイス２０に並列に供給される。従って、それぞれのメモリデバイス２０の上部に、これらのリード端子群が設けられる。また、各メモリデバイス２０に固有のデータ入出力端子ＤＱ０〜ＤＱ１５と、それの入出力マスク信号ＤＱＭやデータ入出力のタイミングを制御するＤＱストローブ信号ＤＱＳ等のメモリデバイスに個別の外部端子群２３は、それぞれのメモリデバイス２０の位置に対応する位置に設けられる。そして、図される如くメモリデバイスの下半分に位置するリード群とモジュール基板２２の外部端子群２３とが、内部配線で接続される。尚、データ入出力用の電源VCCQ、ＶSSQとは、図示しない電源配線により接続される。
【０００７】
【発明が解決しようとする課題】
ところで、近年においてデータの入出力速度をより高速化するための、ダブル・データ・レート（ＤＤＲ）型のＳＤＲＡＭが提案されている。この高速型のＳＤＲＡＭでは、アドレスやコマンド信号は、クロックＣＬＫに同期して入力されるが、データの入力と出力は、クロックＣＬＫとは異なるデータ入出力ストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジに同期して行われる。従って、データ入出力端子ＤＱと、そのマスクを制御するデータマスク信号ＤＱＭに加えて、データ入出力ストローブ信号ＤＱＳは、より高速動作が要求され、従って、メモリモジュール内のモジュール基板内での配線長もそれぞれ同程度であることが、タイミング制御の理由から好ましい。
【０００８】
しかしながら、図２に示した通り、従来のメモリデバイス構造では、メモリデバイス２０の両側にデータ入出力端子ＤＱ、データマスク信号ＤＱＭ、そしてデータ入出力ストローブ信号ＤＱＳが設けられ、モジュール基板２２の下辺の外部端子群と接続する配線の長さが、均一にならない。図２の例では、同じデータ入出力端子ＤＱ１とＤＱ１４に対する基板内配線は、一方が他方に比べて極端に短くなる。また、データマスク信号ＤＱＭ、ＤＱＬに対する基板内配線も、一方が長く、他方が短くなっている。これらの信号は、いずれも高速動作の理由から、メモリデバイス上でのタイミングはできるだけそろっていることが要求されるが、上記の如き基板内配線の長さのばらつきは、かかる要求を満たすことはできない。
【０００９】
更に、図２の例では、データ入出力ストローブ信号ＤＱＳのモジュール基板内での配線の長さに比較して、データ入出力端子ＤＱ１やデータマスク信号ＤＱＭＬもモジュール基板内での長さが長くなり、アンバランスとなり、ストローブ信号ＤＱＳのタイミングとデータ入出力端子ＤＱ１やデータマスク信号ＤＱＭＬとのタイミングにずれが発生し、メモリデバイス２０内での両者の同期がとれなくなる。更に、一部のデータ入出力端子やデータマスク信号等のモジュール基板内での配線長さが長くなり、そこでの配線容量による伝播信号の波形がなまってしまい、入出力電圧レベルの規格を満足できなくなる。
【００１０】
そこで、本発明の目的は、データ入出力端子等に接続されるモジュール基板内配線の長さを全て同等にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１１】
更に、本発明の目的は、データ入出力端子等に接続されるモジュール基板内配線の長さを最短にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１２】
更に、本発明の目的は、アドレスやコマンド信号端子に接続される共通の基板内配線の配置を容易にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、チップの第１の辺に沿ってデータ入出力端子群を配置する。そして、第１の辺に沿ってデータ入出力端子用リード群を配置し、チップ上のデータ入出力端子群と接続することを特徴とする。このデータ入出力端子群には、複数のデータ入出力端子ＤＱと、そのタイミングを制御するデータ入出力ストローブ信号の端子ＤＱＳと、データ入出力用電源端子VCCQ、VSSQと、必要に応じてデータマスク信号の端子ＤＱＭが含まれる。これらのデータ入出力端子用リード群は、データ入出力端子ＤＱとデータ入出力ストローブ信号端子ＤＱＳに接続され、チップの第１の辺に沿って配置されるので、プラスチックモールド等により封止された後のデバイスにおいて、上記第１の辺に沿って一列にデータ入出力端子群用のリード端子群が配置される。
【００１４】
従って、この集積回路デバイスをモジュール基板上に複数個搭載しても、その第１の辺に対向するモジュール基板の辺上にデータ入出力端子群用の外部端子を配置し、リード端子群と最短距離で同等の長さの基板内配線で接続することが可能になる。
【００１５】
尚、データ入出力端子群には、データ入出力回路用の電源端子VCCQとVSSQとが複数個混在する。そして、チップ内の外部端子のピッチに比べてリードのピッチが大きくなる傾向にある。従って、本発明では更に、データ入出力回路用の電源端子群に対するリードは、チップ上に延長されたリード・オン・チップ構造にし、上記集積回路デバイスの第１の辺に並べられた複数のデータ入出力用リード群の幅と、チップ上のデータ入出力端子群の幅とがバランスするようにする。
【００１６】
上記の目的は、本発明によれば、複数のデータ入出力端子を有する集積回路デバイスにおいて、
集積回路が形成され、第１の辺に沿って前記複数のデータ入出力端子とデータ入出力用電源端子とを有するデータ入出力端子群が形成されたチップと、
前記第１の辺に対向する第１の辺に沿って配置され、前記チップ上のデータ入出力端子と接続されるデータ入出力端子用リード群と、
前記チップ上に延長され前記データ入出力用電源端子に接続される入出力用電源端子用リードと
前記チップと前記リードの一部を被覆するパッケージ部とを有することを特徴とする。
【００１７】
更に、上記の発明において、
前記データ入出力用電源端子用リードの一端は前記チップ上に延長され、他端は、前記パッケージ部の前記第１の辺上であって、前記データ入出力端子用リード群の外側に配置されることを特徴とする。
【００１８】
更に、上記の発明において、
前記データ入出力端子群は、更に、データ入出力のタイミングを制御するデータ入出力ストローブ信号端子を含み、更に、前記チップは、アドレス端子とコマンド端子及びそれらのタイミングを制御するクロック端子とを含む共通信号端子群を、前記第１の辺と異なる辺上に配置したことを特徴とする。
【００１９】
更に、上記の発明において、
前記入出力用電源端子用リードが、前記チップ上で高電源用リードと低電源用リードを有する複数層構造を有し、当該高電源用リードと低電源用リードとの間に誘電体層を介在して電源コンデンサを構成することを特徴とする。
【００２０】
更に、上記の発明において、
前記共通信号端子群に接続される共通信号端子用リード群が、一端が前記チップ上の共通信号端子群の近傍まで延在し、他端が、前記パッケージの第１の辺と隣接する第２又は第３の辺上で外部に引き出されていることを特徴とする。
【００２１】
上記の目的を達成するために、第２の発明は、モジュールに関し、上記発明の複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続されていることを特徴とする。
【００２２】
上記の目的を達成するために、第２の発明は、モジュールに関し、上記発明の複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続され、
前記複数の集積回路デバイスの共通信号端子用リード群が、前記モジュール基板上に配置されたモジュール共通信号端子用配線と並列に接続されることを特徴とする。
【００２３】
上記発明によれば、半導体デバイスに固有のデータ入出力端子やそのストローブ信号端子は、デバイスから同じ距離でリード群に接続され、更に、そのリード群は、最短距離で且つ同等の距離でモジュール基板の外部端子に接続される。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。本発明は、メモリモジュールをはじめとする広く集積回路デバイスとそのモジュールに適用できる。但し、以下の実施の形態例では、メモリモジュールとそのモジュールを例にして説明する。
【００２５】
図３は、第１の実施の形態例におけるメモリデバイスを示す図である。この例では、チップ１０の下辺である第１の辺に沿って、データ入出力端子群３０Ｂが配置される。データ入出力端子群３０Ｂには、データ入出力端子ＤＱ０〜ＤＱ１５、これらのデータ入出力のタイミングを制御するデータ入出力ストローブ信号端子ＤＱＳ、及びデータ入出力のマスクのタイミングを制御するデータ入出力マスク信号端子ＤＱＭＬ，ＤＱＭＵを含む。更に、データ入出力端子群３０Ｂには、図示しないチップ１０上に形成されるデータ入出力回路に供給されるデータ入出力用電源端子VCCQ、VSSQを含み、それら４対の電源端子は、上記データ入出力端子群の間に設けられる。
【００２６】
また、チップ１０の第１の辺とは異なる上辺に沿って、共通信号端子群３０Ａが配置される。共通信号端子群３０Ａには、アドレス端子Ａ０〜Ａ１２と、コマンド端子/CS,/RAS,/CAS,/WEと、クロック端子ＣＬＫと、クロックイネーブル端子ＣＫＥと電源VCC、VSSとが含まれる。
【００２７】
第１の実施の形態例におけるメモリデバイスには、更に、チップの外部端子群を外部に引き出すリード群１２Ａ，１２Ｂが設けられる。チップ１０の第１の辺に対向する位置に、データ入出力端子用リード群３３が配置される。このデータ入出力端子用リード群３３は、データ入出力端子ＤＱ０〜ＤＱ１５、データ入出力マスク端子DQML,DQMU及びデータストローブ信号端子ＤＱＳに接続されるリードを含む。これらのリード群３３は、その横幅が、チップ１０内の入出力端子群３０Ｂが配置される第１の辺の幅とほぼ同等になるように、配列される。そして、リード群３３は、チップ１０の第１の辺上に設けられたデータ入出力端子群３０Ｂ内の対応する端子と、ワイヤーによって直接接続される。
【００２８】
通常、チップ１０上の外部端子群３０Ｂのピッチは、それに接続されるリード群１２Ｂより小さい。従って、両者の横幅を整合させることは困難である。そこで、第１の実施の形態例では、チップの第１の辺上に形成される外部端子群３０Ｂの内、４対のデータ入出力用電源端子VCCQ、VSSQに対しては、チップ１０上に延在する電源用リード３４，３６を設け、第１の辺に対向する位置に配置されたリードではなく、それらの電源用リード３４，３６とワイヤーを介して接続する。そして、その電源用リード３４，３６は、第１の辺の両側の辺から迂回し、第１の辺に対向するパッケージ１４の第１の辺（図中下辺）に延在される。その結果、電源用リード３４，３６も、データ入出力端子用リード群３３と同じ辺上に並べられる。
【００２９】
一方、アドレス端子やコマンド端子等のメモリモジュール構成になった時に共通に接続される共通信号端子群３０Ａに対するリード群１２Ａは、チップ１０の上辺に対向する辺上に、並べて配置される。そして、これらのリード群１２Ａも、共通信号端子群３０Ａの対応する端子とワイヤーによって接続される。
チップ１０とリード群１２Ａ、１２Ｂの一端を被覆するプラスチック樹脂からなるパッケージ１４が設けられると、パッケージ１４の下辺に沿って一列に、データ入出力端子用リード群１２Ｂが配置され、パッケージ１４の上辺に沿って一列に、共通端子用リード群１２Ａが配置される。
【００３０】
図４は、第２の実施の形態例におけるメモリデバイスを示す図である。この例では、チップ１０の構成は、第１の実施の形態例と同じである。即ち、チップ１０の下辺に位置する第１の辺上に、データ入出力端子群３０Ｂは配置され、それに対向してデータ入出力端子用リード群１２Ｂが配置される。また、リード群１２Ｂの両端には、データ入出力端子群３０Ｂ内に配置された４対の電源端子と接続されるリード・オン・チップ構造の電源用リード３４，３６が引き出される。更に、チップ１０の上辺には、共通信号端子群１２Ａが設けられ、それに対向して共通信号端子用リード群１２Ａが設けられ、ワイヤーを介して対応する端子とリードが接続される。
【００３１】
第２の実施の形態例では、共通信号端子群３０Ａ内に配置された電源VCC、VSSに接続される電源用リード３８，３９が、リード・オン・チップ構造をなし、共通信号端子用リード群１２Ａの両端に、引き出される。そして、データ入出力用電源用リード３４，３６は、チップ１０上で比較的大きな面積を有して、階層構造で形成される。そして、これらのデータ入出力用電源用リード３４，３６の間には、図示しない誘電体層が形成され、両リード３４，３６とその誘電体層により、第１のチップコンデンサが構成される。即ち、データ入出力電源間に挿入される第１のチップコンデンサが、チップ１０上の広い領域を利用して形成され、比較的大きな容量を実現することができる。この第１のチップコンデンサにより、データ入出力用電源間のノイズが、吸収される。
【００３２】
また、共通信号端子側の電源用リード３８，３９も、リード・オン・チップ構造をなし、チップ１０上で比較的広い面積を有して、階層構造に形成される。そして、これらの共通信号用電源用リード３８，３９間には、図示しない誘電体層が形成され、同様に第２のチップコンデンサが形成される。この第２のチップコンデンサも、両電源ＶCC、VSS間のノイズを吸収することができる。
第２の実施の形態例におけるメモリデバイスも、チップ１０とリード群１２Ａ、１２Ｂの一端を被覆するプラスチック樹脂からなるパッケージ１４が設けられると、パッケージ１４の下辺に沿って一列に、データ入出力端子用リード群１２Ｂが配置され、パッケージ１４の上辺に沿って一列に、共通端子用リード群１２Ａが配置される。
【００３３】
図５は、第１及び第２のメモリデバイスを搭載したメモリモジュールを示す図である。第１及び第２のメモリデバイスは、第１の辺に沿ってデータ入出力端子用リード群１２Ｂを設け、第１の辺に対向する上辺に沿って共通信号端子用リード群１２Ａを設けた。かかる複数のメモリデバイス２０は、図５に示される通り、第１の辺が、モジュール基板２２の下辺に対向するように配列される。従って、メモリデバイス２０の個別のデータ入出力端子用リード群１２Ｂは、モジュール基板２２の下辺に沿って形成されたモジュール用外部端子群の内、データ入出力用外部端子群２３に対向して配置される。従って、リード群１２Ｂと外部端子群２３とは、最短で同じ長さのモジュール内配線５６によって、接続することができる。
【００３４】
一方、各メモリデバイス２０の共通信号用リード群１２Ａは、第１の辺と対向する上辺に沿って配置される。従って、モジュール基板２２の下辺に配置されたモジュール用外部端子群の内の共通信号用外部端子群２４に接続され、左右に配置される複数のメモリデバイス２０に対して、並列にモジュール内配線２５を設けることができる。図示されないが、このモジュール内配線２５は、クロックＣＬＫ、アドレス信号Ａ０〜Ａ１２、コマンド信号/CS,/RAS,/CAS,/WE用のリード１２Ａに、接続される複数の配線群を有する。
【００３５】
上記のメモリモジュール構成によれば、高速動作が要求されるデータ入出力信号に関するモジュール用外部端子２３、メモリデバイスのリード群１２Ｂ、及びチップ内の端子群３０Ｂとが、それぞれほぼ等距離で最短のモジュール内配線５６，リード１２Ｂ及びワイヤーで接続される。従って、高速動作に対してタイミングの整合性がとれ、また、信号波形のなまりの問題も解決される。
【００３６】
図６は、第３の実施の形態例におけるメモリデバイスを示す図である。この例も、第１の実施の形態例と同様に、チップ１０の第１の辺（下辺）上にデータ入出力端子群３０Ｂが設けられ、それに対向する上辺に、共通信号端子群３０Ａが設けられる。また、第１の実施の形態例と同様に、データ入出力端子群３０Ｂに対向して、リード群１２Ｂが配置される。また、データ入出力端子群３０Ｂ内の４対の電源端子VCCQ、VSSQに対しては、リード・オン・チップ構造の電源用リード３４，３６が、チップ上に延在して設けられて、チップ上の電源端子とワイヤーで接続される。そして、その電源リード３４，３６の他端が、リード群１２Ｂの両端に引き出される。
【００３７】
第３の実施の形態例における特徴的な点は、共通信号端子群３０Ａに接続されるリード群が、全てリード・オン・チップ構造をなし、その左半分のリード群１２Ｃは、チップ１０の第１の辺に対して左側の辺上に引き出される。また、右半分のリード群１２Ｄは、チップ１０の第１の辺に対して右側の辺上に引き出される。これらのリード群１２Ｃ、１２Ｄの配置は、モジュール基板上に搭載された時に、モジュール基板内配線との接続を容易にする。
【００３８】
図７は、第４の実施の形態例におけるメモリデバイスを示す図である。この例では、データ入出力端子群２０Ｂとそのリード群１２Ｂとは、第３の実施の形態例と同じである。第３の実施の形態例と異なるところは、アドレス信号、コマンド信号、クロックＣＬＫ、クロックイネーブルＣＫＥ及び電源を含む共通信号端子群が、チップ１０の左右の辺上に分かれて配置されている点である。この共通信号端子群３０Ｃ、３０Ｄに対向する位置に、それぞれのリード群１２Ｃ、１２Ｄが設けられ、ワイヤーを介して接続される。
【００３９】
第４の実施の形態例において、チップ上の共通信号端子群３０Ｃ、３０Ｄを、図１に示される様に、チップ１０上の中央部に一列に配置しても良い。そのようにチップ中央部に配列された共通信号端子群に対して、図１の様にリード・オン・チップ構造のリード群を設けてワイヤーで接続し、それらのリード群を左右の辺に分けて引き出しても良い。
【００４０】
上記した第３及び第４の実施の形態例では、データ入出力端子用リード群１２Ｂが、パッケージ１４の第１の辺上に配列され、共通信号端子用リード群１２Ｃ，１２Ｄが、パッケージ１４の左右の辺上に分かれて配置される。
【００４１】
図８は、第３及び第４のメモリデバイスを搭載したメモリモジュールを示す図である。このメモリモジュールも、モジュール基板２２の下辺にモジュール用外部端子群が形成される。そして、メモリデバイス２０の下辺（第１の辺）にそって形成されるリード群１２Ｂは、対向するモジュール用外部端子群２３と直接、同じ長さで最短の配線５６により接続される。更に、第３、第４のメモリデバイスは、共通信号端子用リード群１２Ｃ、１２Ｄが、第１の辺の両側の左右の辺に沿って形成されるので、それらを共通に接続するモジュール内配線２５も、横方向に沿って延在するようの設けられる。図示されないが、この配線２５には、クロックＣＬＫ、クロックイネーブルＣＫＥ、アドレスＡ０〜Ａ１２、及びコマンドに対するリードに接続されるそれぞれの配線が含まれ、各メモリデバイスの共通信号端子用リード群１２Ｃ，１２Ｄと並列に接続される。またこの配線２５は、モジュール基板２２の下辺上のモジュール用外部端子２４に接続される。
【００４２】
図８のメモリモジュールにおいても、高速動作が要求されるデータ入出力信号に関するモジュール用外部端子２３、メモリデバイスのリード群１２Ｂ、及びチップ内の端子群３０Ｂとが、それぞれほぼ等距離で最短のモジュール内配線５６，リード１２Ｂ及びワイヤーで接続される。従って、高速動作に対してタイミングの整合性がとれ、また、信号波形のなまりの問題も解決される。
【００４３】
本発明は、メモリデバイスまたはメモリモジュールに限定されない。高速動作を要求される信号端子、そのリードを有する集積回路デバイスとそれを複数搭載したモジュールにも適用できる。
【００４４】
【発明の効果】
以上、本発明によれば、データ入出力端子をチップの第１の辺上に配置し、それに対向してリード群を配置することができる。また、モジュール構成にしたとき、モジュール基板の一辺に配置されたモジュール用外部端子群とリード群とを対向して近接して設けることができ、最短で同じモジュール内配線により接続することができる。従って、高速動作が要求されるデータ入出力端子群に対するリード群、モジュール外部端子群との接続を、最短で同等の長さで実現することができる。
【図面の簡単な説明】
【図１】従来の集積回路デバイスの構造を示す図である。
【図２】図１のメモリデバイスを搭載したメモリモジュールの例を示す図である。
【図３】第１の実施の形態例におけるメモリデバイスを示す図である。
【図４】第２の実施の形態例におけるメモリデバイスを示す図である。
【図５】第１及び第２のメモリデバイスを搭載したメモリモジュールを示す図である。
【図６】第３の実施の形態例におけるメモリデバイスを示す図である。
【図７】第４の実施の形態例におけるメモリデバイスを示す図である。
【図８】第３及び第４のメモリデバイスを搭載したメモリモジュールを示す図である。
【符号の説明】
１０ チップ
１２ リード
１４ パッケージ、プラスチックモールド
３０Ａ 共通信号端子群
３０Ｂ データ入出力端子群
１２Ａ 共通信号端子用リード群
１２Ｂ データ入出力端子用リード群
【発明の属する技術分野】
本発明は、半導体基板などを利用した集積回路デバイス及びそれを搭載したモジュールに関し、特に、高速なデータの入出力に対応した新規なチップ上の外部端子と外部リードとの構成を有するメモリデバイスなどの集積回路デバイスとそれを搭載したモジュールに関する。
【０００２】
【従来の技術】
集積回路デバイスは、半導体基板内に集積回路と外部との接続用の外部端子とを形成したチップと、その外部端子を外部に引き出す複数のリードと、チップ全部とリードの一部を被覆するプラスチック樹脂からなるパッケージとを有する。複数のリードとチップ上の外部端子とは、通常はワイヤーボンディング法により取り付けられる接続用ワイヤーにより接続される。また、このように内部にチップを有し外部に複数のリードを引き出した集積回路デバイスは、小さなプリント基板上に複数個搭載され、モジュールの形態にされる。集積回路デバイスが例えばＤＲＡＭなどのメモリデバイスの場合は、複数のメモリデバイスをプリント基板上に搭載してメモリモジュールとして利用される。メモリモジュールのプリント基板の一辺には、複数の接続端子が設けられ、メモリモジュール基板の一辺がマザーボード上のメモリモジュールコネクタに差し込まれることで搭載される。
【０００３】
図１は、従来の集積回路デバイスの構造を示す図である。この例は、同期型のＤＲＡＭ（ＳＤＲＡＭ）からなるメモリデバイス２０の構造である。半導体基板からなるチップ１０には、図示しないメモリ回路が形成され、チップの中央部に一列に、外部端子１６が設けられる。外部端子１６には、アドレス端子Ａ０〜Ａ１２、電源端子ＶCC、ＶSS、コマンド信号端子/CS, /RAS,/CAS,/WE、クロックＣＬＫ、データの入出力端子ＤＱ０〜ＤＱ１５、入出力端子用の電源端子ＶCCQ、ＶSSQ、入出力マスク信号端子DQMU、DQMLなどが含まれる。このように、外部端子をチップ１０の中央部に一列に配置することにより、チップ内部での配線を左右対称に且つ均等な長さにレイアウトすることが可能になり、高速メモリデバイスとして好都合である。
【０００４】
これらのチップ上の外部端子１６と接続するために、複数のリード１２がチップ１０の外部からチップ上に延長され、ワイヤー１８により接続される。そして、チップ１０全体とリード１２の一部が、プラスチックモールドよりなるパッケージ１４により被覆され、リード１２の他端は外部に引き出される。このように、チップ１０上にリードが延長される構成は、一般にリード・オン・チップ構造と称され、ＤＲＡＭなどのメモリデバイスでは広く利用される。
【０００５】
図２は、図１のメモリデバイスを搭載したメモリモジュールの例を示す図である。図２には、プリント基板からなるモジュール基板２２上に複数のメモリデバイス２０が搭載された場合の一部分が示される。具体的には、例えばモジュール基板２２の左右に４個ずつのメモリデバイス２０が搭載されるが、図２には、その中央部の右側の２個のメモリデバイスが示されるだけである。モジュール基板２２の下側の一辺には、メモリデバイスのリードとモジュール基板内配線を介して接続される外部端子群が形成される。
【０００６】
そして、複数のメモリデバイスに共通のクロックＣＬＫ、コマンド/CS, /RAS,/CAS,/WE、アドレス信号Ａ０〜Ａ１２に対する共通外部端子群２４は、基板２２の中央部に集中して設けられ、それらからモジュール基板２２の内部配線２５により、左右のメモリデバイス２０に並列に供給される。従って、それぞれのメモリデバイス２０の上部に、これらのリード端子群が設けられる。また、各メモリデバイス２０に固有のデータ入出力端子ＤＱ０〜ＤＱ１５と、それの入出力マスク信号ＤＱＭやデータ入出力のタイミングを制御するＤＱストローブ信号ＤＱＳ等のメモリデバイスに個別の外部端子群２３は、それぞれのメモリデバイス２０の位置に対応する位置に設けられる。そして、図される如くメモリデバイスの下半分に位置するリード群とモジュール基板２２の外部端子群２３とが、内部配線で接続される。尚、データ入出力用の電源VCCQ、ＶSSQとは、図示しない電源配線により接続される。
【０００７】
【発明が解決しようとする課題】
ところで、近年においてデータの入出力速度をより高速化するための、ダブル・データ・レート（ＤＤＲ）型のＳＤＲＡＭが提案されている。この高速型のＳＤＲＡＭでは、アドレスやコマンド信号は、クロックＣＬＫに同期して入力されるが、データの入力と出力は、クロックＣＬＫとは異なるデータ入出力ストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジに同期して行われる。従って、データ入出力端子ＤＱと、そのマスクを制御するデータマスク信号ＤＱＭに加えて、データ入出力ストローブ信号ＤＱＳは、より高速動作が要求され、従って、メモリモジュール内のモジュール基板内での配線長もそれぞれ同程度であることが、タイミング制御の理由から好ましい。
【０００８】
しかしながら、図２に示した通り、従来のメモリデバイス構造では、メモリデバイス２０の両側にデータ入出力端子ＤＱ、データマスク信号ＤＱＭ、そしてデータ入出力ストローブ信号ＤＱＳが設けられ、モジュール基板２２の下辺の外部端子群と接続する配線の長さが、均一にならない。図２の例では、同じデータ入出力端子ＤＱ１とＤＱ１４に対する基板内配線は、一方が他方に比べて極端に短くなる。また、データマスク信号ＤＱＭ、ＤＱＬに対する基板内配線も、一方が長く、他方が短くなっている。これらの信号は、いずれも高速動作の理由から、メモリデバイス上でのタイミングはできるだけそろっていることが要求されるが、上記の如き基板内配線の長さのばらつきは、かかる要求を満たすことはできない。
【０００９】
更に、図２の例では、データ入出力ストローブ信号ＤＱＳのモジュール基板内での配線の長さに比較して、データ入出力端子ＤＱ１やデータマスク信号ＤＱＭＬもモジュール基板内での長さが長くなり、アンバランスとなり、ストローブ信号ＤＱＳのタイミングとデータ入出力端子ＤＱ１やデータマスク信号ＤＱＭＬとのタイミングにずれが発生し、メモリデバイス２０内での両者の同期がとれなくなる。更に、一部のデータ入出力端子やデータマスク信号等のモジュール基板内での配線長さが長くなり、そこでの配線容量による伝播信号の波形がなまってしまい、入出力電圧レベルの規格を満足できなくなる。
【００１０】
そこで、本発明の目的は、データ入出力端子等に接続されるモジュール基板内配線の長さを全て同等にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１１】
更に、本発明の目的は、データ入出力端子等に接続されるモジュール基板内配線の長さを最短にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１２】
更に、本発明の目的は、アドレスやコマンド信号端子に接続される共通の基板内配線の配置を容易にすることに適した集積回路デバイス及びそれを利用したモジュールを提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、チップの第１の辺に沿ってデータ入出力端子群を配置する。そして、第１の辺に沿ってデータ入出力端子用リード群を配置し、チップ上のデータ入出力端子群と接続することを特徴とする。このデータ入出力端子群には、複数のデータ入出力端子ＤＱと、そのタイミングを制御するデータ入出力ストローブ信号の端子ＤＱＳと、データ入出力用電源端子VCCQ、VSSQと、必要に応じてデータマスク信号の端子ＤＱＭが含まれる。これらのデータ入出力端子用リード群は、データ入出力端子ＤＱとデータ入出力ストローブ信号端子ＤＱＳに接続され、チップの第１の辺に沿って配置されるので、プラスチックモールド等により封止された後のデバイスにおいて、上記第１の辺に沿って一列にデータ入出力端子群用のリード端子群が配置される。
【００１４】
従って、この集積回路デバイスをモジュール基板上に複数個搭載しても、その第１の辺に対向するモジュール基板の辺上にデータ入出力端子群用の外部端子を配置し、リード端子群と最短距離で同等の長さの基板内配線で接続することが可能になる。
【００１５】
尚、データ入出力端子群には、データ入出力回路用の電源端子VCCQとVSSQとが複数個混在する。そして、チップ内の外部端子のピッチに比べてリードのピッチが大きくなる傾向にある。従って、本発明では更に、データ入出力回路用の電源端子群に対するリードは、チップ上に延長されたリード・オン・チップ構造にし、上記集積回路デバイスの第１の辺に並べられた複数のデータ入出力用リード群の幅と、チップ上のデータ入出力端子群の幅とがバランスするようにする。
【００１６】
上記の目的は、本発明によれば、複数のデータ入出力端子を有する集積回路デバイスにおいて、
集積回路が形成され、第１の辺に沿って前記複数のデータ入出力端子とデータ入出力用電源端子とを有するデータ入出力端子群が形成されたチップと、
前記第１の辺に対向する第１の辺に沿って配置され、前記チップ上のデータ入出力端子と接続されるデータ入出力端子用リード群と、
前記チップ上に延長され前記データ入出力用電源端子に接続される入出力用電源端子用リードと
前記チップと前記リードの一部を被覆するパッケージ部とを有することを特徴とする。
【００１７】
更に、上記の発明において、
前記データ入出力用電源端子用リードの一端は前記チップ上に延長され、他端は、前記パッケージ部の前記第１の辺上であって、前記データ入出力端子用リード群の外側に配置されることを特徴とする。
【００１８】
更に、上記の発明において、
前記データ入出力端子群は、更に、データ入出力のタイミングを制御するデータ入出力ストローブ信号端子を含み、更に、前記チップは、アドレス端子とコマンド端子及びそれらのタイミングを制御するクロック端子とを含む共通信号端子群を、前記第１の辺と異なる辺上に配置したことを特徴とする。
【００１９】
更に、上記の発明において、
前記入出力用電源端子用リードが、前記チップ上で高電源用リードと低電源用リードを有する複数層構造を有し、当該高電源用リードと低電源用リードとの間に誘電体層を介在して電源コンデンサを構成することを特徴とする。
【００２０】
更に、上記の発明において、
前記共通信号端子群に接続される共通信号端子用リード群が、一端が前記チップ上の共通信号端子群の近傍まで延在し、他端が、前記パッケージの第１の辺と隣接する第２又は第３の辺上で外部に引き出されていることを特徴とする。
【００２１】
上記の目的を達成するために、第２の発明は、モジュールに関し、上記発明の複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続されていることを特徴とする。
【００２２】
上記の目的を達成するために、第２の発明は、モジュールに関し、上記発明の複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続され、
前記複数の集積回路デバイスの共通信号端子用リード群が、前記モジュール基板上に配置されたモジュール共通信号端子用配線と並列に接続されることを特徴とする。
【００２３】
上記発明によれば、半導体デバイスに固有のデータ入出力端子やそのストローブ信号端子は、デバイスから同じ距離でリード群に接続され、更に、そのリード群は、最短距離で且つ同等の距離でモジュール基板の外部端子に接続される。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。本発明は、メモリモジュールをはじめとする広く集積回路デバイスとそのモジュールに適用できる。但し、以下の実施の形態例では、メモリモジュールとそのモジュールを例にして説明する。
【００２５】
図３は、第１の実施の形態例におけるメモリデバイスを示す図である。この例では、チップ１０の下辺である第１の辺に沿って、データ入出力端子群３０Ｂが配置される。データ入出力端子群３０Ｂには、データ入出力端子ＤＱ０〜ＤＱ１５、これらのデータ入出力のタイミングを制御するデータ入出力ストローブ信号端子ＤＱＳ、及びデータ入出力のマスクのタイミングを制御するデータ入出力マスク信号端子ＤＱＭＬ，ＤＱＭＵを含む。更に、データ入出力端子群３０Ｂには、図示しないチップ１０上に形成されるデータ入出力回路に供給されるデータ入出力用電源端子VCCQ、VSSQを含み、それら４対の電源端子は、上記データ入出力端子群の間に設けられる。
【００２６】
また、チップ１０の第１の辺とは異なる上辺に沿って、共通信号端子群３０Ａが配置される。共通信号端子群３０Ａには、アドレス端子Ａ０〜Ａ１２と、コマンド端子/CS,/RAS,/CAS,/WEと、クロック端子ＣＬＫと、クロックイネーブル端子ＣＫＥと電源VCC、VSSとが含まれる。
【００２７】
第１の実施の形態例におけるメモリデバイスには、更に、チップの外部端子群を外部に引き出すリード群１２Ａ，１２Ｂが設けられる。チップ１０の第１の辺に対向する位置に、データ入出力端子用リード群３３が配置される。このデータ入出力端子用リード群３３は、データ入出力端子ＤＱ０〜ＤＱ１５、データ入出力マスク端子DQML,DQMU及びデータストローブ信号端子ＤＱＳに接続されるリードを含む。これらのリード群３３は、その横幅が、チップ１０内の入出力端子群３０Ｂが配置される第１の辺の幅とほぼ同等になるように、配列される。そして、リード群３３は、チップ１０の第１の辺上に設けられたデータ入出力端子群３０Ｂ内の対応する端子と、ワイヤーによって直接接続される。
【００２８】
通常、チップ１０上の外部端子群３０Ｂのピッチは、それに接続されるリード群１２Ｂより小さい。従って、両者の横幅を整合させることは困難である。そこで、第１の実施の形態例では、チップの第１の辺上に形成される外部端子群３０Ｂの内、４対のデータ入出力用電源端子VCCQ、VSSQに対しては、チップ１０上に延在する電源用リード３４，３６を設け、第１の辺に対向する位置に配置されたリードではなく、それらの電源用リード３４，３６とワイヤーを介して接続する。そして、その電源用リード３４，３６は、第１の辺の両側の辺から迂回し、第１の辺に対向するパッケージ１４の第１の辺（図中下辺）に延在される。その結果、電源用リード３４，３６も、データ入出力端子用リード群３３と同じ辺上に並べられる。
【００２９】
一方、アドレス端子やコマンド端子等のメモリモジュール構成になった時に共通に接続される共通信号端子群３０Ａに対するリード群１２Ａは、チップ１０の上辺に対向する辺上に、並べて配置される。そして、これらのリード群１２Ａも、共通信号端子群３０Ａの対応する端子とワイヤーによって接続される。
チップ１０とリード群１２Ａ、１２Ｂの一端を被覆するプラスチック樹脂からなるパッケージ１４が設けられると、パッケージ１４の下辺に沿って一列に、データ入出力端子用リード群１２Ｂが配置され、パッケージ１４の上辺に沿って一列に、共通端子用リード群１２Ａが配置される。
【００３０】
図４は、第２の実施の形態例におけるメモリデバイスを示す図である。この例では、チップ１０の構成は、第１の実施の形態例と同じである。即ち、チップ１０の下辺に位置する第１の辺上に、データ入出力端子群３０Ｂは配置され、それに対向してデータ入出力端子用リード群１２Ｂが配置される。また、リード群１２Ｂの両端には、データ入出力端子群３０Ｂ内に配置された４対の電源端子と接続されるリード・オン・チップ構造の電源用リード３４，３６が引き出される。更に、チップ１０の上辺には、共通信号端子群１２Ａが設けられ、それに対向して共通信号端子用リード群１２Ａが設けられ、ワイヤーを介して対応する端子とリードが接続される。
【００３１】
第２の実施の形態例では、共通信号端子群３０Ａ内に配置された電源VCC、VSSに接続される電源用リード３８，３９が、リード・オン・チップ構造をなし、共通信号端子用リード群１２Ａの両端に、引き出される。そして、データ入出力用電源用リード３４，３６は、チップ１０上で比較的大きな面積を有して、階層構造で形成される。そして、これらのデータ入出力用電源用リード３４，３６の間には、図示しない誘電体層が形成され、両リード３４，３６とその誘電体層により、第１のチップコンデンサが構成される。即ち、データ入出力電源間に挿入される第１のチップコンデンサが、チップ１０上の広い領域を利用して形成され、比較的大きな容量を実現することができる。この第１のチップコンデンサにより、データ入出力用電源間のノイズが、吸収される。
【００３２】
また、共通信号端子側の電源用リード３８，３９も、リード・オン・チップ構造をなし、チップ１０上で比較的広い面積を有して、階層構造に形成される。そして、これらの共通信号用電源用リード３８，３９間には、図示しない誘電体層が形成され、同様に第２のチップコンデンサが形成される。この第２のチップコンデンサも、両電源ＶCC、VSS間のノイズを吸収することができる。
第２の実施の形態例におけるメモリデバイスも、チップ１０とリード群１２Ａ、１２Ｂの一端を被覆するプラスチック樹脂からなるパッケージ１４が設けられると、パッケージ１４の下辺に沿って一列に、データ入出力端子用リード群１２Ｂが配置され、パッケージ１４の上辺に沿って一列に、共通端子用リード群１２Ａが配置される。
【００３３】
図５は、第１及び第２のメモリデバイスを搭載したメモリモジュールを示す図である。第１及び第２のメモリデバイスは、第１の辺に沿ってデータ入出力端子用リード群１２Ｂを設け、第１の辺に対向する上辺に沿って共通信号端子用リード群１２Ａを設けた。かかる複数のメモリデバイス２０は、図５に示される通り、第１の辺が、モジュール基板２２の下辺に対向するように配列される。従って、メモリデバイス２０の個別のデータ入出力端子用リード群１２Ｂは、モジュール基板２２の下辺に沿って形成されたモジュール用外部端子群の内、データ入出力用外部端子群２３に対向して配置される。従って、リード群１２Ｂと外部端子群２３とは、最短で同じ長さのモジュール内配線５６によって、接続することができる。
【００３４】
一方、各メモリデバイス２０の共通信号用リード群１２Ａは、第１の辺と対向する上辺に沿って配置される。従って、モジュール基板２２の下辺に配置されたモジュール用外部端子群の内の共通信号用外部端子群２４に接続され、左右に配置される複数のメモリデバイス２０に対して、並列にモジュール内配線２５を設けることができる。図示されないが、このモジュール内配線２５は、クロックＣＬＫ、アドレス信号Ａ０〜Ａ１２、コマンド信号/CS,/RAS,/CAS,/WE用のリード１２Ａに、接続される複数の配線群を有する。
【００３５】
上記のメモリモジュール構成によれば、高速動作が要求されるデータ入出力信号に関するモジュール用外部端子２３、メモリデバイスのリード群１２Ｂ、及びチップ内の端子群３０Ｂとが、それぞれほぼ等距離で最短のモジュール内配線５６，リード１２Ｂ及びワイヤーで接続される。従って、高速動作に対してタイミングの整合性がとれ、また、信号波形のなまりの問題も解決される。
【００３６】
図６は、第３の実施の形態例におけるメモリデバイスを示す図である。この例も、第１の実施の形態例と同様に、チップ１０の第１の辺（下辺）上にデータ入出力端子群３０Ｂが設けられ、それに対向する上辺に、共通信号端子群３０Ａが設けられる。また、第１の実施の形態例と同様に、データ入出力端子群３０Ｂに対向して、リード群１２Ｂが配置される。また、データ入出力端子群３０Ｂ内の４対の電源端子VCCQ、VSSQに対しては、リード・オン・チップ構造の電源用リード３４，３６が、チップ上に延在して設けられて、チップ上の電源端子とワイヤーで接続される。そして、その電源リード３４，３６の他端が、リード群１２Ｂの両端に引き出される。
【００３７】
第３の実施の形態例における特徴的な点は、共通信号端子群３０Ａに接続されるリード群が、全てリード・オン・チップ構造をなし、その左半分のリード群１２Ｃは、チップ１０の第１の辺に対して左側の辺上に引き出される。また、右半分のリード群１２Ｄは、チップ１０の第１の辺に対して右側の辺上に引き出される。これらのリード群１２Ｃ、１２Ｄの配置は、モジュール基板上に搭載された時に、モジュール基板内配線との接続を容易にする。
【００３８】
図７は、第４の実施の形態例におけるメモリデバイスを示す図である。この例では、データ入出力端子群２０Ｂとそのリード群１２Ｂとは、第３の実施の形態例と同じである。第３の実施の形態例と異なるところは、アドレス信号、コマンド信号、クロックＣＬＫ、クロックイネーブルＣＫＥ及び電源を含む共通信号端子群が、チップ１０の左右の辺上に分かれて配置されている点である。この共通信号端子群３０Ｃ、３０Ｄに対向する位置に、それぞれのリード群１２Ｃ、１２Ｄが設けられ、ワイヤーを介して接続される。
【００３９】
第４の実施の形態例において、チップ上の共通信号端子群３０Ｃ、３０Ｄを、図１に示される様に、チップ１０上の中央部に一列に配置しても良い。そのようにチップ中央部に配列された共通信号端子群に対して、図１の様にリード・オン・チップ構造のリード群を設けてワイヤーで接続し、それらのリード群を左右の辺に分けて引き出しても良い。
【００４０】
上記した第３及び第４の実施の形態例では、データ入出力端子用リード群１２Ｂが、パッケージ１４の第１の辺上に配列され、共通信号端子用リード群１２Ｃ，１２Ｄが、パッケージ１４の左右の辺上に分かれて配置される。
【００４１】
図８は、第３及び第４のメモリデバイスを搭載したメモリモジュールを示す図である。このメモリモジュールも、モジュール基板２２の下辺にモジュール用外部端子群が形成される。そして、メモリデバイス２０の下辺（第１の辺）にそって形成されるリード群１２Ｂは、対向するモジュール用外部端子群２３と直接、同じ長さで最短の配線５６により接続される。更に、第３、第４のメモリデバイスは、共通信号端子用リード群１２Ｃ、１２Ｄが、第１の辺の両側の左右の辺に沿って形成されるので、それらを共通に接続するモジュール内配線２５も、横方向に沿って延在するようの設けられる。図示されないが、この配線２５には、クロックＣＬＫ、クロックイネーブルＣＫＥ、アドレスＡ０〜Ａ１２、及びコマンドに対するリードに接続されるそれぞれの配線が含まれ、各メモリデバイスの共通信号端子用リード群１２Ｃ，１２Ｄと並列に接続される。またこの配線２５は、モジュール基板２２の下辺上のモジュール用外部端子２４に接続される。
【００４２】
図８のメモリモジュールにおいても、高速動作が要求されるデータ入出力信号に関するモジュール用外部端子２３、メモリデバイスのリード群１２Ｂ、及びチップ内の端子群３０Ｂとが、それぞれほぼ等距離で最短のモジュール内配線５６，リード１２Ｂ及びワイヤーで接続される。従って、高速動作に対してタイミングの整合性がとれ、また、信号波形のなまりの問題も解決される。
【００４３】
本発明は、メモリデバイスまたはメモリモジュールに限定されない。高速動作を要求される信号端子、そのリードを有する集積回路デバイスとそれを複数搭載したモジュールにも適用できる。
【００４４】
【発明の効果】
以上、本発明によれば、データ入出力端子をチップの第１の辺上に配置し、それに対向してリード群を配置することができる。また、モジュール構成にしたとき、モジュール基板の一辺に配置されたモジュール用外部端子群とリード群とを対向して近接して設けることができ、最短で同じモジュール内配線により接続することができる。従って、高速動作が要求されるデータ入出力端子群に対するリード群、モジュール外部端子群との接続を、最短で同等の長さで実現することができる。
【図面の簡単な説明】
【図１】従来の集積回路デバイスの構造を示す図である。
【図２】図１のメモリデバイスを搭載したメモリモジュールの例を示す図である。
【図３】第１の実施の形態例におけるメモリデバイスを示す図である。
【図４】第２の実施の形態例におけるメモリデバイスを示す図である。
【図５】第１及び第２のメモリデバイスを搭載したメモリモジュールを示す図である。
【図６】第３の実施の形態例におけるメモリデバイスを示す図である。
【図７】第４の実施の形態例におけるメモリデバイスを示す図である。
【図８】第３及び第４のメモリデバイスを搭載したメモリモジュールを示す図である。
【符号の説明】
１０ チップ
１２ リード
１４ パッケージ、プラスチックモールド
３０Ａ 共通信号端子群
３０Ｂ データ入出力端子群
１２Ａ 共通信号端子用リード群
１２Ｂ データ入出力端子用リード群
Claims (6)
- アドレス信号とコマンド信号とはクロックに同期して入力され、データの入力と出力は前記クロックとは異なるデータ入出力ストローブ信号の立ち上がりエッジと立ち下がりエッジに同期して行われる、複数のデータ入出力端子を有する集積回路デバイスであって、
集積回路が形成され、第１の辺に沿って前記複数のデータ入出力端子とデータ入出力用電源端子とを有するデータ入出力端子群が形成されたチップと、
前記チップ上の前記複数のデータ入出力端子と接続されるデータ入出力端子用リード群と、前記チップ上に延長され前記データ入出力用電源端子に接続される入出力用電源端子用リードと、前記チップと前記リードの一部を被覆するパッケージ部とを有し、
前記データ入出力端子用リード群が、前記第１の辺に対向する、前記パッケージ部の第１の辺に沿って配置された集積回路デバイスにおいて、
前記データ入出力端子群は、更に、前記データ入出力ストローブ信号が入力するデータ入出力ストローブ信号端子を含み、
更に、前記チップは、アドレス端子とコマンド端子及び前記クロックが入力されるクロック端子とを含む共通信号端子群を、前記第１の辺と異なる辺上に配置したことを特徴とする集積回路デバイス。 - アドレス信号とコマンド信号とはクロックに同期して入力され、データの入力と出力は前記クロックとは異なるデータ入出力ストローブ信号の立ち上がりエッジと立ち下がりエッジに同期して行われる、複数のデータ入出力端子を有する集積回路デバイスであって、
集積回路が形成され、第１の辺に沿って前記複数のデータ入出力端子とデータ入出力用電源端子とを有するデータ入出力端子群が形成されたチップと、
前記チップ上の前記複数のデータ入出力端子と接続されるデータ入出力端子用リード群と、
前記チップ上に延長され前記データ入出力用電源端子に接続される入出力用電源端子用リードと、前記チップと前記リードの一部を被覆するパッケージ部とを有し、
前記データ入出力端子用リード群が、前記第１の辺に対向する、前記パッケージ部の第１の辺に沿って配置され、
前記データ入出力用電源端子用リードの一端は前記チップ上に延長され、他端は、前記パッケージ部の前記第１の辺上であって、前記データ入出力端子用リード群の外側に配置されることを特徴とする集積回路デバイスにおいて、
前記データ入出力端子群は、更に、前記データ入出力ストローブ信号が入力するデータ入出力ストローブ信号端子を含み、
更に、前記チップは、アドレス端子とコマンド端子及び前記クロックが入力されるクロック端子とを含む共通信号端子群を、前記第１の辺と異なる辺上に配置したことを特徴とする集積回路デバイス。 - 請求項１または２において、
前記入出力用電源端子用リードが、前記チップ上で高電源用リードと低電源用リードを有する複数層構造を有し、当該高電源用リードと低電源用リードとの間に誘電体層を介在して電源コンデンサを構成することを特徴とする集積回路デバイス。 - 請求項１または２において、
前記共通信号端子群に接続される共通信号端子用リード群が、一端が前記チップ上の共通信号端子群の近傍まで延在し、他端が、前記パッケージの第１の辺と隣接する第２又は第３の辺上で外部に引き出されていることを特徴とする集積回路デバイス。 - 請求項１に記載された複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続されていることを特徴とするモジュール。
- 請求項４に記載された複数の集積回路デバイスが、モジュール基板上に並べて搭載され、前記集積回路デバイスの第１の辺が、前記モジュール基板の第１の辺に対向するように配置され、前記データ入出力端子用リード群が前記モジュール基板の第１の辺に沿って設けられたモジュール外部端子群と、それぞれ対向する位置同志で基板内配線により接続され、
前記複数の集積回路デバイスの共通信号端子用リード群が、前記モジュール基板上に配置されたモジュール共通信号端子用配線と並列に接続されることを特徴とするモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03924799A JP4115028B2 (ja) | 1999-02-17 | 1999-02-17 | 集積回路デバイス及びそれを搭載したモジュール |
Applications Claiming Priority (1)
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