JP4362784B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、半導体チップのパッドと基板の構成に関する。
図５は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ基板のピンの配置の一例を示す平面図である。図５には、６４Ｍ／１２８Ｍｂｉｔ（×３２）ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）／ＳＧＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｇｒａｐｈｉｃ ＤＲＡＭ）のＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）における０．８ｍｍピッチ １４４（１２×１２）ピンのＢＧＡパッケージ基板（単に「基板」ともいう）１００の半田ボール（電極）付設面が示されている。
８ビット・データ信号の入出力を行う８個のＤＱ端子、データストローブ信号の入出力を行うＤＱＳ端子、ＤＱライトマスク信号を入力するＤＭ端子からなるデータ系の端子（ピン）を１セットとして、４セット分（ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４〜ＤＱ３１）が、基板１００の３辺の外周側の領域３−１、３−２、３−３、３−４にそれぞれ配置されている。また、図５の下辺の領域２には、差動のクロック信号対（ＣＫ、ＣＫＢ）、クロック・イネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳＢ）、ロウアドレス・ストローブ信号（ＲＡＳＢ）、カラムアドレス・ストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）の制御信号と、アドレス信号（Ａ０〜Ａ１１）、バンクセレクト信号（ＢＡ０、ＢＡ１）等からなるコマンド・アドレス系の端子（ピン）が設けられている。内部領域には、電源ＶＤＤ／ＶＳＳ、ＶＤＤＱ／ＶＳＳＱ、基準電圧ＶＲＥＦの各端子が配置されている。このうちＶＤＤＱ、ＶＳＳＱはＩ／Ｏバッファの高電位電源と低電位電源である。
図６は、６４Ｍ／１２８Ｍｂｉｔ（×３２）ＤＤＲ ＤＲＡＭのチップ１０を載置しワイヤーボンディングが行われた状態の基板１００の表面（チップ搭載面）の一典型例を示す平面図である。図６に示すように、４つのメモリセルアレイ１４を備え、矩形のチップ１０の長辺の両側に、４セットのデータ系のパッド領域１３−１、１３−２、１３−３、１３−４が配置されるとともに、コマンド・アドレス系のパッド領域１２−１、１２−２も長辺両側に配設されている。
基板１００表面には、チップ１０の各パッド１１に対応して、ボンド・フィンガー６が左右、各一列に整列配置されており、チップ１０のパッド１１と、基板１００表面のボンド・フィンガー６とは、ボンディング・ワイヤー７によって電気的に接続される。なお、この基板１００としては、図８に模式的に示すように、誘電体層（絶縁層）を間に挟む２層の導電層のプリント板が用いられ、チップ搭載面と反対側の面に、半田ボール１０１が付設されるランド１０２が設けられる。基板１００の裏面において、半田ボール付設ランド１０２は、スルーホール１０３を介してチップ搭載面に引き出され、ボンド・フィンガー６に接続される。なお、図８に示すように、半導体装置は、チップ搭載面側が絶縁樹脂（封止樹脂）９で封止される。
従来の半導体装置においては、図６に示すように、チップ１０上のパッド１１はチップ１０の左右両側の辺にそれぞれ配置されており、パッド１１の配列に対応して基板１００表面には、ボンド・フィンガー６が左右両側に整列配置されている。
図７は、基板１００のチップ搭載面と電極付設面の２つの層のレイアウトを重ねて示した図である。図７には、基板裏面の半田ボール付設ランド１０２からスルーホール１０３を介して基板表面のボンド・フィンガー６にいたる配線パターンが例示されている。図７において、１０２は、基板１００の裏面側の半田ボール付設ランドであり、１０３は、基板裏面から表面を導通させるスルーホール、１０４は、基板表面のスルーホール・ランドからボンド・フィンガー６までの配線パターン、１０５は、基板裏面の半田ボール付設ランド１０２から裏面のスルーホール・ランドまでの配線パターンである。３−１、３−２、３−３、３−４は、４つの組のデータ系端子（図５のＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４〜ＤＱ３１）の配置領域、２は、コマンド・アドレス系の端子領域である。
図７に示すように、３−１〜３−４の領域のデータ系の信号配線についてみると、基板裏面の半田ボール付設ランド１０２から、配線（導電層のパターン）１０５により一旦、図７の斜め横方向に引き出されて、スルーホール１０３に接続し、基板表面（チップ搭載面）に引き出され、配線（導電層のパターン）１０４により、両辺に整列される複数のボンド・フィンガー６のうち、対応するボンド・フィンガー６に接続される。
図７に示すように、基板裏面の半田ボール付設ランド１０２と、基板表面の対応するボンド・フィンガー６との距離に応じて、おおよその配線長が決定される。
そして、図７からもわかるように、データ系の配線長における最大値と最小値の差が大きいことがわかる。特に、基板裏面側では、半田ボール付設ランド１０２とスルーホールランド間の配線１０５の長さの間にさしたる差（領域３−１〜３−４間での差）は認められないが、基板表面（チップ搭載面）のスルーホール・ランドからボンド・フィンガー６までの配線１０４の長さの間の差（領域３−１〜３−４間での差）が大きい。例えば、領域３−１、３−４の半田ボール付設ランド１０２と、ボンド・フィンガー６間の配線の長さの最大値と、領域３−２、３−３の半田ボール付設ランド１０２と、ボンド・フィンガー６間の配線の長さの最小値の比は、例えば数倍を上回り１桁（１０倍）近くにも達する。
かかる配線長の不均一は、図５に示したピン（半田ボール）の割付と、図６のチップ１０のパッドの配置との関係、及び、２層構造の基板という制約から、生じている。すなわち、基板１００のチップ搭載面において、ボンド・フィンガー６が両辺各一列に配設されており、横方向（ボンド・フィンガー６の配列方向と直交する方向）に引き出される配線１０４の密度が相対的に高く、ボンド・フィンガー６の間を広げるための余裕がなく、もはや、配線長を調整するために十分なスペースが残されていない。図７において、領域３−２、３−３のランド１０２にスルーホール１０３を介して接続するボンド・フィンガー６に接続する配線１０４が極端に短いのは、このようにしか、配線を引くことができないことによる。すなわち、隣接するボンド・フィンガー６の配置関係から、配線１０４をこれ以上引き伸ばすための余剰レイアウト・スペースは残されていない。
パッケージ内におけるデータ（ＤＱ）系信号の配線長の最大値と最小値の差が、図７のようなものであっても、信号の伝搬遅延時間の差はｐｉｃｏｓｅｃのオーダーであり、高速転送速度に適用しないのであれば、ＤＱ系信号における伝搬遅延時間の差は、問題として顕在化することはない。しかしながら、例えば転送レートが数百ＭＨｚ帯のＤＤＲ ＤＲＡＭでは、パッケージ内におけるＤＱ系信号の配線長の均一化が望まれる。
また、ＤＤＲ ＤＲＡＭの高速化への対応として、ＤＱ系の電源ＶＤＤ／ＶＳＳ、ＶＤＤＱ／ＶＳＳＱの強化が必要とされている。すなわち、図６のチップのパッド領域１３−１〜１３−４の各領域に電源パッドが配設され、対応するボンド・フィンガー６にワイヤーボンディングされる。ＤＱ系の電源ＶＤＤ／ＶＳＳ、ＶＤＤＱ／ＶＳＳＱの強化とは、電源用のボンド・フィンガー６の数の増加を意味しており、このため、ボンド・フィンガー６の列に対して、新たに別のボンド・フィンガーを追加する空き領域がなくなっている。
上記したように、従来の半導体装置においては、パッケージ基板内におけるデータ系信号の配線長の均一化を図ることは困難である。図６のパッド配置と、図５のピン配置の基板を用いて、４セットのデータ系の配線に関して、配線長を均一化することは、実質的に不可能である。
また、基板上に新たに別のボンド・フィンガーを追加するだけのレイアウトスペースもない。
構造上のかかる制限は、ＤＤＲ ＤＲＡＭの高速動作の実現を阻害要因となっており、ブレークスルーが望まれる。
したがって、本発明は、上記課題の認識に基づき創案されたものであって、その目的は、データ系信号配線の均一化を実現可能とし、高速化に対応可能とする、半導体チップと、該半導体チップを基板に搭載した半導体装置を提供することにある。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明の１つのアスペクト（側面）に係る半導体装置は、半導体チップと、前記半導体チップを搭載する基板と、を備え、前記基板のチップ搭載面のボンド・フィンガーとボンディング・ワイヤーにて電気的な接続が行われる、半導体チップ上のパッドに関して、データ系のパッド領域は、前記半導体チップの第１乃至第４の辺のうち、対向する第１及び第２の辺に配置され、コマンド・アドレス系のパッド領域は、第３の辺に配設され、前記基板のチップ搭載面には、前記半導体チップの第１及び第２の辺のデータ系のパッド領域に対応して、第１及び第２のボンド・フィンガー列がそれぞれ配置され、前記半導体チップの第３の辺のコマンド・アドレス系のパッド領域に対応してボンド・フィンガー群が配設されている。
本発明に係る半導体装置において、前記基板は、２層の導電層の印刷基板よりなり、前記チップ搭載面と反対側の面において、電極付設用のランドは配線パターンによりスルーホールに接続され、前記スルーホールを介して前記チップ搭載面側に引き出され、前記チップ搭載面の配線パターンにより、対応するボンド・フィンガーに接続される。
本発明に係る半導体装置において、複数ビットのデータ信号に関して所定のビット数を単位に複数組のデータ系のパッド領域に分割され、前記半導体チップの対向する第１及び第２の辺に、複数組のデータ系のパッド領域が対称に配置されている。
本発明に係る半導体装置において、前記第１及び第２の辺から、前記第３及び／又は第４の辺の一部にまで、前記データ系のパッド領域が拡延されている構成としてもよい。本発明において、前記第３の辺から、前記第１及び／又は第２の辺の一部にまで、前記コマンド・アドレス系のパッド領域が拡延された構成としてもよい。
本発明の別のアスペクト(側面)に係る半導体メモリは、チップの第１乃至第４の辺のうち、少なくとも互いに対向する第１及び第２の辺が、データ系のパッド領域を備え、第３の辺が、コマンド・アドレス系のパッド領域を備えている。
本発明に係る半導体メモリにおいて、前記第３の辺において、前記第１の辺側の端部から前記第２の辺側に向けて所定長さ延在した領域、及び/又は、前記第３の辺において、前記第２の辺側の端部から前記第１の辺側に向けて所定長さ延在した領域、に、データ系のパッド領域をさらに備えた構成としてもよい。本発明において、前記第３の辺に対向する前記第４の辺において、前記第１の辺側の端部から前記第２の辺側に向けて所定長さ延在した領域、及び/又は、前記第４の辺において、前記第２の辺側の端部から前記第１の辺側に向けて所定長さ延在した領域、に、データ系のパッド領域をさらに備えた構成としてもよい。
本発明に係る半導体メモリにおいて、前記第１の辺において、前記第３の辺側の端部から、前記第３の辺に対向する第４の辺側側に向けて所定長さ延在した領域、及び／又は、前記第２の辺において、前記第３の辺側の端部から前記第４の辺側に向けて所定長さ延在した領域、に、制御信号とアドレス系のパッド領域を備えた構成としてもよい。
本発明に係る半導体メモリにおいて、前記データ系のパッド領域は、前記チップの第１及び第２の辺に、それぞれ、分割されて配置されている。
本発明に係る半導体装置において、前記半導体メモリを搭載する２層の基板を備え、前記基板の第１層は、電極付設用のランドを備え、前記基板の第２層は、前記半導体メモリのパッドとワイヤでボンディングされるボンド・フィンガーを備え、前記第１層の電極付設用ランドはスルーホールを介して前記第２層に引き出され対応するボンド・フィンガーと接続される。
本発明において、前記チップの前記第１及び／又は第２の辺に対応して、追加されたボンド・フィンガーを備え、前記追加されたボンド・フィンガーには、データ系の入出力回路用の電源が供給される構成としてもよい。
本発明において、データ系の信号に関して、前記電極付設用ランドからボンド・フィンガーまでの配線の長さの最大値と最小値の差が、前記チップの互いに対向する第１及び第２の辺にデータ系のパッド領域、及びコマンド・アドレス系のパッド領域を備えた場合と比べ、縮減されている。
本発明によれば、チップの第３の辺にコマンド・アドレス系のパッドを配設したことにより、チップの第１、第２辺のデータ系のパッド配置領域に余裕を与え、データ系の信号配線の配線長の均一化を実現可能とするともに、高速転送レートへの対応を容易化している。
上記した本発明についてさらに詳細に説明すべく、添付図面を参照して以下に説明する。本発明は、図１を参照すると、半導体チップ（１０）を搭載する基板（１００）のチップ搭載面のボンド・フィンガー（６）とボンディング・ワイヤー（７）にて電気的な接続が行われる、半導体チップ（１０）上のパッド（１１）に関して、データ系のパッド領域（１３−１、１３−２、１３−３、１３−４）は、前記半導体チップの第１乃至第４の辺のうち、対向する第１及び第２の辺に配置され、コマンド・アドレス系のパッド領域（１２）は、第３の辺に配設され、前記基板（１００）のチップ搭載面には、前記半導体チップの第１のデータ系のパッド領域（１３−１、１３−３）、及び、第２の辺のデータ系のパッド領域（１３−２、１３−４）に対応して、第１及び第２のボンド・フィンガー（６）の列がそれぞれ配置され、前記半導体チップの第３の辺のコマンド・アドレス系のパッド領域（１２）に対応してボンド・フィンガー群が配設されている。
基板（１００）は、２層の導電層の印刷基板よりなり、図２を参照すると、チップ搭載面と反対側の面において、電極付設用のランド（１０２）は配線パターン（１０５）によりスルーホール（１０３）のランドに接続され、スルーホール（１０３）を介して前記チップ搭載面側に引き出され、チップ搭載面の配線パターン（１０４）により、対応するボンド・フィンガー（６）に接続される。複数ビットのデータ信号（ＤＱ０〜ＤＱ３１）に関して所定のビット数を単位に複数組のデータ系のパッド領域（１３−１〜１３−４）に分割され、チップの対向する第１及び第２の辺に、複数組のデータ系のパッド領域が対称に配置されている。
かかる構成の本発明によれば、データ系の信号のボンド・フィンガー（６）配列における間隔に余裕が生じ、スルーホールランドからボンド・フィンガー（６）への配線パターンのレイアウトの自由度が増し、データ系の配線長の最大と最小の差異を縮減させ、配線長、伝搬遅延時間の均一化に寄与する。以下実施例に即して説明する。
特に制限されないが、以下の実施例では、前述した、６４Ｍ／１２８Ｍｂｉｔ（×３２）ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）／ＳＧＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｇｒａｐｈｉｃ ＤＲＡＭ）のＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）における０．８ｍｍピッチ １４４（１２×１２）ピンのＢＧＡパッケージ基板への適用例について説明する。これは、本発明の作用効果を従来技術と対比するために有効であるばかりでなく、本発明を、実際に、当該仕様のパッケージに実施して好適であることが確かめられた。したがって、以下の実施例において、ＢＧＡパッケージ基板１００（「基板」という）の半田ボール（電極）付設面のピン配置は、図５に示したものと同一の配置、構成とされる。また、基板１００は、図８に示したように、２層のプリント板とする。
図１は、本発明の一実施例のチップ（ＤＤＲ ＤＲＡＭ）、及び該チップを搭載しワイヤーボンディング工程後のパッケージ基板の平面図である。
図１を参照すると、本実施例において、チップ１０の３辺にパッド１１が配置されている。チップ１０の３辺の各パッド１１に対応して基板１００上には、ボンド・フィンガー６が３辺に配設されている。ＤＱ系パッド領域１３−１、１３−２、１３−３、１３−４は、チップ１０の第１、第２の辺（長辺）に配設され、コマンド・アドレス系のパッド領域１２は、チップ１０の第３の辺（短辺）に配設されている。
より詳細には、８ビット×４の計３２ビットのデータ信号（ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４〜ＤＱ３１）がパラレルに入出力が行われる半導体装置において、第１の長辺の上半分の領域１３−１は、８ビットデータＤＱ０〜ＤＱ７のパッドを備え、第２の長辺の下半分の領域１３−２は、８ビットデータＤＱ８〜ＤＱ１５のパッドを備え、第１の長辺の下半分の領域１３−３は、８ビットデータＤＱ１６〜ＤＱ２３のパッドを備え、第２の長辺の上半分の領域１３−４は、８ビットデータＤＱ２４〜ＤＱ３１のパッドを備えている。第３の辺（短辺）の領域１２は、差動のクロック信号対（ＣＫ、ＣＫＢ）、クロック・イネーブル信号（ＣＫＥ）、チップセレクト信号（ＣＳＢ）、ロウアドレス・ストローブ信号（ＲＡＳＢ）、カラムアドレス・ストローブ信号（ＣＡＳＢ）、ライトイネーブル信号（ＷＥＢ）の制御信号と、アドレス信号（Ａ０〜Ａ１１）、バンクセレクト信号（ＢＡ０、ＢＡ１）等よりなるコマンド・アドレス系のパッドが設けられている。
本実施例によれば、ＤＱ系パッド領域１３−１、１３−２、１３−３、１３−４は、チップ１０の２つの長辺を全部使って配置し、ＤＱ系のパッド１１の列に対応させて、基板１００のチップ搭載面の、チップ１０を間に挟んで、左右両側に、ボンド・フィンガー６の列を配設したことにより、ＤＱ系のボンド・フィンガー６の配列のスペースに余裕が生じる。
また、本実施例によれば、コマンド・アドレス系のパッド１１に対応するボンド・フィンガー６を基板の下辺に配置している。このため、コマンド・アドレス系の配線を、横方向に引き出す必要はなくなり、その分、ＤＱ系信号配線のレイアウトスペースが拡大される。これに対して、図６、図７に従来技術として示した例では、コマンド・アドレス系のボンド・フィンガー６も、ＤＱ系とともに、基板の両側に配置されており、このため、配線を、横方向に引き出す必要があり、ＤＱ系の配線に厳しい条件を課していた。
本実施例においては、拡げられたレイアウト・スペースを利用して、８ビット毎のＤＱ系信号の配線長（伝搬遅延時間）を調整することが可能となる。また、必要に応じて、全てのＤＱ系信号の配線長を調整することも可能となる。
図２は、本実施例を説明するための図であり、基板のレイアウトを表と裏の２層を重ねて示した図である。配線パタンとしては、基板裏面の半田ボール付設ランド１０２からスルーホール１０３を介して対応するボンド・フィンガー６に接続される。
図２の３−１、３−２、３−３、３−４の領域は、半田ボール付設面側のＤＱ系端子の４つの配置領域を示しており、図５の３−１、３−２、３−３、３−４に対応している。基板裏面において半田ボール付設ランド１０２からの配線（導電層のパターン）１０５がスルーホール・ランドに接続し表面のスルーホール・ランドから配線（導電層のパターン）１０４により、対応するボンド・フィンガー６に接続される。
図２に示すように、基板裏面の半田ボール付設ランド１０２と、基板表面（チップ搭載面）の対応するボンド・フィンガー６との距離に応じて、おおよその配線長が決定される。
図２と図７との比較からも明らかなように、本実施例においては、ＤＱ信号の配線長の最大値と最小値の差が、図７の例と比べて縮減されている。
これは、本実施例においては、領域３−２（ＤＱ８〜ＤＱ１５）と、領域３−３（ＤＱ１６〜ＤＱ２３）のＤＱ系端子について、それぞれの配線長を、図７よりも長く設定したことによる。より詳細には、基板裏面のＤＱ系の端子領域３−２、３−３において、半田ボール付設ランド１０２と対応するスルーホール１０３とを接続する配線１０５の長さ、基板表面において、スルーホール１０３とボンド・フィンガー６を接続する配線１０４の長さは、図７の領域３−２、３−３のものと比べて、より長く設定されている。これは、ＤＱ系パッドを、チップ１０の左右の第１、第２の辺に配設し、コマンド・アドレス系のパッドを、チップ１０の第３辺に配設したことにより、基板の左右両辺において、レイアウト用の空きスペースが増大したことによる。
なお、本実施例において、コマンド・アドレス系のパッドをチップ１０の第３辺に配設したことにより、チップ１０内のメモリの周辺回路のレイアウトパターンは、コマンド・アドレス系のパッドをＤＱ系パッドとともに長辺に配設した場合と比べて若干修正が必要とされるが、実際の回路設計上、問題はなかった。コマンド・アドレス系の回路を、チップの第３辺側に配置するため、チップサイズ（長辺の長さ）は若干増える。
図３は、本発明の第２の実施例の構成を示す図である。図３に示すように、本実施例においては、ＤＱ系パッド領域を、対向する第１、第２の辺(長辺)だけでなく、さらに短辺の一部の領域にまで拡延したものである。より詳細には、チップ１０の第３の辺（短辺）において、第１の辺側の端部から第２の辺側へ所定長さ延在した領域と、前記第３の辺において、第２の辺側の端部から第１の辺側へ所定長さ延在した領域を、ＤＱ系パッド領域１３−３、１３−２として割り付けている。また、第３の辺と対向する第４の辺（短辺）において、第１の辺側の端部から第２の辺側へ所定長さ延在した領域と、第４の辺において、第２の辺側の端部から第１の辺側へ所定長さ延在した領域を、ＤＱ系パッド領域１３−１、１３−４として割り付けている。コマンド・アドレス系のパッド領域１２は、チップ１０の第３辺（短辺）において、ＤＱ系パッド領域１３−３、１３−２の間に配設されている。
図４は、本発明の第３の実施例の構成を示す図である。図４に示すように、本実施例においては、コマンド・アドレス系のパッド領域を、図１の第３辺（短辺）だけでなく、さらに長辺の一部の領域にまで拡延したものである。より詳細には、第１の辺(長辺)において、第３辺側の端部から第４の辺側へ所定長さ延在した領域と、第２の辺(長辺)において、第３の辺側の端部から第４の辺側へ所定長さ延在した領域を、コマンド・アドレス系のパッド領域１２として割り付けている。
上記した本実施例によれば、ボンド・フィンガーの割付が稠密でなくなったため、ＤＱ系のボンド・フィンガーに加えて、さらに別のボンド・フィンガーを追加することができる。追加したボンド・フィンガーを、電源ＶＤＤ／ＶＳＳ、ＶＤＤＱ／ＶＤＤＳ等に割り当てることで、電源の強化を行うことができ、高速動作に対応可能としている。
本実施例によれば、パッケージ上のＤＱ系信号の配線長（伝搬遅延時間）を合わせ込むことができる。ＤＤＲ ＤＲＡＭ等の高速動作時のタイミングマージンを増大することができる。
基板のチップ搭載面（基板表面）において、ＤＱ系のボンド・フィンガーの配置領域に余裕が生まれ、電源の増強が可能となる。このため、ＤＱ系信号の実効インダクタンスが低減され、データ出力信号の信号品質、タイミングマージンの改善を図ることができ、ＤＲＡＭのデータ転送レートの向上に貢献する。
４つのＤＱ系パッド領域は、チップを４分割した各ブロックに配置されるため、入出力回路の対称性がよく、チップ上でのＤＱ系のタイミング調整を容易化し、ＤＲＡＭのデータ転送レートの向上に貢献する。
特に、ＢＧＡパッケージのピン配置として汎用製品の仕様に準拠し、且つ２層の印刷板を用いながら、ＤＲＡＭの高速転送レートを実現可能とした本発明の実用的価値は高い。
なお、上記実施例では、×３２ＤＤＲ ＤＲＡＭチップのパッケージを例に説明したが、本発明は、他の半導体チップ等に適用可能であることは勿論である。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の構成を示す図である。 本発明の一実施例におけるパッケージ基板の２層のパターンを合わせて示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 ＤＤＲ ＤＲＡＭ半導体装置のピン配置を示す図である。 従来のチップを搭載したパッケージ基板を示す図である。 従来のパッケージ基板の２層のパターンを合わせて示す図である。 半導体装置の構成の断面を模式的に示す図である。
符号の説明
２ コマンド・アドレス系端子領域
３−１〜３−４ データ（ＤＱ）系端子領域
６ ボンド・フィンガー
７ ボンディング・ワイヤー
９ 封止樹脂
１０ チップ
１１ パッド
１２、１２−１、１２−２ コマンド・アドレス系パッド領域
１３−１〜１３−４ データ系パッド領域（ＤＱ系領域）
１４ メモリセルアレイ
１００ 基板
１０１ 半田ボール
１０２ ランド（半田ボール付設ランド）
１０３ スルーホール
１０４、１０５ 導電パターン

Claims (14)

  1. 半導体チップと、
    前記半導体チップを搭載する基板と、
    を備え、
    前記基板のチップ搭載面のボンド・フィンガーとボンディング・ワイヤーにて電気的な接続が行われる、前記半導体チップ上のパッドに関して、
    データ系のパッド領域は、前記半導体チップの第１乃至第４の辺のうち、対向する第１及び第２の辺に配置され、
    コマンド・アドレス系のパッド領域は、第３の辺に配設され、
    前記基板のチップ搭載面には、
    前記半導体チップの前記第１及び第２の辺のデータ系のパッド領域に対応して、第１及び第２のボンド・フィンガー列がそれぞれ配置され、
    前記半導体チップの前記第３の辺のコマンド・アドレス系のパッド領域に対応して、ボンド・フィンガー群が配設されてなる、ことを特徴とする半導体装置。
  2. 前記基板が、２層の導電層の印刷基板よりなり、前記チップ搭載面と反対側の面において、電極付設用のランドは配線パターンによりスルーホールに接続され、
    前記スルーホールを介して前記チップ搭載面側に引き出され、前記チップ搭載面の配線パターンにより、対応するボンド・フィンガーに接続される、ことを特徴とする請求項１記載の半導体装置。
  3. 複数ビットのデータ信号に関して所定のビット数を単位に複数組のデータ系のパッド領域に分割され、複数組のデータ系のパッド領域が、前記半導体チップの対向する前記第１及び第２の辺に対称に配置されている、ことを特徴とする請求項１又は２記載の半導体装置。
  4. 前記第１及び第２の辺から、前記第３及び第４の辺の少なくとも一方の一部にまで、前記データ系のパッド領域が拡延されてなる、ことを特徴とする請求項１又は２記載の半導体装置。
  5. 前記第３の辺から、前記第１及び第２の辺の少なくとも一方の一部にまで、前記コマンド・アドレス系のパッド領域が拡延されてなる、ことを特徴とする請求項１又は２記載の半導体装置。
  6. 前記半導体チップは、半導体メモリを含む、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
  7. チップの第１乃至第４の辺のうち、少なくとも互いに対向する第１及び第２の辺が、データ系のパッド領域を備え、
    第３の辺が、コマンド・アドレス系のパッド領域を備えている、ことを特徴とする半導体メモリ。
  8. 前記第３の辺において、前記第１の辺側の端部から前記第２の辺側に向けて所定長さ延在した領域、及び、
    前記第３の辺において、前記第２の辺側の端部から前記第１の辺側に向けて所定長さ延在した領域、
    の少なくとも一方に、データ系のパッド領域をさらに備えている、ことを特徴とする請求項７記載の半導体メモリ。
  9. 前記第３の辺に対向する前記第４の辺において、前記第１の辺側の端部から前記第２の辺側に向けて所定長さ延在した領域、及び、
    前記第４の辺において、前記第２の辺側の端部から前記第１の辺側に向けて所定長さ延在した領域、
    の少なくとも一方に、データ系のパッド領域をさらに備えている、ことを特徴とする請求項８記載の半導体メモリ。
  10. 前記第１の辺において、前記第３の辺側の端部から、前記第３の辺に対向する第４の辺側に向けて所定長さ延在した領域、及び、
    前記第２の辺において、前記第３の辺側の端部から前記第４の辺側に向けて所定長さ延在した領域、
    の少なくとも一方に、制御信号とアドレス系のパッド領域を備えている、ことを特徴とする請求項７記載の半導体メモリ。
  11. 前記データ系のパッド領域は、前記チップの第１及び第２の辺に、それぞれ、分割されて配置されている、ことを特徴とする請求項７記載の半導体メモリ。
  12. 請求項７乃至１１のいずれか一記載の前記半導体メモリを搭載する２層の基板を備え、
    前記基板の第１層は、電極付設用のランドを備え、
    前記基板の第２層は、前記半導体メモリのパッドとワイヤでボンディングされるボンド・フィンガーを備え、前記第１層の電極付設用ランドはスルーホールを介して前記第２層に引き出され対応するボンド・フィンガーと接続される、ことを特徴とする半導体装置。
  13. 前記チップの前記第１及び第２の辺の少なくとも一方に対応して、追加されたボンド・フィンガーを備え、前記追加されたボンド・フィンガーには、データ系の入出力回路用の電源が供給されてなる、ことを特徴とする請求項１２記載の半導体装置。
  14. データ系の信号に関して、前記電極付設用ランドからボンド・フィンガーまでの配線の長さの最大値と最小値の差が、前記チップの互いに対向する第１及び第２の辺にデータ系のパッド領域、及びコマンド・アドレス系のパッド領域をともに備えた場合と比べ、縮減されてなる、ことを特徴とする請求項１２記載の半導体装置。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8064197B2 (en) * 2009-05-22 2011-11-22 Advanced Micro Devices, Inc. Heat management using power management information
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
JP5966009B2 (ja) * 2011-10-03 2016-08-10 インヴェンサス・コーポレイション パッケージ基板に対するワイヤボンドなしでアセンブリ内の信号端子の２重の組を使用するスタブ最小化
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
US8513813B2 (en) 2011-10-03 2013-08-20 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
JP5947904B2 (ja) * 2011-10-03 2016-07-06 インヴェンサス・コーポレイション 直交するウインドウを有するマルチダイ・ワイヤボンド・アセンブリのためのスタブ最小化
KR101894823B1 (ko) 2011-10-03 2018-09-04 인벤사스 코포레이션 평행한 윈도우를 갖는 다중-다이 와이어 본드 어셈블리를 위한 스터브 최소화
US8659140B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
KR101894826B1 (ko) * 2011-10-03 2018-10-04 인벤사스 코포레이션 윈도우 없는 와이어 본드 어셈블리를 위해 이중의 단자 세트를 이용하는 스터브 최소화
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US9368477B2 (en) * 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
KR102043369B1 (ko) * 2012-11-21 2019-11-11 삼성전자주식회사 반도체 메모리 칩 및 이를 포함하는 적층형 반도체 패키지
KR102032887B1 (ko) * 2012-12-10 2019-10-16 삼성전자 주식회사 반도체 패키지 및 반도체 패키지의 라우팅 방법
JP6129671B2 (ja) * 2013-07-19 2017-05-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP6543129B2 (ja) * 2015-07-29 2019-07-10 ルネサスエレクトロニクス株式会社 電子装置
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
KR102509048B1 (ko) * 2016-04-26 2023-03-10 에스케이하이닉스 주식회사 반도체 패키지
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US9848515B1 (en) 2016-05-27 2017-12-19 Advanced Micro Devices, Inc. Multi-compartment computing device with shared cooling device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153710A (en) * 1991-07-26 1992-10-06 Sgs-Thomson Microelectronics, Inc. Integrated circuit package with laminated backup cell
JP3980591B2 (ja) 1994-05-20 2007-09-26 株式会社ルネサステクノロジ 半導体記憶装置
JP3506788B2 (ja) 1994-12-26 2004-03-15 イビデン株式会社 半導体パッケージ
JP4115028B2 (ja) 1999-02-17 2008-07-09 富士通株式会社 集積回路デバイス及びそれを搭載したモジュール
US6437990B1 (en) * 2000-03-20 2002-08-20 Agere Systems Guardian Corp. Multi-chip ball grid array IC packages
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
TW517362B (en) * 2002-01-10 2003-01-11 Advanced Semiconductor Eng Ball grid array package structure
JP2005317830A (ja) 2004-04-30 2005-11-10 Elpida Memory Inc 半導体装置、マルチチップパッケージ、およびワイヤボンディング方法
JP2005322814A (ja) 2004-05-11 2005-11-17 Matsushita Electric Ind Co Ltd 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置

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