JP2005322814A - 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置 - Google Patents

配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置 Download PDF

Info

Publication number
JP2005322814A
JP2005322814A JP2004140515A JP2004140515A JP2005322814A JP 2005322814 A JP2005322814 A JP 2005322814A JP 2004140515 A JP2004140515 A JP 2004140515A JP 2004140515 A JP2004140515 A JP 2004140515A JP 2005322814 A JP2005322814 A JP 2005322814A
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
wire
substrate
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004140515A
Other languages
English (en)
Inventor
Hiroaki Suzuki
宏明 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004140515A priority Critical patent/JP2005322814A/ja
Publication of JP2005322814A publication Critical patent/JP2005322814A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 エリアアレイ型半導体装置において、配線引き廻しエリアの縮小化によって等長配線が施されない場合であっても伝播時間を自由にチューニングする事ができ、スキューを大幅に低減できる配線の電気特性チューニング方法を提供することを目的とする。
【解決手段】 基板１５上に形成された配線において、配線長の差に伴い生じる信号の伝播時間差を低減させるために、基準とすべく伝播時間より早く伝播する配線については配線近傍に設けられた調整用パターン９ａ，９ｂに金線８で接続しキャパシタンスを増加させ伝播時間を遅らせる。逆に、基準とすべく伝播時間より遅く伝播する配線については、インダクタンスを小さくするために配線が並列回路となるように配線近傍に設けられた調整用パターン９ａ，９ｂを介して金線８を接続させ伝播時間を早めてやり、配線間の伝播時間差を低減させる。
【選択図】 図１

Description

本発明は、高速・多ピン化するエリアアレイ型半導体装置の配線長によって生じる伝送時間差を低減させる有効なチューニング方法と基板の配線構造、及びその配線構造を有するＢＧＡ（Ball Grid Array Package）やＣＳＰ（Chip Size Package）およびＬＧＡ（Land Grid Array Package）等のエリアアレイ型半導体装置に関するものである。
一般に、現在の電子機器は、デジタル機器に代表されるように小型、薄型、多ピン、高速化が要求されており、これらの電子機器に搭載される半導体素子を内蔵した半導体装置も上記同様に小型、薄型、多ピン、高速化が求められている。
特に、半導体素子のＩ／Ｏ数は数千にも及ぶものが開発され、動作周波数では数ＧＨｚと高速で動作するものが開発されている。これらの半導体素子を搭載するエリアアレイ型半導体装置においては、信号配線等の配線の幅を細くするとともにその間隔を狭くし、さらには配線の多層化・配線間を接続する貫通導体の小径化により高密度配線化が図られている。
しかし、高密度配線化に伴ってクロストークノイズや反射ノイズ等の問題が顕在化してきており、これらのノイズの影響で信号のタイミングが遅れたり、進んだりしている。これが原因で生じるスキュー（ノイズ）に関しては、信号の高速化に伴って、より重要な問題となってきている。
以下、現在施されているスキュー低減手法について、半導体装置、半導体装置用基板とスキューのチューニング方法の順に説明する。
まず、従来のエリアアレイ型半導体装置について説明する。
図９はワイヤボンディングタイプのエリアアレイ型半導体装置を示す。その製造工程は、半導体素子１をダイボンド樹脂２０を介して基板１５の表面にダイボンディングを行い、半導体素子１の電極と基板１５上に設けられた配線１０との間が、金線２を用いてワイヤボンディングされている。その後に、封止樹脂２１を用いてトランスファー成型あるいはポッティング成型を施し半導体装置を完成させている。
このエリアアレイ型半導体装置の実装基板等の外部への電気接続手法としては、基板１５に設けたスルーホールビア１７と半田ボール１８を介して実装されている。図１１（ａ）は図１における基板１５を示し、４は半導体素子１上の電極と金線２を用いてワイヤボンディングするエリアであるボンディング用フィンガである。
このワイヤボンディングタイプの半導体装置は、組立コストが安価である半面、金線２の長さが基板１５の表面の配線１０に加わるため、伝送線路総配線長が長くなり、電気特性的には優れた構造であるとはいえない。
図１０は図９とは別のエリアアレイ型半導体装置を示す。
このフリップチップボンディングタイプの半導体装置は、半導体素子１を基板１５の表面に、半導体素子１の表面側を下側に向けて搭載してダイボンディングを行い、半導体素子１上の電極と、基板１５上に設けられたボンディング用ランドとを、金属導体であるバンプ１６を用いて直接にフリップチップボンディングし、その後にトランスファー成型あるいはポッティング成型を施して半導体装置を完成させている。実装基板等の外部への電気接続手法としては図９と同じである。
図１１（ｂ）は図１０における基板１５を示し、４ａは半導体素子１上の電極とバンプ１６を介してフリップチップボンディングを行うランドを示している。
この図１０の半導体装置は、半導体素子１と基板１５との接続距離が短く、かつ均一な長さとなるため、スキューをはじめとする電気特性的には優れた構造であるが、バンプ１６の接合信頼性を高めるためアンダーフィル１９を充填したり、バンプ１６をそれぞれに形成する必要があり、組立コストが高くなる。
図１２は半導体装置内のスキューを低減させる従来の手法を示した図であり、配線２２と配線２３は、ともに半導体素子間や、外部装置とのデータのやり取りで高速で大量のデータを同時に伝播させる場合に使用される配線、あるいは半導体素子間でのデータを同期させるのに使用されるクロック用配線、また、差動信号が伝播されるペア配線として使われており、何れの場合においても、この２本の配線間のスキューを低減させるために、入力から出力までの配線長を等長としている。
特開平１１−６７９７０号公報
第１の課題として、近年、高密度配線化が進んできている半導体用基板において配線を等長配線にすることは、配線を引き廻すエリアから考えても決して容易ではない。
半導体素子の大きさは同一機能であれば、その製造技術の進歩に伴い小型化していくものの、多機能化あるいは異なる複数種類の半導体素子を１チップ化する傾向が強く、その結果として半導体素子の大きさは大きくなってきているため、配線を引き廻すエリアがますます狭くなってきている。
第２の課題としては、仮に半導体用基板において配線を等長配線にすることができたとしても、配線間隔が狭い配線となっているために、数百ＭＨｚ以上の高速信号を伝播させようとした場合、配線間のクロストークノイズや反射ノイズ等によって所望の伝送特性を得る事ができず、その結果として伝播時間を揃えるために等長配線を施したにもかかわらず、実際に半導体素子を半導体装置に実装した際にスキューが発生してしまい半導体素子が動作しないという問題を抱えている。
本発明は、配線引き廻しエリアの縮小化によって等長配線が施されない場合であっても伝播時間を自由にチューニングする事ができ、スキューを大幅に低減できる配線の電気特性チューニング方法を提供することを目的とする。
また、基板の配線パターンを再製作せずに伝播時間を自由にチューニングしてスキューを大幅に低減できる配線の電気特性チューニング方法を提供することを目的とする。
本発明の請求項１に記載の半導体装置用基板は、半導体素子の電極が半導体装置用基板の上の配線にワイヤボンディング接続され、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、前記配線の少なくとも一部の配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを設けたことを特徴とする。
本発明の請求項２に記載の半導体装置用基板は、請求項１において、前記配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを複数設けたことを特徴とする。
本発明の請求項３に記載の半導体装置用基板は、請求項１または請求項２において、前記配線が設けられていない空きスペースに、前記配線と電気的に接続されていない調整用パターンを設けたことを特徴とする。
本発明の請求項４に記載の半導体装置用基板は、半導体素子の電極と半導体装置用基板上に設けられたボンディング用ランドとをバンプを用いて直接にフリップチップボンディングし、半導体装置用基板の上の配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、前記配線の少なくとも一部の配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを設けたことを特徴とする。
本発明の請求項５に記載の半導体装置用基板は、請求項４において、前記配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを複数設けたことを特徴とする。
本発明の請求項６に記載の半導体装置用基板は、請求項４または請求項５において、前記配線が設けられていない空きスペースに、前記配線と電気的に接続されていない調整用パターンを設けたことを特徴とする。
本発明の請求項７に記載のエリアアレイ型半導体装置は、請求項２に記載の半導体装置用基板に半導体素子をワイヤボンディング接続した半導体装置であって、半導体装置用基板の配線の途中に複数設けたワイヤボンディング可能エリアの間を、ワイヤボンディングで接続したことを特徴とする。
本発明の請求項８に記載のエリアアレイ型半導体装置は、請求項３に記載の半導体装置用基板に半導体素子をワイヤボンディング接続したエリアアレイ型半導体装置であって、半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線が設けられていない空きスペースに設けられた調整用パターンとの間をワイヤボンディングで接続したことを特徴とする。
本発明の請求項９に記載のエリアアレイ型半導体装置は、請求項３に記載の半導体装置用基板に半導体素子をワイヤボンディング接続した半導体装置であって、半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線の別の位置とを、前記配線が設けられていない空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続したことを特徴とする。
本発明の請求項１０に記載のエリアアレイ型半導体装置は、請求項４に記載の半導体装置用基板に半導体素子をフリップチップボンディングしたエリアアレイ型半導体装置であって、半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線が設けられていない空きスペースに設けられた調整用パターンとの間をワイヤボンディングで接続したことを特徴とする。
本発明の請求項１１に記載のエリアアレイ型半導体装置は、請求項４に記載の半導体装置用基板に半導体素子をフリップチップボンディングしたエリアアレイ型半導体装置であって、導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線の別の位置とを、前記配線が設けられていない空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続したことを特徴とする。
本発明の請求項１２に記載のチューニング方法は、半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、基準とする伝播時間より短い時間で信号を伝播させる配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアから、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンにワイヤボンディングを行い配線のキャパシタンスを増加させることによって伝播時間を遅延させることを特徴とする。
本発明の請求項１３に記載のチューニング方法は、半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、基準とする伝播時間より長い時間で信号を伝播させる配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアと前記配線の別の位置とを、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くさせることを特徴とする。
本発明の請求項１４に記載のチューニング方法は、半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、基準とする伝播時間より長い時間で信号を伝播させる配線に対して、前記配線の途中に設けられた複数のワイヤボンディング可能エリアの間を、ワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くさせることを特徴とする。
本発明の請求項１５に記載の半導体装置用基板は、半導体素子の電極が半導体装置用基板の上の配線にワイヤボンディング接続またはフリップチップボンディング接続され、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、前記配線の少なくとも一部の配線の途中に配線パターンが形成された配線フィルムと接続可能なＴＡＢ接続可能エリアを設けたことを特徴とする。
本発明の請求項１６に記載の半導体装置用基板は、請求項１５において、前記配線の途中にＴＡＢ接続可能エリアを複数設けたことを特徴とする。
本発明の請求項１７に記載のエリアアレイ型半導体装置は、請求項１５に記載の半導体装置用基板に半導体素子をワイヤボンディング接続またはフリップチップボンディング接続した半導体装置であって、配線パターンが形成された配線フィルムを前記半導体装置用基板の上に重ねて、配線フィルムの配線パターンを半導体装置用基板のＴＡＢ接続可能エリアに接続したことを特徴とする。
本発明の請求項１８に記載のエリアアレイ型半導体装置は、請求項１６に記載の半導体装置用基板に半導体素子をワイヤボンディング接続またはフリップチップボンディング接続した半導体装置であって、配線パターンが形成された配線フィルムを前記半導体装置用基板の上に重ねて、前記半導体装置用基板の配線の途中に複数設けた複数設けたＴＡＢ接続可能エリアの間に、配線フィルムの配線パターンを並列接続したことを特徴とする。
本発明の請求項１９に記載のチューニング方法は、半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、半導体装置用基板の上に配線パターンが形成された配線フィルムを重ね、前記半導体装置用基板の基準とする伝播時間より短い時間で信号を伝播する配線に対して、その配線に形成されたＴＡＢ接続可能エリアに、前記配線フィルムの配線パターンを接続して、配線のキャパシタンスを増加させることによって伝播時間を遅延することを特徴とする。
本発明の請求項２０に記載のチューニング方法は、半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、半導体装置用基板の上に配線パターンが形成された配線フィルムを重ね、前記半導体装置用基板の基準とする伝播時間より長い時間で信号を伝播する配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアと前記配線の別の位置との間を、前記配線フィルムの配線パターンを並列接続し配線のインダクタンスを減少させることによって伝播時間を短くすることを特徴とする。
本発明は、配線の少なくとも一部の配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを設けた半導体装置用基板、または配線が設けられていない空きスペースに、前記配線と電気的に接続されていない調整用パターンを設けた半導体装置用基板を使用して、基準とする伝播時間より短い時間で信号を伝播させる配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアから、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンにワイヤボンディングを行い配線のキャパシタンスを増加させることによって伝播時間を遅延させたり、基準とする伝播時間より長い時間で信号を伝播させる配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアと前記配線の別の位置とを、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くさせたり、基準とする伝播時間より長い時間で信号を伝播させる配線に対して、前記配線の途中に設けられた複数のワイヤボンディング可能エリアの間を、ワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くさせることができ、配線引き廻しエリアの縮小化によって等長配線が施されない場合であっても伝播時間を自由にチューニングする事ができ半導体装置用基板の配線パターンを再製作せずに伝播時間を自由にチューニングしてスキューを大幅に低減できる。
以下、本発明の各実施の形態を図１〜図８に基づいて説明する。
（実施の形態１）
図１はワイヤボンディングタイプのエリアアレイ型半導体装置を示し、従来例を示した図９と図１１（ａ）と同様の作用をなすものには同一の符号を付けて説明する。
図１と図１１（ａ）を比べて判るように、（実施の形態１）を示す図１の場合には、半導体素子１の電極用パッド３と金線２でワイヤボンディングされるボンディング用フィンガ４と、スルーホールランド７との間を結ぶ前記基板１５の各配線１０１，１０２，１０３，１０４，１０５の途中にワイヤボンディングできるワイヤボンディング可能エリア（以下の説明では、ボンディング用サブフィンガと称す）５，６が設けられている。
さらに、基板１５の前記各配線１０１〜１０５が設けられていない空きエリア１１には、調整用パターン９ａ，９ｂが設けられている。
図１に示すように、基板１５上に施された配線１０１〜１０５の中で基準とすべく伝播時間で信号を伝播させる配線を配線１０４とした場合、それより配線長が短い配線１０１と配線１０５は基準伝播時間より早く信号が伝播するため、ボンディング用サブフィンガ６と近傍に設けられた調整用パターン９とを調整用金線８でワイヤボンディングを行い配線１０，１４のキャパシタンスを増加させ、その結果として伝播時間を遅らせ基準伝播時間との伝播時間差すなわちスキューを低減させることになる。
なお、調整用パターン９ａから違う調整用パターン９ｂへのワイヤボンディングについては増加させたいキャパシタンス量によって実施するしないを判断する。
また、基板１５上に施された配線１０１〜１０５の中で基準とすべく伝播時間で信号を伝播させる配線を配線１０４とした場合、それより配線長が長い配線１０２と配線１０３は基準伝播時間より遅く信号が伝播するため、配線１０２では、ボンディング用サブフィンガ５からボンディング用サブフィンガ６へ調整用金線８をワイヤボンディングし、配線１０３ではボンディング用サブフィンガ５から調整用パターン９を介して再度ボンディング用サブフィンガ６へ調整用金線８をワイヤボンディングさせ、配線自体と調整用金線８とが並列回路となり、等価的にみた配線のインダクタンスを小さくさせることで伝播時間を短くさせ基準伝播時間との伝播時間差すなわちスキューを低減させることができる。
尚、一般的に伝播時間ＴｄをインダクタンスＬとキャパシタンスＣの値から求める近似計算式としては、
Ｔｄ ＝√（ Ｌ ・ Ｃ ）
で求める事ができる。
（実施の形態２）
図２は、本発明の（実施の形態２）はフリップチップボンディングタイプのエリアアレイ型半導体装置を示し、従来例を示した図９と図１１（ａ）と同様の作用をなすものには同一の符号を付けて説明する。
図１に示した（実施の形態１）と異なる点は、半導体素子１と配線５とを電気的に接続させる方法が、図１は金線２を介してワイヤボンディング接続しているのに対して、この（実施の形態２）ではバンプ１６を介してフリップチップボンディングを行っている点である。
さらに、基板１５上に施された配線１０１〜１０５の中で基準とすべく伝播時間で信号を伝播させる配線を配線１０４とした場合、それより配線長が短い配線１０１と配線１０５は基準伝播時間より早く信号が伝播するため、ボンディング用サブフィンガ６と近傍に設けられた調整用パターン９とを調整用金線８でワイヤボンディングを行い配線１０１，１０５のキャパシタンスを増加させ、その結果として伝播時間を遅らせ基準伝播時間との伝播時間差すなわちスキューを低減させることになる。
なお、調整用パターン９から違う調整用パターン９へのワイヤボンディングについては増加させたいキャパシタンス量によって実施するしないを判断する。
また、基板１５上に施された配線の中で基準とすべく伝播時間で信号を伝播させる配線を配線１０４とした場合、それより配線長が長い配線１０２と配線１０３は基準伝播時間より遅く信号が伝播するため、配線１０２では、ボンディング用サブフィンガ５からボンディング用サブフィンガ６へ調整用金線８をワイヤボンディングし、配線１０３ではボンディング用サブフィンガ５から調整用パターン９を介して再度ボンディング用サブフィンガ６へ調整用金線８をワイヤボンディングさせ、配線自体と調整用金線８とが並列回路となり、等価的にみた配線のインダクタンスを小さくさせることで伝播時間を短くさせ基準伝播時間との伝播時間差、すなわちスキューを低減させることができる。フリップチップボンディングタイプの場合、ワイヤボンディングタイプと異なり、ワイヤボンディング用金線２の長さを変化させて伝播時間をチューニングさせる事ができないため、本発明によるチューニング方法は極めて有効な手段である。
（実施の形態３）
図３は本発明の（実施の形態３）を示し、図１に示した（実施の形態１）と同一または相当部分には同一符号を付けて説明する。
このワイヤボンディングタイプのエリアアレイ型半導体装置においては、基板１５は（実施の形態１）と同じであるが、調整用金線８を用いずにスキューのチューニングを施した半導体装置である点である。
具体的には、半導体素子１の電極と基板１５の配線１０１〜１０５とを金線２でワイヤボンディングする際に、遅延時間のチューニングを目的として、配線１０１〜１０５において端部のボンディング用フィンガ４ではなくてボンディング用サブフィンガ５，６に金線２の一端を打ち分けており、調整用金線８を用いずにスキューのチューニングを行っているため、スキューの調整範囲は狭いものの安価に調整するには極めて有効である。
（実施の形態４）
図４は本発明の（実施の形態４）を示す。
このワイヤボンディングタイプのエリアアレイ型半導体装置においては、基板１５にはボンディング用サブフィンガ５，６は設けられているが、（実施の形態１）のように調整用パターン９は設けられていない。
伝播時間の基準とすべく配線より配線長が長い配線のみに、すなわち伝播時間が基準伝播時間より遅くなる配線のみにボンディング用サブフィンガ５からボンディング用サブフィンガ６へ、あるいはボンディング用サブフィンガ５からスルーホールランド７へ調整用金線８を用いてワイヤボンディングを施し、伝播時間を早めている。本実施例に関しては調整用パターン９を基板１５に設ける配線引き廻しスペースが全く無いケース、あるいは、等長配線を行う配線引き廻しスペースも全く無い場合に極めて有効である。
（実施の形態５）
図５と図６は本発明の（実施の形態５）を示す。
図１に示した（実施の形態１）では基板１５に設けた調整用パターン９を調整用金線８を用いて伝送速度の遅い配線のボンディング用サブフィンガ６に接続したが、この（実施の形態５）では調整用金線８に代わって、配線パターン３１，３２，３３，３４が形成された配線フィルム３０を使用して実現している点が異なっている。
図５は配線パターンが形成された配線フィルム３０を基板１５に重ねて取り付ける前の状態を示しており、図６は基板１５に絶縁性の配線フィルム３０を重ねて取り付けた後の状態を示している。
基板１５には、半導体素子１の電極用パッド３と金線２でワイヤボンディングされるボンディング用フィンガ４と、スルーホールランド７との間を結ぶ前記基板１５の各配線１０１，１０２，１０３，１０４，１０５の途中に、配線フィルム３０の配線パターン３１〜３４に接続可能なＴＡＢ接続可能エリアとしてのボンディング用サブフィンガ５，６が設けられている。前記基板１５の各配線１０１〜１０５と配線フィルム３０の配線パターン３１〜３４の接続は下記のようになっている。
図５に示すように、基板１５上に施された配線１０１〜１０５の中で基準とすべく伝播時間で信号を伝播させる配線を配線１０５とした場合には、それより配線長が短い配線１０１では基準伝播時間より早く信号が伝播するため、配線１０１の途中に設けられたボンディング用サブフィンガ５に、基板特性調整用部品である配線フィルム３０の配線パターン３１の突出部の一方を図６に示すようにＴＡＢ接続することによって寄生容量を増加させ、その結果として伝播時間を遅らせ基準伝播時間との伝播時間差、すなわちスキューを低減させることになる。なお、この場合の配線フィルム３０としては、増加させたい寄生容量分に相当する配線パターンを絶縁性フィルム上に形成したものを用いている。
また、基準とすべく伝播時間で信号を伝播させる配線１０５に対して、それより配線長が長い配線１０２，１０３，１０４では、基準伝播時間より遅く信号が伝播するため、例えば、配線１０２の場合には、この配線１０２の途中に設けたボンディング用サブフィンガ５とボンディング用サブフィンガ６の間を、配線フィルム３０の配線パターン３２の突出部を介して図６に示すようにＴＡＢ接続して並列接続することによって、等価的にみた配線の寄生インダクタンスを小さくさせることで伝播時間を短くさせ基準伝播時間との伝播時間差、すなわちスキューを低減させることができる。
配線１０３の場合には、この配線１０３の途中に設けたボンディング用サブフィンガ５とボンディング用サブフィンガ６の間を、配線フィルム３０の配線パターン３３の突出部を介して同様にＴＡＢ接続して並列接続し、配線１０４の場合には、この配線１０４の途中に設けたボンディング用サブフィンガ５とボンディング用サブフィンガ６の間を、配線フィルム３０の配線パターン３４の突出部を介して同様にＴＡＢ接続して並列接続している。
（実施の形態６）
図７は本発明の（実施の形態６）を示す。
図６に示した（実施の形態５）はワイヤボンディングタイプのエリアアレイ型半導体装置の場合であったが、図７に示すようにフリップチップボンディングタイプのエリアアレイ型半導体装置の場合も同様に、基準伝播時間との伝播時間差、すなわちスキューを低減させることができる。フリップチップボンディングタイプの場合、ワイヤボンディングタイプと異なり、ワイヤボンディング用金線２の長さを変化させて伝播時間をチューニングさせる事ができないため、本発明による調整方法は極めて有効な手段である。
なお、図８（ａ）（ｂ）は（実施の形態５）（実施の形態６）における配線フィルム３０の詳細を示し、図８（ｂ）は図８（ａ）のＸ−Ｘ線に沿う断面図である。
配線フィルム３０は、絶縁性フィルム３５の上に形成された金属配線としての配線パターン３１〜３４が設けられており、絶縁性フィルム３５の背面には絶縁性接着剤３６が設けられている。
配線パターン３１は、基板１５の伝播時間を遅らせるために配線の寄生容量値を増加させる場合に用いるフィルム上金属配線であり、絶縁性フィルム３５上と絶縁性フィルム３５から一端だけが突出している。配線パターン３２〜３４は基板１５の伝播時間を短くするために配線の寄生インダクタンス値を減少させる場合に用いるフィルム上金属配線であり、絶縁性フィルム３５上と絶縁性フィルム３５の外側に両端が突出している。
配線フィルム３０に設けられた絶縁性接着剤３６は、配線フィルム３０を基板１５にＴＡＢ接続する際の仮留め、あるいは接続強度を向上させるために役立っている。
本発明は半導体素子がワイヤボンディング接続またはフリップチップボンディング接続によって実装される半導体基板の配線長などをその都度に変更しなくても配線間のスキューを低減させることができるので、高速・多ピン化しても良好な電気特性のエリアアレイ型半導体装置の提供に寄与できる。
本発明の（実施の形態１）のエリアアレイ型半導体装置の斜視図 本発明の（実施の形態２）のエリアアレイ型半導体装置の斜視図 本発明の（実施の形態３）のエリアアレイ型半導体装置の斜視図 本発明の（実施の形態４）のエリアアレイ型半導体装置の斜視図 本発明の（実施の形態５）の半導体基板に配線フィルムを取り付ける前のエリアアレイ型半導体装置の斜視図 同実施の形態の配線フィルムを取り付けた後の斜視図 本発明の（実施の形態６）のエリアアレイ型半導体装置の斜視図 配線フィルムの斜視図と断面図 従来のワイヤボンディングタイプのエリアアレイ型半導体装置を示す断面図 従来のフリップチップボンディングタイプのエリアアレイ型半導体装置を示す断面図 （ａ）（ｂ）は従来のワイヤボンディングタイプとフリップチップボンディングタイプのエリアアレイ型半導体装置用基板を示す斜視図 従来のエリアアレイ型半導体装置におけるスキューのチューニング手法を示す上面図
符号の説明
１ 半導体素子
２ ワイヤボンディング用金線
３ 半導体素子上の電極用パッド
４ ボンディング用フィンガ
４ａ バンプボンディング用パッド
５ ボンディング用サブフィンガ
６ ボンディング用サブフィンガ
７ スルーホールランド
８ 調整用金線
９ａ，９ｂ 調整用パターン
１０１，１０２，１０３，１０４，１０５ 配線
１５ 半導体装置用基板
１６ バンプ
１７ スルーホールビア
１８ 半田ボール
３０ 配線フィルム
３１〜３４ 配線フィルムの配線パターン

Claims (20)

  1. 半導体素子の電極が半導体装置用基板の上の配線にワイヤボンディング接続され、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、
    前記配線の少なくとも一部の配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを設けた
    半導体装置用基板。
  2. 前記配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを複数設けた請求項１記載の半導体装置用基板。
  3. 前記配線が設けられていない空きスペースに、前記配線と電気的に接続されていない調整用パターンを設けた
    請求項１または請求項２に記載の半導体装置用基板。
  4. 半導体素子の電極と半導体装置用基板上に設けられたボンディング用ランドとをバンプを用いて直接にフリップチップボンディングし、半導体装置用基板の上の配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、
    前記配線の少なくとも一部の配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを設けた
    半導体装置用基板。
  5. 前記配線の途中にワイヤボンディングできるワイヤボンディング可能エリアを複数設けた請求項４記載の半導体装置用基板。
  6. 前記配線が設けられていない空きスペースに、前記配線と電気的に接続されていない調整用パターンを設けた
    請求項４または請求項５に記載の半導体装置用基板。
  7. 請求項２に記載の半導体装置用基板に半導体素子をワイヤボンディング接続した半導体装置であって、
    半導体装置用基板の配線の途中に複数設けたワイヤボンディング可能エリアの間をワイヤボンディングで接続した
    エリアアレイ型半導体装置。
  8. 請求項３に記載の半導体装置用基板に半導体素子をワイヤボンディング接続したエリアアレイ型半導体装置であって、
    半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線が設けられていない空きスペースに設けられた調整用パターンとの間をワイヤボンディングで接続した
    エリアアレイ型半導体装置。
  9. 請求項３に記載の半導体装置用基板に半導体素子をワイヤボンディング接続した半導体装置であって、
    半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線の別の位置とを、前記配線が設けられていない空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続した
    エリアアレイ型半導体装置。
  10. 請求項４に記載の半導体装置用基板に半導体素子をフリップチップボンディングしたエリアアレイ型半導体装置であって、
    半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線が設けられていない空きスペースに設けられた調整用パターンとの間をワイヤボンディングで接続した
    エリアアレイ型半導体装置。
  11. 請求項４に記載の半導体装置用基板に半導体素子をフリップチップボンディングしたエリアアレイ型半導体装置であって、
    半導体装置用基板の配線の途中に設けたワイヤボンディング可能エリアと前記配線の別の位置とを、前記配線が設けられていない空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続した
    エリアアレイ型半導体装置。
  12. 半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、
    基準とする伝播時間より短い時間で信号を伝播する配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアから、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンにワイヤボンディングを行い配線のキャパシタンスを増加させることによって伝播時間を遅延する
    配線の電気特性チューニング方法。
  13. 半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、
    基準とする伝播時間より長い時間で信号を伝播する配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアと前記配線の別の位置とを、前記半導体装置用基板の上の空きスペースに設けられた調整用パターンを経由したワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くする
    配線の電気特性チューニング方法。
  14. 半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、
    基準とする伝播時間より長い時間で信号を伝播する配線に対して、前記配線の途中に設けられた複数のワイヤボンディング可能エリアの間を、ワイヤボンディングで並列接続し配線のインダクタンスを減少させることによって伝播時間を短くする
    配線の電気特性チューニング方法。
  15. 半導体素子の電極が半導体装置用基板の上の配線にワイヤボンディング接続またはフリップチップボンディング接続され、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置に使用される前記半導体装置用基板であって、
    前記配線の少なくとも一部の配線の途中に配線パターンが形成された配線フィルムと接続可能なＴＡＢ接続可能エリアを設けた
    半導体装置用基板。
  16. 前記配線の途中にＴＡＢ接続可能エリアを複数設けた
    請求項１５記載の半導体装置用基板。
  17. 請求項１５に記載の半導体装置用基板に半導体素子をワイヤボンディング接続またはフリップチップボンディング接続した半導体装置であって、
    配線パターンが形成された配線フィルムを前記半導体装置用基板の上に重ねて、配線フィルムの配線パターンを半導体装置用基板のＴＡＢ接続可能エリアに接続した
    エリアアレイ型半導体装置。
  18. 請求項１６に記載の半導体装置用基板に半導体素子をワイヤボンディング接続またはフリップチップボンディング接続した半導体装置であって、
    配線パターンが形成された配線フィルムを前記半導体装置用基板の上に重ねて、前記半導体装置用基板の配線の途中に複数設けた複数設けたＴＡＢ接続可能エリアの間に、配線フィルムの配線パターンを並列接続した
    エリアアレイ型半導体装置。
  19. 半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、
    半導体装置用基板の上に配線パターンが形成された配線フィルムを重ね、前記半導体装置用基板の基準とする伝播時間より短い時間で信号を伝播する配線に対して、その配線に形成されたＴＡＢ接続可能エリアに、前記配線フィルムの配線パターンを接続して、配線のキャパシタンスを増加させることによって伝播時間を遅延する
    配線の電気特性チューニング方法。
  20. 半導体素子を半導体装置用基板の上の配線にワイヤボンディングまたはフリップチップボンディングし、前記配線を介して外部回路と前記半導体素子とを電気接続して構成されるエリアアレイ型半導体装置において、信号の伝播時間をチューニングするに際し、
    半導体装置用基板の上に配線パターンが形成された配線フィルムを重ね、前記半導体装置用基板の基準とする伝播時間より長い時間で信号を伝播する配線に対して、前記配線の途中に設けられたワイヤボンディング可能エリアと前記配線の別の位置との間を、前記配線フィルムの配線パターンを並列接続し配線のインダクタンスを減少させることによって伝播時間を短くする
    配線の電気特性チューニング方法。
JP2004140515A 2004-05-11 2004-05-11 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置 Withdrawn JP2005322814A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004140515A JP2005322814A (ja) 2004-05-11 2004-05-11 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004140515A JP2005322814A (ja) 2004-05-11 2004-05-11 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JP2005322814A true JP2005322814A (ja) 2005-11-17

Family

ID=35469851

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004140515A Withdrawn JP2005322814A (ja) 2004-05-11 2004-05-11 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置

Country Status (1)

Country Link
JP (1) JP2005322814A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010073832A1 (ja) * 2008-12-26 2010-07-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
US7875986B2 (en) 2006-07-06 2011-01-25 Elpida Memory, Inc. Semiconductor device
JP2016213248A (ja) * 2015-04-30 2016-12-15 株式会社デンソー 半導体装置、半導体装置の設計方法
JP2019146467A (ja) * 2018-02-23 2019-08-29 パナソニックＩｐマネジメント株式会社 スイッチング電源装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875986B2 (en) 2006-07-06 2011-01-25 Elpida Memory, Inc. Semiconductor device
WO2010073832A1 (ja) * 2008-12-26 2010-07-01 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
US8446735B2 (en) 2008-12-26 2013-05-21 International Business Machines Corporation Semiconductor package
JP2016213248A (ja) * 2015-04-30 2016-12-15 株式会社デンソー 半導体装置、半導体装置の設計方法
JP2019146467A (ja) * 2018-02-23 2019-08-29 パナソニックＩｐマネジメント株式会社 スイッチング電源装置
JP7008241B2 (ja) 2018-02-23 2022-01-25 パナソニックＩｐマネジメント株式会社 スイッチング電源装置

Similar Documents

Publication Publication Date Title
JP4006447B2 (ja) 半導体装置およびプリント回路板
US7911066B2 (en) Through-chip via interconnects for stacked integrated circuit structures
US7378743B2 (en) Circuit board and electronic assembly
US8803329B2 (en) Semiconductor package and stacked semiconductor package
JP2017163385A (ja) 電子装置及び電子機器
JP3443408B2 (ja) 配線基板及びそれを用いた半導体装置
EP2729963B1 (en) Half-through vias for suppression of substrate modes
Kam et al. 40-Gb/s package design using wire-bonded plastic ball grid array
JP5499696B2 (ja) 半導体装置及び実装構造
US9905517B2 (en) Semiconductor device
JP2005322814A (ja) 配線の電気特性チューニング方法と半導体装置用基板およびこれを用いた半導体装置
KR100352778B1 (ko) 투영 공백 패턴을 갖는 접지 금속판을 포함하는 접속 구조및 반도체 칩 패키지
US8288269B2 (en) Methods for avoiding parasitic capacitance in an integrated circuit package
TWI601255B (zh) 薄膜覆晶封裝結構
US7042102B2 (en) Semiconductor device
JP2001177046A (ja) 半導体装置およびその製造方法
JP2000124366A (ja) 電子部品の実装構造
US6566975B2 (en) Wiring board having parallel transmission lines to transmit equivalent signals in parallel
US6762494B1 (en) Electronic package substrate with an upper dielectric layer covering high speed signal traces
US20100006333A1 (en) Wiring substrate and method of manufacturing the same
US6770979B2 (en) Semiconductor package and substrate thereof
US6646343B1 (en) Matched impedance bonding technique in high-speed integrated circuits
JP3933601B2 (ja) 高周波集積回路パッケージ及び電子装置
JP3839677B2 (ja) 層間接続ビア構造
JPH03106047A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061016

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070731

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080430

A072 Dismissal of procedure

Free format text: JAPANESE INTERMEDIATE CODE: A072

Effective date: 20080819