WO2010073832A1 - 半導体パッケージ - Google Patents

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wires
wire
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克之 米原
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インターナショナル・ビジネス・マシーンズ・コーポレーション
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    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the present invention relates to a semiconductor package on which a semiconductor chip is mounted.
  • Patent Document 1 when the frequency of the input / output signal of the semiconductor chip exceeds 1 GHz, the interference by the electrical signal between the metal thin wires electrically connecting the electrode of the semiconductor chip and the lead portion of the lead frame is Since the influence becomes large and normal signal transmission can not be performed, the cross inductance of the metal wires reduces the mutual inductance of the signals passing through the metal thin wires, and a technique for suppressing the occurrence of crosstalk is described.
  • JP 2003-68780 A Japanese Patent Application Publication No. 2007-525842
  • the differential signal method is a method of detecting a potential difference between signal lines by pairing two signal lines (signal line pair).
  • the differential signal method since one of the two signal lines is used as the other complementary signal and the difference between the signal lines is taken, it is possible to cancel the noise superimposed on the two signal lines with the same polarity.
  • PCI (Peripheral Component Interconnect) Express which is a bus standard for communication between a processor and a peripheral device, has a data transfer rate of 2.5 Gbps unidirectionally and 5.0 Gbps bidirectionally. In order to realize this, 1.5 GHz to 3 GHz is required as the frequency (signal frequency) of the input / output signal of the semiconductor chip. Furthermore, PCI Express Generation 2, which is the next standard of PCI Express, is required to further increase the signal frequency. In the case of such high frequency signal transmission, even if the differential signal system is used, the signal transmitted by the signal line pair is affected by the signal leakage from the adjacent signal line pair (crosstalk).
  • the crosstalk amount of -30 dB or less is required at the signal frequency of 1 GHz to 3 GHz.
  • the method of providing a shield wire has a problem that it can not cope with the increase in the number of pins and the reduction in pitch of input / output signal terminals of the semiconductor chip.
  • An object of the present invention is to provide a semiconductor package in which signal deterioration is reduced without reducing the density of wiring in the substrate of the semiconductor package.
  • a semiconductor package to which the present invention is applied includes a semiconductor chip for connecting one ends of a plurality of wires and a substrate on which a plurality of substrate wirings for fixing the semiconductor chips and for connecting the plurality of wires are arranged.
  • the substrate comprises a first pair of wires in parallel and a first two substrate wires connected to each wire, and a wire connected to one substrate wire intersects without contacting the other substrate wire Of the first wiring pair thus formed, the second pair of wires arranged adjacent to the first wiring pair in parallel, and the second two substrate wirings connected to the respective wires intersect And a second wiring pair formed in such a manner as not to be.
  • a wiring terminal connected to one wire and a wiring terminal connected to the other wire are disposed at different distances from the end of the semiconductor chip with respect to the direction of the wires. ing. Further, the plurality of wires of the semiconductor chip do not cross each other.
  • the first wire pair and the second wire pair transmit differential signals.
  • the differential signals transmitted by the first wiring pair and the second wiring pair are in the range of 1 GHz or more and 3 GHz or less.
  • one wire of the first pair of wires and one substrate wire of the first two substrate wires connected to the wire, and the other wire of the first pair of wires and the wire are In the area between the first two substrate wires and the other substrate wire projected on the substrate, the wire connecting to the one substrate wire being projected on the substrate from the point of intersection with the other substrate wire
  • the ratio of the two areas divided by the perpendicular line is set to be 0.5 or more and 2 or less.
  • first wiring pair between a portion and a portion on the substrate wiring side of a wiring forming a second wiring pair facing this portion, and forming a first wiring pair, and a second wiring pair
  • the ratio of the second capacitance between the portion of the wire facing on the wire side and the portion on the wire side of the wire constituting the second wire pair facing this portion is 0.5 or more and 2 It is below.
  • the semiconductor package to which the present invention is applied includes a semiconductor chip, a substrate for fixing the semiconductor chip, a wire having one end connected to the semiconductor chip, and the other end of the wire arranged on the substrate And a signal line composed of a wiring to be connected, wherein the signal line constitutes a signal line pair for transmitting a differential signal, and the signal line pair is electromagnetically and electrostatically coupled between the signal line pair
  • the first signal line pair at which the signal lines cross and the second signal line pair at which the signal lines do not intersect are provided adjacent to each other so as to cancel the signals leaking to each other.
  • the first signal line pair and the second signal line pair provided adjacent to the first signal line pair the first signal line pair is configured, and the second signal line pair and the wiring side are provided.
  • a first capacitance between a portion of the signal line opposite to the portion on the wiring side of the signal line constituting the second signal line pair opposite to this portion, and a first signal line pair A second capacitance between the portion of the signal line facing the second signal line pair on the wire side and the portion of the signal line on the wire side that constitutes the second signal line pair facing the portion
  • the ratio of and is 0.5 or more and 2 or less.
  • interaction between differential signals is canceled by the wire portion and the substrate wiring portion by interchanging the wires of the differential signal wire portion and the substrate wiring portion, and narrowing It provides a means to enable pitch routing.
  • FIG. 16 is a partial enlarged plan view of a semiconductor package for describing electromagnetic coupling of signal line pairs # 1 to # 3.
  • FIG. 16 is a partial enlarged plan view of a semiconductor package for describing electrostatic coupling of signal line pairs # 1 to # 3. It is a figure explaining the method of designing so that board
  • FIG. 7 is a partial enlarged plan view for illustrating the semiconductor package of Comparative Example 1;
  • FIG. 16 is a partial enlarged plan view for illustrating the semiconductor package of Comparative Example 2; It is a figure which shows the near-end crosstalk amount and far-end crosstalk amount of an Example, the comparative example 1, and the comparative example 2.
  • FIG. 7 is a partial enlarged plan view for illustrating the semiconductor package of Comparative Example 1;
  • FIG. 16 is a partial enlarged plan view for illustrating the semiconductor package of Comparative Example 2
  • FIG. 1 is a view showing a semiconductor package 10 in the present embodiment.
  • 1 (a) is a plan view of the semiconductor package 10
  • FIG. 1 (b) is a cross-sectional view taken along the line XX 'of FIG. 1 (a).
  • the semiconductor package 10 includes a semiconductor chip 20 in which an integrated circuit is formed, and a circuit board 30 on which the semiconductor chip 20 as an example of a substrate is mounted.
  • the circuit board 30 is an example BGA (Ball Grid Array) board.
  • the semiconductor chip 20 is an integrated circuit formed on a semiconductor substrate such as Si.
  • a plurality of chip pads 21 are provided on the surface of the semiconductor chip 20 along the edge of the semiconductor chip 20.
  • the chip pad 21 is an area of several 10 ⁇ m square formed of a metal film such as Al.
  • the chip pads 21 are provided, for example, at a pitch of 60 ⁇ m.
  • the chip pad 21 is a terminal for inputting / outputting a signal to / from the integrated circuit formed in the semiconductor chip 20 and supplying power to the semiconductor chip 20.
  • the circuit board 30 is a plate-like board made of, for example, ceramic.
  • a plurality of substrate wirings 40 formed of, for example, Ag paste, and a bond pad 50 as an example of a wiring terminal are formed at one end of each substrate wiring 40.
  • terminals (substrate terminals) 33 by solder balls for signal input and output with the semiconductor package 10 are formed on the back surface 31 b of the circuit board 30, terminals (substrate terminals) 33 by solder balls for signal input and output with the semiconductor package 10 are formed.
  • a via conductor (a metal wire for filling the through hole) 35 connecting the substrate terminal 33 and the substrate wire 40 is formed inside the circuit board 30.
  • a ground plate 34 formed in the same manner as the board wiring 40 or the like is provided.
  • the semiconductor chip 20 is fixed on the ground plate 34 by, for example, a conductive adhesive. Then, the ground potential is applied to the semiconductor chip 20 through the ground plate 34.
  • a resin may be poured into portions of the semiconductor chip 20, the substrate wiring 40, the bond pads 50, and the wires 60 and cured to protect the semiconductor package 10.
  • the semiconductor package 10 includes a plurality of wires 60 for connecting the chip pads 21 provided on the semiconductor chip 20 and the substrate wiring 40 (specifically, the bond pads 50) provided on the circuit substrate 30.
  • the wire 60 is, for example, a thin wire of Au. And one end of each wire 60 is connected to any one of the chip pads 21 by thermocompression bonding. On the other hand, the other end of the wire 60 is similarly connected to a bond pad 50 predetermined for each chip pad 21. That is, both ends of the wire 60 are fixed, and the remaining portion is extended in the form of an arc in the air. Since the wires 60 are not coated, a short circuit will occur when the wires 60 are in contact with each other. For this reason, the wires 60 are arranged so as not to cross each other. Then, the length of the wire 60, the distance to the adjacent wire 60, the degree of tension, and the like are set so that the wires 60 do not contact each other.
  • this embodiment consists of two board wiring 40 connected with a pair of parallel wires 60, and the wire 60 connected to one board wiring 40 crosses without contacting the other board wiring 40.
  • Wiring pairs (signal line pairs) configured as described above, and wiring pairs (signal line pairs) formed so as not to constitute the two substrate wirings 40 connected to the pair of parallel wires 60 are alternately arranged. It is arranged. The configuration of these wiring pairs will be described in detail later.
  • the semiconductor package 10 is fixed to a laminated circuit board (not shown) such as glass epoxy or the like in which wiring is formed by, for example, Cu foil by melting solder balls by heating. Then, the semiconductor package 10 executes data processing and the like based on the power and signal supplied from the laminated circuit board.
  • a laminated circuit board such as glass epoxy or the like in which wiring is formed by, for example, Cu foil by melting solder balls by heating. Then, the semiconductor package 10 executes data processing and the like based on the power and signal supplied from the laminated circuit board.
  • FIG. 2 is a partial enlarged plan view of the semiconductor package 10 in the present embodiment. 2, three signal line pairs (# 1 to # 3) as an example of a wiring pair in which the chip pad 21 of the semiconductor chip 20 and the bond pad 50 of the substrate wiring 40 are connected by the wire 60 are shown. There is.
  • Signal line pair # 1 is formed of signal lines # 1a and # 1b.
  • Signal line pair # 2 is formed of signal lines # 2a and # 2b.
  • signal line pair # 3 is formed of signal lines # 3a and # 3b.
  • Each of the signal line pairs # 1 to # 3 transmits a differential signal.
  • the signal line means from the chip pad 21 to the substrate terminal 33. That is, the signal line includes the chip pad 21, the wire 60 whose one end is connected to the chip pad 21, the bond pad 50 to which the other end of the wire 60 is connected, and the substrate wiring 40 connected to the bond pad 50.
  • the substrate terminal 33 is connected to the substrate wiring 40. Although the substrate terminal 33 is provided on the back surface 31 b of the circuit board 30, it is connected to the substrate wiring 40 and shown on the surface 31 a of the circuit board 30 for convenience.
  • the side closer to the substrate terminal 33 of the signal line is called the substrate terminal side, and the side closer to the chip pad 21 of the signal line is called the chip pad side.
  • Signal line pair # 1 is formed of signal lines # 1a and # 1b.
  • the signal line # 1a is composed of the substrate wiring 41a and the wire 61a.
  • the substrate wiring 40 of the signal line # 1a is distinguished, it is called a substrate wiring 41a, and the wire 60 is also called a wire 61a.
  • the bond pad 50 of the signal line # 1a is also referred to as a bond pad 51a.
  • the signal line # 1 b is composed of the substrate wiring 41 b and the wire 61 b.
  • the signal line pair # 1 is the first two wires connected to the wires 61a and 61b as an example of the first pair of wires and the wires of the first pair of wires 61a and 61b. It is comprised from board
  • the signal line # 1a and the signal line # 1b are configured such that the respective substrate wiring 41a and the wire 61b cross each other at the intersection point 70. However, the wire 61 b is stretched in the air as described in FIG. 1. Thus, the substrate wiring 41a and the wire 61b do not come in contact with each other. That is, the substrate wiring 41a and the wire 61b intersect in a three-dimensional manner.
  • the bond pad 51b which is a wiring terminal connected to the wire 61b, is provided at a position shifted in the direction of the substrate terminal, that is, in the direction of the wire 60 from the bond pad 51a which is a terminal connected to the wire 61a.
  • the bond pad 51 b and the bond pad 51 a are disposed at different distances from the end 22 of the semiconductor chip 20.
  • the substrate wiring 41a is formed so as to go around the bond pad 51b, and the bond pad 51a is formed on the tip of the substrate wiring 41a. By doing this, the substrate wiring 41 a and the wire 61 b are made to intersect in three dimensions, and the signal line # 1 a and the signal line # 1 b are made to intersect at the surface 31 a of the circuit board 30. And the wires 61a and 61b do not cross each other.
  • Signal line pair # 2 includes signal lines # 2a and # 2b.
  • the signal line # 2a includes a substrate wiring 42a, a bond pad 52a connected thereto, and a wire 62a connecting the bond pad 52a and the chip pad 21.
  • the signal line # 2b includes a substrate wiring 42b, a bond pad 52b connected thereto, and a wire 62b connecting the bond pad 52b and the chip pad 21.
  • Signal lines # 2a and # 2b of signal line pair # 2 are configured not to cross each other.
  • the bond pads 52 a and 52 b are disposed at substantially the same distance from the end 22 of the semiconductor chip 20.
  • the signal line pair # 2 is the second two wires connected to the wires 62a and 62b as an example of the second pair of wires and the wires of the second pair of wires 62a and 62b. It is comprised from board
  • signal line pair # 3 is formed of signal lines # 3a and # 3b.
  • the signal line # 3a includes a substrate wiring 43a, a bond pad 53a connected thereto, and a wire 63a connecting the bond pad 53a and the chip pad 21.
  • the signal line # 3 b includes a substrate wiring 43 b, a bond pad 53 b connected thereto, and a wire 63 b connecting the bond pad 53 b and the chip pad 21.
  • Signal lines # 3a and # 3b of signal line pair # 3 are configured not to cross each other. That is, the signal line pair # 2 and the signal line pair # 3 have the same configuration.
  • the signal line pair in which the signal lines intersect and the signal line pair in which the signal lines do not intersect are alternately arranged.
  • crosstalk due to electromagnetic coupling There are two types of crosstalk due to electrostatic coupling. Here, assuming that the signal lines A and B are arranged in parallel, crosstalk due to two couplings will be described.
  • the crosstalk due to electromagnetic coupling means that a signal (current) flows in the signal line B to generate a magnetic field, and a temporal change in the magnetic field (temporal change in magnetic flux) induces a current in the signal line A.
  • Signal leakage due to A phenomenon in which current is generated by temporal change of magnetic flux is called electromagnetic induction.
  • crosstalk due to electrostatic coupling is a signal caused by leakage of part of the signal of the signal line B to the signal line A via the electrostatic capacitance (parasitic capacitance) between the two signal lines A and B.
  • Leak of The present embodiment can reduce the above two crosstalks.
  • FIG. 3 is a partially enlarged plan view of semiconductor package 10 for illustrating the electromagnetic coupling of signal line pairs # 1 to # 3.
  • the signal lines # 1a and # 1b are shown projected on the surface of the circuit board 30.
  • each of the substrate wiring 41a and the wire 61b is considered to be divided into two at a point (intersection point) 70 where the wires intersect.
  • the perpendicular to the surface of the circuit board 30 from the intersection point 70 and the signal line # 1a or # 1b are separated at the intersections. That is, in the enlarged plan view of FIG.
  • the signal line # 1a is composed of the substrate wiring portion signal line # 1aR on the substrate terminal side from the intersection 70 and the wire portion signal line # 1aL on the chip pad side from the intersection 70 There is.
  • the signal line # 1b is comprised of a substrate wiring portion signal line # 1bR on the substrate terminal side from the intersection 70 and a wire portion signal line # 1bL on the chip pad side from the intersection 70. ing.
  • the signal line pair # 2 transmits a differential signal. Then, the directions of the magnetic fields generated by the signal lines # 2a and # 2b are opposite to each other. Therefore, in the area outside signal line pair # 2, that is, the area excluding the area 93 between signal lines # 2a and # 2b shown in FIG. 3, the direction of the magnetic field generated by each of signal lines # 2a and # 2b is Because they are opposite, they cancel each other. However, in the region 93 between the signal lines # 2a and # 2b, the directions of the magnetic fields produced by the signal lines # 2a and # 2b are the same. Therefore, when considering the influence of signal line pair # 2 on other signal line pairs, it is sufficient to consider the magnetic flux passing through area 93.
  • the magnetic flux generated from the signal line pair # 2 and passing through the area 93 generates currents in the signal lines # 1a and # 1b by passing in the vicinity of the signal lines # 1a and # 1b.
  • a region other than signal line pair # 1 that is, a region 91 between substrate wiring portion signal lines # 1aR and # 1bR in FIG. 3 and a region 92 between wire portion signal lines # 1aL and # 1bL
  • the direction of the current generated by the magnetic flux passing through the area is the same in the signal lines # 1a and # 1b.
  • differential signals are transmitted to the signal lines # 1a and # 1b. Therefore, the signal of signal line pair # 1 is the difference between the signals of signal lines # 1a and # 1b. Therefore, the signals leaked by the current generated by the magnetic flux passing through the area 91 and the area 92 cancel each other.
  • the signal lines # 1a and # 1b intersect at the intersection 70. Therefore, even if the magnetic flux generated from the signal line pair # 2 and passed through the area 93 passes through the area 91 and the area 92, the substrate wiring portion signal lines # 1aR and the wires which are a part of the signal line # 1a respectively The direction of the current generated by the magnetic flux to the partial signal line # 1aL is reversed. As a result, the signals leaked by these currents cancel each other, and crosstalk does not appear in the signal line # 1a. The same applies to the substrate wiring portion signal line # 1bR and the wire portion signal line # 1bL, which are parts of the signal line # 1b. Therefore, crosstalk from signal line pair # 2 to signal line pair # 1 based on electromagnetic coupling can be reduced.
  • crosstalk from signal line pair # 3 to signal line pair # 1 based on electromagnetic coupling can be reduced.
  • substrate wiring portion signal line # 1aR and # 1bR and the area of region 92 between wire portion signal lines # 1aL and # 1bL are equal, substrate wiring portion signal line #
  • the currents generated in the 1aR and the wire portion signal line # 1aL become equal to each other, and the crosstalk can be reduced better.
  • the ratio of the area of the region 91 to the region 92 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal line # 1a generates a magnetic field around the signal line # 1a when a signal flows.
  • the signal line # 1b also generates a magnetic field around the signal line # 1b when a signal flows. Since the signal line pair # 1 transmits differential signals, it is sufficient to consider the magnetic flux passing through the regions 91 and 92 between the signal lines # 1a and # 2b as described above.
  • the signal lines # 1a and # 1b cross each other at the intersection 70. Therefore, the direction of the magnetic flux passing through the area 91 and the area 92 is reversed.
  • the influence of the magnetic flux generated from the signal line pair # 1 and passing through the area 91 and the area 92 on the signal line pair # 2 will be considered.
  • the magnetic flux generated from the signal line pair # 1 and passing through the area 91 and the area 92 may be considered as the magnetic flux passing through the area 93.
  • the direction of the magnetic flux passing through the area 91 and the magnetic flux passing through the area 92 are reversed. Therefore, the direction of the current is reversed between the current generated by the signal line # 2a by the magnetic flux passing through the area 91 and the current generated by the signal line # 2a by the magnetic flux passing through the area 92. Therefore, the signals leaked by these currents cancel each other.
  • the current generated in the signal line # 2b by the magnetic flux passing through the area 91 and the current generated in the signal line # 2b by the magnetic flux passing through the area 92 have opposite current directions, and these currents The leaked signals cancel each other.
  • crosstalk from signal line pair # 1 to signal line pair # 2 based on electromagnetic coupling can be reduced.
  • crosstalk from signal line pair # 1 to signal line pair # 3 based on electromagnetic coupling can be reduced.
  • the area of region 91 between substrate wiring portion signal lines # 1aR and # 1bR and the area of region 92 between wire portion signal lines # 1aL and # 1bL are equal, the magnetic flux passing through region 91 Since the current generated in the signal line # 2a and the current generated in the signal line # 2a by the magnetic flux that has passed through the region 92 become comparable to each other, crosstalk can be reduced better.
  • the ratio of the area of the region 91 to the region 92 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal line pair # 1 in which the signal lines intersect with each other, and the signal line pairs # 2 and # 3 in which the signal lines do not intersect with each other are provided.
  • signal deterioration (crosstalk) due to a leaked signal can be reduced by mutual electromagnetic coupling of the signal line pairs # 1 to # 3. That is, in order to reduce crosstalk due to electromagnetic coupling, it is preferable to alternately arrange a signal line pair in which the signal lines cross each other and a signal line pair in which the signal lines do not cross each other.
  • FIG. 4 is a partially enlarged plan view of semiconductor package 10 for illustrating electrostatic coupling of signal line pairs # 1 to # 3.
  • the signal lines # 1a and # 1b are considered separately at two points (intersections) 70 where the substrate wiring 41a and the wires 61b intersect in the partial enlarged plan view of FIG. That is, the signal line # 1a is composed of the substrate wiring portion signal line # 1aR and the wire portion signal line # 1aL.
  • the signal line # 1b is composed of a substrate wiring portion signal line # 1bR and a wire portion signal line # 1bL.
  • a substrate wiring portion capacitance 95 as an example of capacitance is generated.
  • a wire portion capacitance 97 as an example of a second capacitance is generated between the wire portion signal line # 1bL and the portion of the signal line # 2b opposed to the wire portion signal line # 1bL. Then, when a signal flows to the signal line # 2b, a part of the signal leaks to the signal line # 1a through the substrate wiring portion capacitance 95. In addition, when a signal flows through the signal line # 2b, a part of the signal leaks to the signal line # 1b via the wire portion capacitor 97.
  • signal line pair # 1 transmits a differential signal. Then, since the signal of signal line pair # 1 is the difference between the signals of signal lines # 1a and # 1b, some of the signals of signal line # 2b leaked to signal line # 1a through substrate interconnection portion capacitance 95 The difference from the signal of the signal line # 2b leaked to the signal line # 1a via the wire portion capacitor 97 is superimposed on the signal of the signal line pair # 1.
  • the substrate wiring portion capacitance 95 and the wire portion capacitance 97 are equal, a part of the signal of the signal line # 2 b leaked to the signal line # 1a through the substrate wiring portion capacitance 95 and the wire portion capacitance 97 A part of the signal of the signal line # 2 b leaked to the signal line # 1 a becomes equal. Thereby, the crosstalk from the signal line # 2b does not appear in the signal of the signal line pair # 1. If the ratio of the substrate wiring portion capacitance 95 to the wire portion capacitance 97 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal line pair # 1 transmits differential signals
  • the difference between the signal line # 1a and a part of the signal of the signal line # 3a leaked to the signal line # 1a is superimposed on the signal of the signal line pair # 1. If the substrate wiring portion capacitance 96 and the wire portion capacitance 98 are equal, a part of the signal of the signal line # 3 a leaked to the signal line # 1 b through the substrate wiring portion capacitance 96 and the wire portion capacitance 98 A part of the signal of the signal line # 3a leaked to the signal line # 1b becomes equal.
  • the signal of the signal line pair # 1 does not show the influence of crosstalk from the signal line # 3a. If the ratio of the substrate wiring portion capacitance 96 to the wire portion capacitance 98 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal of the signal line # 2b does not show the influence of crosstalk from the signal line pair # 1. If the ratio of the substrate wiring portion capacitance 95 to the wire portion capacitance 97 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal of the signal line # 3a does not show the influence of crosstalk from the signal line pair # 1.
  • the ratio of the substrate wiring portion capacitance 96 to the wire portion capacitance 98 is 0.5 or more and 2 or less, at least crosstalk can be reduced to 1/3 or less.
  • the signal line pair # 1 in which the signal lines intersect with each other, and the signal line pairs # 2 and # 3 in which the signal lines do not intersect with each other are provided.
  • signal deterioration (crosstalk) due to a leaked signal can be reduced by mutual electrostatic coupling of the signal line pairs # 1 to # 3. That is, also in the reduction of the crosstalk due to electrostatic coupling, it is preferable to alternately arrange the signal line pair in which the signal lines cross each other and the signal line pair in which the signal lines do not cross each other.
  • FIG. 5 is a diagram for explaining a method of designing the substrate wiring portion capacitance 95 and the wire portion capacitance 97, or the substrate wiring portion capacitance 96 and the wire portion capacitance 98 to be substantially equal to each other.
  • the wiring rule of the substrate wiring 40 is determined from the impedance characteristics of the differential signal and the like.
  • step S102 the arrangement (layout) of each of the substrate wiring 40 and the wire 60 is set.
  • step S103 the lengths of the substrate wiring 40 and the wire 60 are calculated.
  • step S104 the substrate wiring portion capacitance 95 and the wire portion capacitance 97 (or the substrate wiring portion capacitance 96 and the wire portion capacitance 98) are calculated.
  • step S105 the substrate wiring portion capacitance 95 and the wire portion capacitance 97 (or the substrate wiring portion capacitance 96 and the wire portion capacitance 98) are compared. Then, if the difference between the substrate wiring portion capacitance 95 and the wire portion capacitance 97 (or the substrate wiring portion capacitance 96 and the wire portion capacitance 98) is equal to or less than a predetermined value ⁇ , the design is finished.
  • step S106 the substrate wiring 40 and the wire Reconfigure each of the 60 configurations.
  • the lengths of the substrate wiring 40 and the wire 60 are calculated.
  • steps S103 to S106 are performed until the difference between the substrate wiring portion capacitance 95 and the wire portion capacitance 97 (or the substrate wiring portion capacitance 96 and the wire portion capacitance 98) becomes equal to or less than a predetermined value ⁇ . repeat.
  • the substrate wiring portion capacitance 95 when the substrate wiring portion capacitance 95 is smaller than the wire portion capacitance 97, the line width of the substrate wiring 41a or the substrate wiring 42b is increased to make the distance between the signal line pair # 1 and the signal line pair # 2 Narrow G1 (see FIG. 4). Also, the substrate wiring 40 may be elongated. Then, in order to shorten the wire 60, the distance between the bond pad 50 and the chip pad 21 may be shortened.
  • the gap G1 see FIG. 4 between the substrate wiring 41a and the substrate wiring 42b may be expanded near the substrate terminal 33. In the vicinity of the substrate terminal 33, the density of the substrate wiring 40 is lower than that in the vicinity of the bond pad 50, and the distance between the substrate wirings 40 can be easily expanded. Also, the substrate wiring 40 may be shortened.
  • the substrate wiring portion capacitance 96 When the substrate wiring portion capacitance 96 is smaller than the wire portion capacitance 98, the line width of the substrate wiring 41b or the substrate wiring 43a is increased to shorten the distance G2 (see FIG. 4) between the substrate wiring 41b and the substrate wiring 43a. Do. Also, the substrate wiring 40 may be elongated. Then, in order to shorten the wire 60, the distance between the bond pad 50 and the chip pad 21 may be shortened. On the other hand, when the substrate wiring portion capacitance 96 is larger than the wire portion capacitance 98, the distance G2 (see FIG. 4) between the substrate wiring 41b and the substrate wiring 43a may be expanded near the substrate terminal 33. Also, the substrate wiring 40 may be shortened.
  • FIG. 6 is a diagram for explaining the definition of the crosstalk amount of a signal.
  • a signal of amplitude a1 is transmitted from the chip pad side to signal line pair # 1, and a signal of amplitude a2 is transmitted from the substrate terminal side. Then, to the signal line pair # 2, a signal of amplitude a3 is transmitted from the chip pad side, and a signal of amplitude a4 is transmitted from the substrate terminal side. At this time, assuming that a part of the signal of amplitude a3 input from the chip pad side of signal line pair # 2 is output with amplitude b1 to the chip pad side of signal line pair # 1 by crosstalk, b1 / a3 Is the amount of near end crosstalk.
  • the embodiment is a semiconductor package 10 having the configuration shown in FIG.
  • the amount of near-end crosstalk and the amount of far-end crosstalk were evaluated by three signal line pairs.
  • the pitch of the chip pads 21 is generally 40 ⁇ m to 100 ⁇ m, but is 60 ⁇ m in this embodiment.
  • the pitch of the bond pads 50 is generally 60 ⁇ m to 200 ⁇ m, but in the present embodiment, the pitch is 110 ⁇ m.
  • one bond pad 51b is disposed offset to the substrate terminal side.
  • the signal lines # 1a and # 1b of the signal line pair # 1 cross each other.
  • the width of the three signal line pairs was 660 ⁇ m plus five 110 ⁇ m pitches and 110 ⁇ m for the offset bond pad 51b.
  • the length of the wire 60 connecting the bond pad 50 and the chip pad 21 is generally 2 mm to 5 mm.
  • the length of the wire 60 connecting the five bond pads 50 excluding the bond pad 51b and the chip pad 21 is 2.3 mm.
  • the length of the wire 60 connecting the bond pad 51b and the chip pad 21 was 2.8 mm.
  • the ratio of the area of the area 91 to the area 92 is approximately 2.0. Further, in the signal line pair # 1 and the signal line pair # 2, the ratio of the substrate wiring portion capacitance 95 to the wire portion capacitance 97 was approximately 1.0. Further, in the signal line pair # 1 and the signal line pair # 3, the ratio of the substrate wiring portion capacitance 96 to the wire portion capacitance 98 was also approximately 1.0.
  • FIG. 7 is a partially enlarged plan view of the semiconductor package 10 of the first comparative example.
  • six bond pads 50 are arranged side by side. Then, all the signal lines of the signal line pairs # 1 to # 3 are arranged without crossing.
  • the pitch of the chip pads 21 was 60 ⁇ m as in the embodiment.
  • the pitch of the bond pads 50 is also 110 ⁇ m as in the embodiment. Therefore, the width of the three signal line pairs is 660 ⁇ m.
  • the widths of the three signal line pairs are the same as in the embodiment.
  • the length of the wire 60 was 2.3 mm.
  • FIG. 8 is a partially enlarged plan view of the semiconductor package 10 of Comparative Example 2.
  • a shield line 72 connected to the ground plate 34 is provided between the three signal line pairs. And, all the signal lines are arranged without crossing.
  • the pitch of the chip pads 21 was 60 ⁇ m as in the embodiment.
  • the pitch of the bond pads 50 is 110 ⁇ m as in the embodiment.
  • the width of the portion of the shield wire 72 was 80 ⁇ m. Therefore, the width of the three signal line pairs was 900 ⁇ m. Due to the provision of the shield lines 72, the width of the three signal line pairs is about 1.4 times that in the embodiment.
  • the length of the wire 60 was 2.3 mm.
  • FIG. 9 is a diagram showing the amount of near-end crosstalk and the amount of far-end crosstalk of the example, the comparative example 1 and the comparative example 2.
  • the far-end crosstalk amount is sufficiently small at ⁇ 50 dB or less in all of the example, the comparative example 1 and the comparative example 2 at the signal frequency of 1.5 GHz.
  • the near-end crosstalk amount is -43 dB in the example, -32 dB in the comparative example 1, and -41 dB in the comparative example 2 at the signal frequency of 1.5 GHz.
  • the amount of near-end crosstalk at a signal frequency of 1.5 GHz is ⁇ 30 dB or less. However, it becomes large in a high frequency region exceeding 1.5 GHz, and becomes -30 dB or more at a signal frequency of 2 GHz or more. Therefore, in Comparative Example 1, the crosstalk amount does not fall below -30 dB at the signal frequency of 1 GHz to 3 GHz.
  • the amount of near-end crosstalk of the embodiment is about the same as that of Comparative Example 2 in which the shield wire 72 is provided, and is -40 dB or less at a signal frequency of 1.5 GHz. Then, the embodiment and the comparative example 2 maintain -30 dB or less up to the signal frequency of 3 GHz. That is, in the example and the comparative example 2, the crosstalk amount is -30 dB or less at the signal frequency of 1 GHz to 3 GHz.
  • the semiconductor package 10 of the embodiment has the effect of being able to realize the same amount of crosstalk as that provided with the shield wire 72 without providing the shield wire. Thereby, in the semiconductor package 10 of the embodiment, the deterioration of the signal can be reduced without lowering the wiring density of the circuit board 30.
  • the semiconductor package 10 shown as an example may be sealed using a lid.
  • the semiconductor chip 20, the wire 60, the substrate wiring 40, and the like may be sealed with a resin.
  • the wires 60 cross each other, contact is likely to occur due to the flow of resin.
  • the wires 60 do not cross each other, there is an effect that the wires 60 do not easily contact each other.
  • a BGA package substrate is shown as an example of the circuit substrate 30, but the circuit substrate 30 may be a PGA (Pin Grid Array) package substrate, a CSP (Chip Size Package) substrate, or the like.
  • PGA Peripheral Component Interconnect
  • CSP Chip Size Package

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Abstract

本発明は、複数のワイヤの一端をそれぞれ接続する半導体チップと、前記半導体チップを固定するとともに、前記複数のワイヤをそれぞれ接続する複数の基板配線が配列された基板とを備えた半導体パッケージであって、並列する第１の一対のワイヤと各々のワイヤに接続する第１の２本の基板配線からなり、一方の基板配線に接続するワイヤが他方の基板配線と接触することなく交差するように形成された第１の配線ペア(＃１)と、前記第１の配線ペアに隣接して設けられ、並列する第２の一対のワイヤと各々のワイヤに接続する第２の２本の基板配線とが交差しないように形成された第２の配線ペア(＃２,＃３)とにより、半導体パッケージにおいて回路基板における配線の密度を下げることなく、信号劣化を低減したものである。

Description

半導体パッケージ
　本発明は、半導体チップを搭載した半導体パッケージに関する。
　コンピュータなど、半導体を用いた装置のデータ処理およびデータ伝送の高速化が急激に進んでいる。これらの装置の高速化には、半導体チップにおけるデータ処理およびデータ伝送の高速化が不可欠である。それとともに、半導体チップを搭載した半導体パッケージにおけるデータ伝送の高速化が重要となっている。
　特許文献１には、半導体チップの入出力信号の周波数が１ＧＨｚを超えるようになると、半導体チップの電極とリードフレームのリード部とを電気的に接続する金属細線の相互間の電気信号による干渉の影響が大きくなって、正常な信号伝達ができなくなるため、金属配線を交差することで、金属細線を通過する信号の相互インダクタンスが低下し、クロストークの発生を抑制する技術が記載されている。
　また、特許文献２には、半導体パッケージにおいて、ボンドワイヤ及びトレースの自己インダクタンスによって、信号経路の電気特性の変化による回路の動作の変化を抑制するため、ボンドワイヤを複数箇所で交差させ、ボンドワイヤの自己インダクタンスを減少させる技術が記載されている。
特開２００３－６８７８０号公報 特表２００７－５２５８４２号公報
　ところで、近年、半導体チップとの高速な信号のやりとりには、差動信号方式が用いられている。差動信号方式とは、２本の信号線をペア（信号線ペア）にして、信号線間の電位差を検出する方式である。差動信号方式では、２本の信号線のうちの一方を他方の相補信号とし、信号線間の差を取るため、２本の信号線に同じ極性で重畳するノイズを相殺することができる。
　一方、プロセッサと周辺機器との間の通信を行うためのバスの規格であるＰＣＩ（Peripheral Component Interconnect）　Ｅｘｐｒｅｓｓでは、片方向２．５Ｇｂｐｓ、双方向５．０Ｇｂｐｓのデータ転送速度となっている。これを実現するには、半導体チップの入出力信号の周波数（信号周波数）として、１．５ＧＨｚ～３ＧＨｚが必要である。さらに、ＰＣＩ　Ｅｘｐｒｅｓｓの次の規格であるＰＣＩ　Ｅｘｐｒｅｓｓ　Ｇｅｎｅｒａｔｉｏｎ　２では、信号周波数のさらなる高周波化が求められている。
　このような高周波信号伝送の場合、差動信号方式を用いたとしても、信号線ペアにより伝送された信号が、隣接する信号線ペアから信号の漏洩による影響（クロストーク）を受けるようになる。そして、ジッターなどの発生により、もはや正常な信号伝達ができなくなるという問題が生じる。
　そこで、隣接する信号線ペアからの影響をさけるために、信号周波数１ＧＨｚ～３ＧＨｚにおいて、クロストーク量として－３０ｄＢ以下が必要とされている。
　この問題を解決する方法として、信号線ペアと隣接する信号線ペアとの間に、シールド用の配線（シールド線）を設ける方法がある。しかし、この方法は、半導体パッケージの基板に、信号用の配線とともに、シールド線を設けるため、配線ピッチが大きくなって、配線の密度を下げることになる。つまり、半導体パッケージの基板における配線の高密度化ができない。したがって、シールド線を設ける方法は、半導体チップの入出力信号端子の多ピン化、狭ピッチ化に対応できないという問題があった。
　本発明の目的は、半導体パッケージの基板において配線の密度を下げることなく、信号劣化を低減した半導体パッケージを提供することにある。
　本発明が適用される半導体パッケージは、複数のワイヤの一端をそれぞれ接続する半導体チップと、半導体チップを固定するとともに、複数のワイヤをそれぞれ接続する複数の基板配線が配列された基板と、を備え、基板は、並列する第１の一対のワイヤと各々のワイヤに接続する第１の２本の基板配線からなり、一方の基板配線に接続するワイヤが他方の基板配線と接触することなく交差するように形成された第１の配線ペアと、第１の配線ペアに隣接して設けられ、並列する第２の一対のワイヤと各々のワイヤに接続する第２の２本の基板配線とが交差しないように形成された第２の配線ペアと、を含む。
　そして、第１の配線ペアは、一方のワイヤと接続される配線端子と、他方のワイヤと接続される配線端子とが、ワイヤの方向に対して半導体チップの端から異なる距離にずれて配置されている。
　また、半導体チップの複数のワイヤは、それぞれ互いに交差しない。
　第１の配線ペアおよび第２の配線ペアは、差動信号を伝送する。そして、第１の配線ペアおよび第２の配線ペアが伝送する差動信号は、周波数が１ＧＨｚ以上かつ３ＧＨｚ以下の範囲である。
　さらに、第１の一対のワイヤの一方のワイヤとこのワイヤに接続される第１の２本の基板配線の一つの基板配線と、第１の一対のワイヤの他方のワイヤとこのワイヤに接続される第１の２本の基板配線のうちの他方の基板配線との間の面積において、基板上に投影された一方の基板配線に接続するワイヤが他方の基板配線と交差する点から基板に立てられた垂線によって分けられた２つの面積の比が０．５以上かつ２以下であるように設けられている。
　そして、第１の配線ペアと第１の配線ペアに隣接して設けられた第２の配線ペアにおいて、第１の配線ペアを構成し、第２の配線ペアと基板配線側で対向する配線の部分と、この部分に対向する第２の配線ペアを構成する配線の基板配線側の部分との間の第１の静電容量と、第１の配線ペアを構成し、第２の配線ペアとワイヤ側で対向する配線の部分と、この部分に対向する第２の配線ペアを構成する配線のワイヤ側の部分との間の第２の静電容量と、の比が０．５以上かつ２以下である。
　他の観点から捉えると、本発明が適用される半導体パッケージは、半導体チップと、半導体チップを固定する基板と、一端が半導体チップに接続するワイヤと、基板上に配列され、ワイヤの他端と接続する配線とから構成される信号線と、を備え、信号線は、差動信号を伝送する信号線ペアを構成し、信号線ペアは、信号線ペア間の電磁的結合および静電的結合によって相互に漏洩する信号を打ち消すように、信号線が交差する第１の信号線ペアと、各信号線が交差しない第２の信号線ペアとが隣接して設けられている。
　そして、第１の信号線ペアと第１の信号線ペアに隣接して設けられた第２の信号線ペアにおいて、第１の信号線ペアを構成し、第２の信号線ペアと配線側で対向する信号線の部分と、この部分に対向する第２の信号線ペアを構成する信号線の配線側の部分との間の第１の静電容量と、第１の信号線ペアを構成し、第２の信号線ペアとワイヤ側で対向する信号線の部分と、この部分に対向する第２の信号線ペアを構成する信号線のワイヤ側の部分との間の第２の静電容量と、の比が０．５以上かつ２以下である。
　本発明は、差動信号のワイヤ部と基板配線部の配線を入れ替えることで差動信号間の相互作用（電磁的結合と静電的結合）をワイヤ部と基板配線部で相殺し、かつ狭ピッチの配線を可能とする手段を提供する。
本実施の形態における半導体パッケージを示す図である。 本実施の形態における半導体パッケージの部分拡大平面図である。 信号線ペア＃１～＃３の電磁的結合を説明するための半導体パッケージの部分拡大平面図である。 信号線ペア＃１～＃３の静電的結合を説明するための半導体パッケージの部分拡大平面図である。 基板配線部容量とワイヤ部容量とをほぼ等しくなるように設計する手法を説明する図である。 信号のクロストーク量の定義を説明する図である。 比較例１の半導体パッケージを説明するための部分拡大平面図である。 比較例２の半導体パッケージを説明するための部分拡大平面図である。 実施例、比較例１および比較例２の近端クロストーク量および遠端クロストーク量を示す図である。
　以下、添付図面を参照しつつ、本発明の実施の形態について詳細に説明する。なお、同一の構成には同一の符号を付して、説明を省略する。また、添付図面は、本発明の実施の形態を模式的に説明するものであるので、正確な縮尺に基づくものではない。
　図１は、本実施の形態における半導体パッケージ１０を示す図である。図１（ａ）は、半導体パッケージ１０の平面図、図１（ｂ）は図１（ａ）のＸ－Ｘ′線での断面図である。
　半導体パッケージ１０は、集積回路が形成された半導体チップ２０と、基板の一例としての半導体チップ２０を搭載する回路基板３０とを備える。回路基板３０は、例としてのＢＧＡ（Ball Grid Array）基板である。
　半導体チップ２０は、Ｓｉなどの半導体基板上に形成された集積回路である。半導体チップ２０の表面には、半導体チップ２０の端に沿って、複数のチップパッド２１が設けられている。チップパッド２１は、Ａｌなどの金属膜で形成された数１０μｍ角の領域である。そして、チップパッド２１は、例えば６０μｍのピッチで設けられている。
　そして、チップパッド２１は、半導体チップ２０に形成された集積回路との信号の入出力および半導体チップ２０へ電力供給するための端子である。
　回路基板３０は、例えばセラミックで形成された板状の基板である。回路基板３０の表面３１ａには、例えばＡｇペーストにより形成された、複数の基板配線４０とそれぞれの基板配線４０の一端に配線端子の一例としてのボンドパッド５０とが形成されている。
　一方、回路基板３０の裏面３１ｂには、半導体パッケージ１０との信号入出力のためのハンダボールによる端子（基板端子）３３が形成されている。そして、基板端子３３と基板配線４０とを接続するビア導体（スルーホールを充填する金属配線）３５が、回路基板３０の内部に形成されている。
　さらに、回路基板３０の表面３１ａには、基板配線４０などと同様に形成された接地プレート３４が設けられている。半導体チップ２０は、接地プレート３４上に、例えば導電性接着剤で固定されている。そして、接地プレート３４を通じて、半導体チップ２０に接地電位が与えられる。
　なお、半導体チップ２０、基板配線４０、ボンドパッド５０、ワイヤ６０の部分に樹脂を流し込み、硬化させて半導体パッケージ１０を保護してもよい。
　さらに、半導体パッケージ１０は、半導体チップ２０に設けられたチップパッド２１と、回路基板３０に設けられた基板配線４０（具体的にはボンドパッド５０）とを接続するための複数のワイヤ６０を備える。
　ワイヤ６０は、例えばＡｕの細線である。そして、それぞれのワイヤ６０の一端は、熱圧着により、チップパッド２１のいずれかに接続されている。一方、ワイヤ６０の他端は、同様に、チップパッド２１毎に予め定められたボンドパッド５０に接続されている。すなわち、ワイヤ６０は、両端が固定され、残りの部分が空中に円弧状に張り渡されている。
　ワイヤ６０は絶縁被覆されていないので、ワイヤ６０同士が接触すると短絡が生じる。このため、ワイヤ６０は、互いに交差しないように配置されている。そして、ワイヤ６０が互いに接触しないように、ワイヤ６０の長さ、隣のワイヤ６０との距離、張り具合などが設定されている。
　そして、本実施の形態においては、並列する一対のワイヤ６０と接続する２本の基板配線４０からなり、一方の基板配線４０に接続するワイヤ６０が他方の基板配線４０と接触することなく交差するように構成された配線ペア（信号線ペア）と、並列する一対のワイヤ６０と接続する２本の基板配線４０とが構成しないように形成された配線ペア（信号線ペア）とが、交互に配列されている。これらの配線ペアの構成については、後に詳述する。
　なお、半導体パッケージ１０は、加熱によりハンダボールを溶融させて、例えばＣｕ箔で配線が形成されたガラスエポキシなどの積層回路基板（図示せず）に固定される。そして、半導体パッケージ１０は、積層回路基板から供給される電力および信号に基づいてデータ処理などを実行する。
　図２は、本実施の形態における半導体パッケージ１０の部分拡大平面図である。
　図２では、半導体チップ２０のチップパッド２１と基板配線４０のボンドパッド５０とがワイヤ６０で接続された配線ペアの一例としての３組の信号線ペア（＃１～＃３）が示されている。信号線ペア＃１は、信号線＃１ａと＃１ｂとから構成されている。また、信号線ペア＃２は、信号線＃２ａと＃２ｂとから構成されている。同様に、信号線ペア＃３は、信号線＃３ａと＃３ｂとから構成されている。
　そして、これらの信号線ペア＃１～＃３は、それぞれが差動信号を伝送する。
　ここで、信号線とは、チップパッド２１から、基板端子３３までをいう。すなわち、信号線は、チップパッド２１と、チップパッド２１に一端が接続されたワイヤ６０と、ワイヤ６０の他端が接続されたボンドパッド５０と、ボンドパッド５０に接続された基板配線４０と、基板配線４０に接続された基板端子３３とから構成されている。なお、基板端子３３は、回路基板３０の裏面３１ｂに設けられているが、便宜的に基板配線４０につなげて回路基板３０の表面３１ａに示している。
　そして、信号線の基板端子３３に近い側を、基板端子側と呼び、信号線のチップパッド２１に近い側をチップパッド側と呼ぶ。
　信号線ペア＃１は、信号線＃１ａと＃１ｂとから構成されている。そして、信号線＃１ａは、基板配線４１ａとワイヤ６１ａから構成されている。なお、信号線＃１ａの基板配線４０を区別するときは基板配線４１ａと呼び、ワイヤ６０を同じくワイヤ６１ａと呼ぶ。そして、信号線＃１ａのボンドパッド５０を同じくボンドパッド５１ａと呼ぶ。他の信号線についても同様とする。
　信号線＃１ｂは、基板配線４１ｂとワイヤ６１ｂとから構成されている。
　すなわち、信号線ペア＃１は、第１の一対のワイヤの一例としてのワイヤ６１ａおよび６１ｂと、第１の一対のワイヤ６１ａおよび６１ｂの各々のワイヤに接続する第１の２本の配線である基板配線の一例としての基板配線４１ａおよび４１ｂとから構成されている。
　そして、信号線＃１ａと信号線＃１ｂとは、それぞれの基板配線４１ａとワイヤ６１ｂとが交差点７０で互いに交差するように構成されている。しかし、ワイヤ６１ｂは、図１で説明したように、空中に張り渡されている。よって、基板配線４１ａとワイヤ６１ｂとは接触することがない。すなわち、基板配線４１ａとワイヤ６１ｂとは立体的に交差している。
　また、ワイヤ６１ｂと接続される配線端子であるボンドパッド５１ｂは、ワイヤ６１ａと接続される端子であるボンドパッド５１ａより、基板端子側、すなわちワイヤ６０の方向にずれた位置に設けられている。換言すれば、ボンドパッド５１ｂとボンドパッド５１ａは半導体チップ２０の端２２から異なる距離に配置されている。そして、基板配線４１ａは、ボンドパッド５１ｂを回り込むように形成され、その先にボンドパッド５１ａが形成されている。
　このようにすることで、基板配線４１ａとワイヤ６１ｂとを立体的に交差させ、信号線＃１ａと信号線＃１ｂとが、回路基板３０の表面３１ａで交差するようにしている。そして、ワイヤ６１ａと６１ｂとは、交差することがない。
　そして、信号線ペア＃１の両隣には、それぞれ信号線ペア＃２と＃３とが設けられている。
　信号線ペア＃２は、信号線＃２ａと＃２ｂとから構成されている。信号線＃２ａは、基板配線４２ａ、それに接続されたボンドパッド５２ａ、ボンドパッド５２ａとチップパッド２１とを接続するワイヤ６２ａから構成されている。信号線＃２ｂは、基板配線４２ｂ、それに接続されたボンドパッド５２ｂ、ボンドパッド５２ｂとチップパッド２１とを接続するワイヤ６２ｂから構成されている。信号線ペア＃２の信号線＃２ａと＃２ｂとは交差しないように構成されている。ここで、ボンドパッド５２ａと５２ｂとは、半導体チップ２０の端２２からほぼ同じ距離に配置されている。
　すなわち、信号線ペア＃２は、第２の一対のワイヤの一例としてのワイヤ６２ａおよび６２ｂと、第２の一対のワイヤ６２ａおよび６２ｂの各々のワイヤに接続する第２の２本の配線である基板配線の一例としての基板配線４２ａおよび４２ｂとから構成されている。
　同様に、信号線ペア＃３は、信号線＃３ａと＃３ｂとから構成されている。信号線＃３ａは、基板配線４３ａ、それに接続されたボンドパッド５３ａ、ボンドパッド５３ａとチップパッド２１とを接続するワイヤ６３ａから構成されている。信号線＃３ｂは、基板配線４３ｂ、それに接続されたボンドパッド５３ｂ、ボンドパッド５３ｂとチップパッド２１とを接続するワイヤ６３ｂから構成されている。信号線ペア＃３の信号線＃３ａと＃３ｂとは交差しないように構成されている。つまり、信号線ペア＃２と信号線ペア＃３とは、同様の構成となっている。
　そして、図２には図示しないが、信号線ペア＃３の隣（信号線ペア＃１と反対側）には、信号線ペア＃１と同様な信号線が交差する信号線ペアが並び、さらにその隣には、信号線ペア＃２と同様な信号線が交差しない信号線ペアが並ぶことになる。
　以上説明したように、本実施の形態では、図１（ａ）に示すように、信号線が交差する信号線ペアと、信号線が交差しない信号線ペアとが交互に配列されている。
　次に、図２に示した本実施の形態の半導体パッケージ１０において、信号劣化が低減することを説明する。
　信号劣化は、隣接する信号線ペアからの信号の漏洩、すなわちクロストークにより生じる。そのクロストークには、
　（１）電磁的結合によるクロストーク
　（２）静電的結合によるクロストーク
の２つがある。
　ここで、信号線ＡとＢとが並列して配置されているとして、２つの結合によるクロストークを説明する。
　電磁的結合によるクロストークとは、信号線Ｂに信号（電流）が流れることにより磁界が発生し、この磁界の時間的変化（磁束の時間的変化）により信号線Ａに電流が誘導されることによる信号の漏洩をいう。磁束の時間的変化により電流が発生する現象は電磁誘導と呼ばれる。
　一方、静電的結合によるクロストークとは、２つの信号線ＡとＢの間の静電容量（寄生容量）を介して、信号線Ｂの信号の一部が信号線Ａに漏れることによる信号の漏洩をいう。
　本実施の形態は、上記の２つのクロストークを低減することができる。
　まず第１に、本実施の形態において、電磁的結合によるクロストークが低減できることを定性的に説明する。
　図３は、信号線ペア＃１～＃３の電磁的結合を説明するための半導体パッケージ１０の部分拡大平面図である。
　図３では、信号線＃１ａと＃１ｂとを、回路基板３０の表面に投影して示している。ここでは、図３の拡大平面図において、基板配線４１ａとワイヤ６１ｂとが交差する点（交差点）７０でそれぞれ２つに分けて考える。実際には、交差点７０から回路基板３０の表面に対する垂線と信号線＃１ａまたは＃１ｂがそれぞれ交わる点で分けることになる。すなわち、信号線＃１ａは、図３の拡大平面図において、交差点７０から基板端子側の基板配線部信号線＃１ａＲと、交差点７０からチップパッド側のワイヤ部信号線＃１ａＬとから構成されている。同様に、信号線＃１ｂは、図３の拡大平面図において、交差点７０から基板端子側の基板配線部信号線＃１ｂＲと、交差点７０からチップパッド側のワイヤ部信号線＃１ｂＬとから構成されている。
　始めに、信号線ペア＃１に対して、信号線ペア＃２および＃３が及ぼす影響を説明する。
　まず、信号線ペア＃２が作り出す磁界について説明する。信号線＃２ａに信号が伝送されると、信号線＃２ａの回りに磁界を発生する。同様に、信号線＃２ｂに信号が伝送されると、信号線＃２ｂの回りに磁界を発生する。
　さて、前述したように、信号線ペア＃２は、差動信号を伝送している。すると、信号線＃２ａと＃２ｂとが、それぞれが作る磁界の向きは逆向きになる。したがって、信号線ペア＃２の外の領域、すなわち図３に示す信号線＃２ａと＃２ｂの間の領域９３を除く領域では、信号線＃２ａと＃２ｂとがそれぞれが作る磁界の向きは逆向きであるので、互いに打ち消す。しかし、信号線＃２ａと＃２ｂの間の領域９３では、信号線＃２ａと＃２ｂとがそれぞれが作る磁界の向きは同じになる。したがって、信号線ペア＃２が、他の信号線ペアに影響を考えるにあたっては、領域９３を通過する磁束を考えればよい。
　次に、信号線ペア＃２から発生して領域９３を通過する磁束が、信号線ペア＃１に与える影響を考える。
　信号線ペア＃２から発生して領域９３を通過する磁束は、信号線＃１ａおよび＃１ｂの近傍を通過することにより、信号線＃１ａおよび＃１ｂに電流を発生する。しかし、信号線ペア＃１の外の領域、すなわち図３の基板配線部信号線＃１ａＲと＃１ｂＲとの間の領域９１およびワイヤ部信号線＃１ａＬと＃１ｂＬとの間の領域９２以外の領域を通過する磁束が作る電流の向きは、信号線＃１ａと＃１ｂとで同じとなる。さて、信号線＃１ａと＃１ｂとには、差動信号が伝送されている。したがって、信号線ペア＃１の信号は、信号線＃１ａと＃１ｂとの信号の差分である。このため、領域９１および領域９２を通過する磁束が作る電流により漏洩した信号は互いに打ち消し合うことになる。
　すると、信号線ペア＃２から発生して領域９３を通過した磁束が、領域９１および領域９２を通過することによって、信号線＃１ａおよび＃１ｂに発生する電流が問題になる。この場合、信号線＃１ａおよび＃１ｂに発生する電流の向きは互いに逆向きになる。したがって、信号線＃１ａおよび＃１ｂに発生する電流により漏洩した信号によって、信号線ペア＃１にクロストークが発生すると考えられる。
　しかし、図３に示すように、本実施の形態では、信号線＃１ａと＃１ｂとは、交差点７０で交差している。このため、信号線ペア＃２から発生して領域９３を通過した磁束が領域９１と領域９２とを通過しても、信号線＃１ａのそれぞれ一部である基板配線部信号線＃１ａＲとワイヤ部信号線＃１ａＬとに磁束により発生する電流の向きが逆になる。これにより、これらの電流により漏洩した信号は互いに打ち消し合うことになり、信号線＃１ａにクロストークは表れない。
　また、信号線＃１ｂのそれぞれ一部である基板配線部信号線＃１ｂＲとワイヤ部信号線＃１ｂＬについても同様である。
　したがって、電磁的結合に基づく信号線ペア＃２から信号線ペア＃１へのクロストークが低減できる。
　同様に、電磁的結合に基づく信号線ペア＃３から信号線ペア＃１へのクロストークについても低減できる。
　なお、基板配線部信号線＃１ａＲと＃１ｂＲとの間の領域９１の面積と、ワイヤ部信号線＃１ａＬと＃１ｂＬとの間の領域９２の面積とが等しいときには、基板配線部信号線＃１ａＲとワイヤ部信号線＃１ａＬとに発生するそれぞれの電流が同程度となって、クロストークがよりよく低減できる。
　しかし、領域９１の領域９２に対する面積の比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　さて、次に、信号線ペア＃２または＃３に対して、信号線ペア＃１が及ぼす影響を説明する。
　まず、信号線ペア＃１が作り出す磁界について説明する。信号線＃１ａは、信号が流れることで、信号線＃１ａの回りに磁界を発生する。同様に、信号線＃１ｂも、信号が流れることで、信号線＃１ｂの回りに磁界を発生する。
　信号線ペア＃１は、差動信号を伝送しているので、前述したように、信号線＃１ａと＃２ｂの間の領域９１および９２を通過する磁束を考慮すればよい。
　ここで、信号線＃１ａと＃１ｂとは、交差点７０において、互いに交差している。したがって、領域９１と領域９２とを通過する磁束の向きが逆になる。
　次に、信号線ペア＃１から発生して領域９１と領域９２とを通過する磁束が、信号線ペア＃２に与える影響を考える。
　前述したように、信号線ペア＃２においても、信号線ペア＃１から発生して領域９１と領域９２とを通過した磁束が、領域９３を通過する磁束を考えればよい。
　さて、領域９１を通過した磁束と領域９２を通過した磁束とは向きが逆になる。このため、領域９１を通過した磁束が信号線＃２ａに発生する電流と、領域９２を通過した磁束が信号線＃２ａに発生する電流とは、電流の向きが逆になる。このため、これらの電流によって漏洩した信号は互いに打ち消しあう。同様に、領域９１を通過した磁束が信号線＃２ｂに発生する電流と、領域９２を通過した磁束が信号線＃２ｂに発生する電流とは、電流の向きが逆になり、これらの電流によって漏洩した信号は互いに打ち消しあう。
　したがって、電磁的結合に基づく信号線ペア＃１から信号線ペア＃２へのクロストークが低減できる。
　同様に、電磁的結合に基づく信号線ペア＃１から信号線ペア＃３へのクロストークについても低減できる。
　なお、基板配線部信号線＃１ａＲと＃１ｂＲとの間の領域９１の面積と、ワイヤ部信号線＃１ａＬと＃１ｂＬとの間の領域９２の面積とが等しいときには、領域９１を通過した磁束が信号線＃２ａに発生する電流と、領域９２を通過した磁束が信号線＃２ａに発生する電流とが、同程度となるため、クロストークがよりよく低減できる。
　しかし、領域９１の領域９２に対する面積の比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　以上説明したように、本実施の形態では、信号線が交差して配置された信号線ペア＃１と、その両隣に信号線が交差しない信号線ペア＃２と＃３とが設けられていることにより、信号線ペア＃１～＃３の相互の電磁的結合によって漏洩する信号による信号劣化（クロストーク）を低減できている。
　すなわち、電磁的結合によるクロストークの低減には、信号線が交差して配置された信号線ペアと信号線が交差しない信号線ペアとを交互に配置することが好ましい。
　第２に、本実施の形態では、静電的結合による信号の劣化が低減できることを説明する。
　図４は、信号線ペア＃１～＃３の静電的結合を説明するための半導体パッケージ１０の部分拡大平面図である。
　ここでも、信号線＃１ａと＃１ｂとは、図４の部分拡大平面図において、基板配線４１ａとワイヤ６１ｂとが交差する点（交差点）７０でそれぞれ２つに分けて考える。すなわち、信号線＃１ａは、基板配線部信号線＃１ａＲとワイヤ部信号線＃１ａＬとから構成されている。同様に、信号線＃１ｂは、基板配線部信号線＃１ｂＲとワイヤ部信号線＃１ｂＬとから構成されている。
　まず、信号線ペア＃１に対する信号線ペア＃２の影響を考える。ここでは、信号線ペア＃２では信号線＃２ｂのみを考慮すればよい。なぜなら、信号線ペア＃１と信号線＃２ａとの間には、信号線＃２ｂがある。このため、信号線＃２ａは、信号線＃２ｂによって静電的に遮蔽（シールド）されているので、信号線ペア＃１に影響をあたえない。
　信号線ペア＃１と信号線＃２ｂとの間には、基板配線部信号線＃１ａＲと、信号線＃２ｂの基板配線部信号線＃１ａＲと対向する部分との間に第１の静電容量の一例としての基板配線部容量９５が発生している。そして、ワイヤ部信号線＃１ｂＬと、信号線＃２ｂのワイヤ部信号線＃１ｂＬと対向する部分との間に第２の静電容量の一例としてのワイヤ部容量９７が発生している。
　すると、信号線＃２ｂに信号が流れると、その信号の一部は基板配線部容量９５を介して、信号線＃１ａに漏れる。また、信号線＃２ｂに信号が流れると、その信号の一部はワイヤ部容量９７を介して、信号線＃１ｂに漏れる。
　しかし、信号線ペア＃１は差動信号を伝送している。すると、信号線ペア＃１の信号は信号線＃１ａと＃１ｂの信号の差であるので、基板配線部容量９５を介して信号線＃１ａに漏れた信号線＃２ｂの信号の一部と、ワイヤ部容量９７を介して信号線＃１ａに漏れた信号線＃２ｂの信号の一部との差が、信号線ペア＃１の信号に重ね合わされることになる。
　もし、基板配線部容量９５とワイヤ部容量９７とが等しければ、基板配線部容量９５を介して信号線＃１ａに漏れた信号線＃２ｂの信号の一部と、ワイヤ部容量９７を介して信号線＃１ａに漏れた信号線＃２ｂの信号の一部とが等しくなる。これにより、信号線ペア＃１の信号には、信号線＃２ｂからのクロストークが表れない。
　なお、基板配線部容量９５のワイヤ部容量９７に対する比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　同様に、信号線ペア＃１に対する信号線ペア＃３の影響を考える。信号線ペア＃３では信号線＃３ａのみを考慮すればよい。信号線ペア＃１と信号線＃３ａとの間には、基板配線部信号線＃１ｂＲと、信号線＃３ａの基板配線部信号線＃１ｂＲと対向する部分との間に基板配線部容量９６が発生している。そして、ワイヤ部信号線＃１ａＬと、信号線＃３ａのワイヤ部信号線＃１ａＬと対向する部分との間にワイヤ部容量９８が発生している。
　そして、信号線＃３ａに信号が流れると、その信号の一部は基板配線部容量９６を介して、信号線＃１ｂに漏れる。また、信号線＃３ａに信号が流れると、その信号の一部はワイヤ部容量９８を介して、信号線＃１ａに漏れる。
　しかし、信号線ペア＃１は差動信号を伝送しているので、基板配線部容量９６を介して信号線＃１ｂに漏れた信号線＃３ａの信号の一部と、ワイヤ部容量９８を介して信号線＃１ａに漏れた信号線＃３ａの信号の一部との差が、信号線ペア＃１の信号に重ね合わされる。
　もし、基板配線部容量９６とワイヤ部容量９８とが等しければ、基板配線部容量９６を介して信号線＃１ｂに漏れた信号線＃３ａの信号の一部と、ワイヤ部容量９８を介して信号線＃１ｂに漏れた信号線＃３ａの信号の一部とが等しくなる。これにより、信号線ペア＃１の信号には、信号線＃３ａからのクロストークの影響が表れない。
　なお、基板配線部容量９６のワイヤ部容量９８に対する比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　以上説明したように、信号線が交差して配置されている信号線ペアの信号には、隣接する信号線からの静電的結合による影響を表れにくくすることができる。
　一方、信号線ペア＃２に対する信号線ペア＃１の影響を考える。信号線ペア＃２の信号線＃２ｂと、信号線ペア＃１の基板配線部信号線＃１ａＲおよびワイヤ部信号線＃１ｂＬとの関係を考えればよい。これらの信号線の間の容量については前述した。
　信号線ペア＃１に信号が流れると、信号線＃２ｂには、基板配線部容量９５を介して、信号線＃１ａの信号の一部が漏れる。同様に、信号線ペア＃１に信号が流れると、信号線＃２ｂには、ワイヤ部容量９７を介して、信号線＃１ｂの信号の一部が漏れる。
　しかし、信号線＃１ａと＃１ｂとには差動信号が伝送されている。したがって、基板配線部容量９５を介して信号線＃２ｂに漏れる信号線＃１ａの信号とワイヤ部容量９７を介して信号線＃２ｂに漏れる信号線＃１ｂの信号とは、反対の符号になる。これにより、これらの信号は互いに打ち消すようになる。
　もし、基板配線部容量９５とワイヤ部容量９７とが等しければ、基板配線部容量９５を介して信号線＃２ｂに漏れる信号線＃１ａの信号と、ワイヤ部容量９７を介して信号線＃２ｂに漏れる信号線＃１ｂの信号とが反対の符号で絶対値が等しくなる。これにより、信号線＃２ｂの信号には、信号線ペア＃１からのクロストークの影響が表れない。
　なお、基板配線部容量９５のワイヤ部容量９７に対する比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　同様に、信号線ペア＃３に対する信号線ペア＃１の影響を考える。信号線ペア＃３の信号線＃３ａと、信号線ペア＃１の基板配線部信号線＃１ｂＲおよびワイヤ部信号線＃１ａＬとの関係を考えればよい。これらの信号線の間の容量については前述した。
　信号線ペア＃１に信号が流れると、信号線＃３ａには、基板配線部容量９６を介して、信号線＃１ｂの信号の一部が漏れる。同様に、信号線ペア＃１に信号が流れると、信号線＃３ａには、ワイヤ部容量９８を介して、信号線＃１ａの信号の一部が漏れる。
　しかし、信号線＃１ａと＃１ｂとには差動信号が伝送されている。したがって、基板配線部容量９６を介して信号線＃３ａに漏れる信号線＃１ｂの信号とワイヤ部容量９８を介して信号線＃３ａに漏れる信号線＃１ａの信号とは、反対の符号になる。これにより、これらの信号は互いに打ち消すようになる。
　もし、基板配線部容量９６とワイヤ部容量９８とが等しければ、基板配線部容量９６を介して信号線＃３ａに漏れる信号線＃１ｂの信号の一部と、ワイヤ部容量９８を介して信号線＃３ａに漏れる信号線＃１ａの信号の一部とが等しくなる。これにより、信号線＃３ａの信号には、信号線ペア＃１からのクロストークの影響が表れない。
　しかし、基板配線部容量９６のワイヤ部容量９８に対する比が、０．５以上かつ２以下であれば、少なくともクロストークを１／３以下に低減できる。
　以上説明したように、本実施の形態では、信号線が交差して配置された信号線ペア＃１と、その両隣に信号線が交差しない信号線ペア＃２と＃３とが設けられていることにより、信号線ペア＃１～＃３の相互の静電的結合により漏洩する信号による信号劣化（クロストーク）を低減できている。
　すなわち、静電的結合によるクロストークの低減においても、信号線が交差して配置された信号線ペアと信号線が交差しない信号線ペアとを交互に配置することが好ましい。
　図５は、基板配線部容量９５とワイヤ部容量９７と、または基板配線部容量９６とワイヤ部容量９８とをそれぞれほぼ等しくなるように設計する手法を説明する図である。
　ステップＳ１０１において、差動信号のインピーダンス特性などから基板配線４０の配線ルールを決定する。
　次いで、ステップＳ１０２において、基板配線４０およびワイヤ６０のそれぞれの配置（レイアウト）を設定する。
　そして、ステップＳ１０３において、基板配線４０およびワイヤ６０の長さを算出する。次いで、ステップＳ１０４において、基板配線部容量９５とワイヤ部容量９７（または、基板配線部容量９６とワイヤ部容量９８）を算出する。
　その後、ステップＳ１０５において、基板配線部容量９５とワイヤ部容量９７（または、基板配線部容量９６とワイヤ部容量９８）とを比較する。そして、基板配線部容量９５とワイヤ部容量９７（または、基板配線部容量９６とワイヤ部容量９８）の差が、予め定められた値δ以下であれば、設計を終了する。一方、基板配線部容量９５とワイヤ部容量９７（または、基板配線部容量９６とワイヤ部容量９８）の差が、予め定められた値δ以上であれば、ステップＳ１０６において、基板配線４０およびワイヤ６０のそれぞれの配置を再設定する。再び、ステップＳ１０３に戻って、基板配線４０およびワイヤ６０の長さを算出する。
　そして、ステップＳ１０５において、基板配線部容量９５とワイヤ部容量９７（または、基板配線部容量９６とワイヤ部容量９８）の差が、予め定められた値δ以下となるまで、ステップＳ１０３からＳ１０６を繰り返す。
　再設定では、例えば、基板配線部容量９５がワイヤ部容量９７より小さいときは、基板配線４１ａまたは基板配線４２ｂの線幅を太くして、信号線ペア＃１と信号線ペア＃２との間隔Ｇ１（図４参照）を狭くする。また、基板配線４０を長くしてもよい。そして、ワイヤ６０を短くするため、ボンドパッド５０とチップパッド２１との距離を短くしてもよい。
　一方、基板配線部容量９５がワイヤ部容量９７より大きいときは、基板端子３３の近くで基板配線４１ａと基板配線４２ｂとの間隔Ｇ１（図４参照）を広げればよい。基板端子３３の近くでは、ボンドパッド５０の近くと比べて、基板配線４０の密度が低く、基板配線４０の間の距離を広げやすいためである。また、基板配線４０を短くしてもよい。
　また、基板配線部容量９６がワイヤ部容量９８より小さいときは、基板配線４１ｂまたは基板配線４３ａの線幅を太くして、基板配線４１ｂと基板配線４３ａとの間隔Ｇ２（図４参照）を短くする。また、基板配線４０を長くしてもよい。そして、ワイヤ６０を短くするため、ボンドパッド５０とチップパッド２１との距離を短くしてもよい。
　一方、基板配線部容量９６がワイヤ部容量９８より大きいときは、基板端子３３の近くで基板配線４１ｂと基板配線４３ａとの間隔Ｇ２（図４参照）を広げればよい。また、基板配線４０を短くしてもよい。
　次に、実施例を説明するが、その説明の前に信号のクロストーク量について定義する。
　図６は、信号のクロストーク量の定義を説明する図である。
　差動信号を伝送する２つの信号線ペア＃１と＃２とを考える。そして、信号線ペア＃１のチップパッド側において、信号線ペア＃１に対する、信号線ペア＃２からの信号の漏洩（クロストーク）を考える。
　ここで、信号線ペア＃１へは、チップパッド側から振幅ａ１の信号が伝送され、基板端子側から振幅ａ２の信号が伝送されている。そして、信号線ペア＃２へは、チップパッド側から振幅ａ３の信号が伝送され、基板端子側から振幅ａ４の信号が伝送されている。
　このとき、信号線ペア＃２のチップパッド側から入力された振幅ａ３の信号の一部が、クロストークにより信号線ペア＃１のチップパッド側に振幅ｂ１で出力されるとすると、ｂ１／ａ３が近端クロストーク量となる。
　一方、信号線ペア＃２のチップパッド側から入力された振幅ａ３の信号の一部がクロストークにより、信号線ペア＃１の基板端子側に振幅ｂ２で出力されるとすると、ｂ２／ａ３が遠端クロストーク量となる。
　以下では、実施例と２つの比較例を説明する。
（実施例）
　実施例は、図２に示した構成の半導体パッケージ１０である。３つの信号線ペアにより近端クロストーク量と遠端クロストーク量を評価した。チップパッド２１のピッチは、一般に４０μｍ～１００μｍであるが、本実施例では６０μｍとした。ボンドパッド５０のピッチは、一般に６０μｍ～２００μｍであるが、本実施例では１１０μｍピッチとした。６つのボンドパッド５０の内、１つのボンドパッド５１ｂが基板端子側にずれて配置されている。そして、信号線ペア＃１の信号線＃１ａと＃１ｂとは、交差している。３つの信号線ペアの幅は、５つの１１０μｍのピッチと、ずれたボンドパッド５１ｂのための１１０μｍとを加えた６６０μｍとした。
　ボンドパッド５０とチップパッド２１とを接続するワイヤ６０の長さは、一般に２ｍｍ～５ｍｍである。ここでは、６つのボンドパッド５０の内、ボンドパッド５１ｂを除く５つのボンドパッド５０とチップパッド２１とを接続するワイヤ６０の長さは、２．３ｍｍとした。そして、ボンドパッド５１ｂとチップパッド２１とを接続するワイヤ６０の長さは２．８ｍｍとした。
　なお、この実施例では、信号線ペア＃１において、領域９１の領域９２に対する面積の比は、ほぼ２．０であった。また、信号線ペア＃１と信号線ペア＃２において、基板配線部容量９５のワイヤ部容量９７に対する比は、ほぼ１．０であった。そして、信号線ペア＃１と信号線ペア＃３において、基板配線部容量９６のワイヤ部容量９８に対する比も、ほぼ１．０であった。
（比較例１）
　ここで、比較例１を説明する。
　図７は、比較例１の半導体パッケージ１０の部分拡大平面図である。実施例と異なり、６つのボンドパッド５０は、並んで配置されている。そして、信号線ペア＃１～＃３のいずれの信号線も交差することなく配置されている。
　チップパッド２１のピッチは、実施例と同じく６０μｍとした。ボンドパッド５０のピッチも、実施例と同じく１１０μｍピッチとした。したがって、３つの信号線ペアの幅は６６０μｍである。３つの信号線ペアの幅は実施例と同じである。また、ワイヤ６０の長さは２．３ｍｍとした。
（比較例２）
　次に比較例２を説明する。
　図８は、比較例２の半導体パッケージ１０の部分拡大平面図である。実施例と異なり、３つの信号線ペアの間に、接地プレート３４に接続されたシールド線７２が設けられている。そして、いずれの信号線も交差することなく配置されている。
　チップパッド２１のピッチは、実施例と同じく６０μｍとした。ボンドパッド５０のピッチは、実施例と同じく１１０μｍピッチとした。そして、シールド線７２の部分の幅は８０μｍとした。したがって、３つの信号線ペアの幅は９００μｍとなった。シールド線７２を設けたために、３つの信号線ペアの幅は、実施例の場合の約１．４倍になっている。なお、ワイヤ６０の長さは２．３ｍｍとした。
　図９は、実施例、比較例１および比較例２の近端クロストーク量および遠端クロストーク量を示す図である。
　遠端クロストーク量は、信号周波数１．５ＧＨｚにおいて、実施例、比較例１および比較例２のいずれも－５０ｄＢ以下と十分小さい。一方、近端クロストーク量は、同じく信号周波数１．５ＧＨｚにおいて、実施例で－４３ｄＢ、比較例１で－３２ｄＢ、比較例２で－４１ｄＢである。
　比較例１では、信号周波数１．５ＧＨｚにおいて近端クロストーク量は、－３０ｄＢ以下である。しかし、１．５ＧＨｚを越えた高周波領域では大きくなり、信号周波数２ＧＨｚ以上では－３０ｄＢ以上となる。したがって、比較例１は、信号周波数１ＧＨｚ～３ＧＨｚにおいて、クロストーク量－３０ｄＢ以下とならない。
　一方、実施例の近端クロストーク量は、シールド線７２を設けた比較例２と同程度で、信号周波数１．５ＧＨｚにおいて－４０ｄＢ以下である。そして、実施例および比較例２は、信号周波数３ＧＨｚまで、－３０ｄＢ以下を維持する。すなわち、実施例および比較例２は、信号周波数１ＧＨｚ～３ＧＨｚにおいて、クロストーク量－３０ｄＢ以下となっている。
　以上説明したように、実施例の半導体パッケージ１０は、シールド線７２を設けたものと同程度のクロストーク量を、シールド線を設けないで実現できる効果がある。これにより、実施例の半導体パッケージ１０は、回路基板３０の配線密度を下げることなく、信号の劣化が低減できる。
　また、本実施の形態において、１例として示した半導体パッケージ１０は、蓋を用いて封止してもよい。また、半導体チップ２０、ワイヤ６０および基板配線４０などを、樹脂で封止してもよい。なお、ワイヤ６０が交差していると樹脂の流れによって接触が生じやすいが、本実施の形態では、ワイヤ６０は互いに交差していないので、ワイヤ６０相互の接触が生じにくいという効果を有する。
　本実施の形態では、回路基板３０の一例としてＢＧＡパッケージ基板を示したが、回路基板３０は、ＰＧＡ（Pin Grid Array）パッケージ基板、ＣＳＰ（Chip Size Package）基板などであってもよい。
１０…半導体パッケージ、２０…半導体チップ、２１…チップパッド、３０…回路基板、４０…基板配線、５０…ボンドパッド、６０…ワイヤ

Claims (10)

  1. 　複数のワイヤの一端をそれぞれ接続する半導体チップと、
    　前記半導体チップを固定するとともに、前記複数のワイヤをそれぞれ接続する複数の基板配線が配列された基板と、を備え、
    　前記基板は、
    　並列する第１の一対のワイヤと各々のワイヤに接続する第１の２本の基板配線からなり、一方の基板配線に接続するワイヤが他方の基板配線と接触することなく交差するように形成された第１の配線ペアと、
    　前記第１の配線ペアに隣接して設けられ、並列する第２の一対のワイヤと各々のワイヤに接続する第２の２本の基板配線とが交差しないように形成された第２の配線ペアと、を含む
    　半導体パッケージ。
  2. 　前記第１の配線ペアは、
    　一方のワイヤと接続される配線端子と、他方のワイヤと接続される配線端子とが、ワイヤの方向に対して前記半導体チップの端から異なる距離にずれて配置されている
    　請求項１記載の半導体パッケージ。
  3. 　前記半導体チップの複数の前記ワイヤは、
    　それぞれ互いに交差しない
    　請求項１記載の半導体パッケージ。
  4. 　前記第１の配線ペアおよび前記第２の配線ペアは、
    　差動信号を伝送する
    　請求項１記載の半導体パッケージ。
  5. 　前記第１の配線ペアおよび前記第２の配線ペアが伝送する差動信号は、
    　周波数が１ＧＨｚ以上かつ３ＧＨｚ以下の範囲である
    　請求項４記載の半導体パッケージ。
  6. 　前記第１の一対のワイヤの一方のワイヤと当該ワイヤに接続される前記第１の２本の基板配線の一つの基板配線と、当該第１の一対のワイヤの他方のワイヤと当該ワイヤに接続される前記第１の２本の基板配線のうちの他方の基板配線との間の面積において、
    　前記基板上に投影された前記一方の基板配線に接続するワイヤが他方の基板配線と交差する点から当該基板に立てられた垂線によって分けられた２つの面積の比が０．５以上かつ２以下であるように設けられている
    　請求項１記載の半導体パッケージ。
  7. 　前記第１の配線ペアと当該第１の配線ペアに隣接して設けられた前記第２の配線ペアにおいて、
    　前記第１の配線ペアを構成し、前記第２の配線ペアと基板配線側で対向する配線の部分と、当該部分に対向する当該第２の配線ペアを構成する配線の基板配線側の部分との間の第１の静電容量と、
    　前記第１の配線ペアを構成し、前記第２の配線ペアとワイヤ側で対向する配線の部分と、当該部分に対向する当該第２の配線ペアを構成する配線のワイヤ側の部分との間の第２の静電容量と、の比が０．５以上かつ２以下である
    　請求項１記載の半導体パッケージ。
  8. 　複数のワイヤの一端をそれぞれ接続する半導体チップと、
    　前記半導体チップを固定するとともに、前記複数のワイヤをそれぞれ接続する複数の基板配線が配列された基板と、を備え、
    　前記基板は、
    　前記複数のワイヤのいずれとも互いに交差することなく並列する第１の一対のワイヤと各々のワイヤに接続する第１の２本の基板配線からなり、一方のワイヤと接続される配線端子と、他方のワイヤと接続される配線端子とが、ワイヤの方向に対して前記半導体チップの端から異なる距離にずれて配置されていて、一方の基板配線に接続するワイヤが他方の配線と接触することなく交差するように形成された差動信号を伝送する第１の配線ペアと、
    　前記第１の配線ペアに隣接して設けられ、前記複数のワイヤのいずれとも互いに交差することなく並列する第２の一対のワイヤと各々のワイヤに接続する第２の２本の基板配線とが交差しないように形成された差動信号を伝送する第２の配線ペアと、を含む
    　半導体パッケージ。
  9. 　半導体チップと、
    　前記半導体チップを固定する基板と、
    　一端が前記半導体チップに接続するワイヤと、前記基板上に配列され、当該ワイヤの他端と接続する配線とから構成される信号線と、を備え、
    　前記信号線は、差動信号を伝送する信号線ペアを構成し、当該信号線ペアは、信号線ペア間の電磁的結合および静電的結合によって相互に漏洩する信号を打ち消すように、信号線が交差する第１の信号線ペアと、各信号線が交差しない第２の信号線ペアとが隣接して設けられた
    　半導体パッケージ。
  10. 　前記第１の信号線ペアと当該第１の信号線ペアに隣接して設けられた前記第２の信号線ペアにおいて、
    　前記第１の信号線ペアを構成し、前記第２の信号線ペアと配線側で対向する信号線の部分と、当該部分に対向する当該第２の信号線ペアを構成する信号線の配線側の部分との間の第１の静電容量と、
    　前記第１の信号線ペアを構成し、前記第２の信号線ペアとワイヤ側で対向する信号線の部分と、当該部分に対向する当該第２の信号線ペアを構成する信号線のワイヤ側の部分との間の第２の静電容量と、の比が０．５以上かつ２以下である
    　請求項９記載の半導体パッケージ。
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