JP6122606B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6122606B2
JP6122606B2 JP2012228830A JP2012228830A JP6122606B2 JP 6122606 B2 JP6122606 B2 JP 6122606B2 JP 2012228830 A JP2012228830 A JP 2012228830A JP 2012228830 A JP2012228830 A JP 2012228830A JP 6122606 B2 JP6122606 B2 JP 6122606B2
Authority
JP
Japan
Prior art keywords
signal line
signal
wiring
wiring layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012228830A
Other languages
English (en)
Other versions
JP2014082298A (ja
Inventor
隆一 及川
隆一 及川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012228830A priority Critical patent/JP6122606B2/ja
Priority to US14/050,258 priority patent/US9560762B2/en
Publication of JP2014082298A publication Critical patent/JP2014082298A/ja
Application granted granted Critical
Publication of JP6122606B2 publication Critical patent/JP6122606B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0219Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0218Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
    • H05K1/0224Patterned shielding planes, ground planes or power planes
    • H05K1/0225Single or multiple openings in a shielding, ground or power plane
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/0236Electromagnetic band-gap structures
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0248Skew reduction or using delay lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/025Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H05K1/0251Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance related to vias or transitions between vias and transmission lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6616Vertical connections, e.g. vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64Impedance arrangements
    • H01L2223/66High-frequency adaptations
    • H01L2223/6605High-frequency electrical connections
    • H01L2223/6638Differential pair signal lines
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/66High-frequency adaptations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • H01L2924/30111Impedance matching
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0237High frequency adaptations
    • H05K1/0245Lay-out of balanced signal pairs, e.g. differential lines or twisted lines
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09227Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09218Conductive traces
    • H05K2201/09281Layout details of a single conductor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/09627Special connections between adjacent vias, not for grounding vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10734Ball grid array [BGA]; Bump grid array
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/429Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Description

本発明は、半導体装置及び配線基板に関し、特にBGA(Ball Grid Array)構造の半導体装置に適用して有効な技術に関する。
プリント基板等の配線基板上に搭載された複数の半導体デバイスにおいて、一方の半導体デバイスから出力された信号を他方の半導体デバイスに伝送するための信号伝送路には様々な不連続が存在し、これらをいかに無効化するかが課題となっている。近年、特にインピーダンスの不連続を無効化するために、インピーダンス不連続を逆向きのインピーダンス不連続で打ち消す技術(discontinuity cancellation)が広く採用されている。簡単にいえば、この技術は、例えば信号伝送路に容量性(< 50 ohm)のインピーダンス不連続が存在する場合に、信号伝送路内に信号伝送方向に沿って、容量性のインピーダンス不連続が存在する部分の隣にインダクタ性(>50 ohm)のインピーダンス不連続を配置することで、平均インピーダンスを50 Ohmに近づけ、信号反射を低減するものである。
上述のインピーダンス不連続を無効化するための技術の従来例として、特許文献1、非特許文献1、及び非特許文献2に開示がある。
特許文献1には、第1の平面線路と前記第1の平面線路より高い特性インピーダンスを有する第2の平面線路との間に、前記第1の平面線路よりも高い特性インピーダンスを有する第3の平面線路と、前記第2の平面線路よりも高い特性インピーダンスを有する第4の平面線路とを直列に接続する技術が開示されている。
非特許文献1には、当該文献の図6(Fig.6)に示されるように、貫通ビア(スルービア:through via)とソルダーボールパッド(solder ball pad)からなる低インピーダンス部の前後を高インピーダンス線路で挟み込むことで、平均インピーダンスを50 ohmに合わせ込む技術が開示されている。
非特許文献2には、小さなビアと配線パターンを組み合わせることにより作成したインダクタの形状の導電層により、貫通ビアとソルダーボールパッドからなる低インピーダンス部を含む信号伝送路の平均インピーダンスを50 ohmに合わせ込む技術が開示されている。
特開2004−253947号公報
Nanju Na, Mark Bailey and Asad Kalantarian, "Package Performance Improvement with Counter−Discontinuity and its Effective Bandwidth", Proceedings of 16th Topical meeting on Electrical Performance of Electronic Packaging, p.163〜p.168 (2007) Namhoon Kim, Hongsik Ahn, Chris Wyland, Ray Anderson, Paul Wu, "Spiral Via Structure in a BGA Package to Mitigate Discontinuities in Multi−Gigabit SERDES System", Proceedings of 60th Electronic Components and Technology Conference, p.1474〜p.1478 (2010)
しかしながら、従来技術のように、インピーダンス不連続を打ち消すために逆向きのインピーダンス不連続を伝送路内に更に追加する方法では、周波数が比較的高い信号(例えば、10GHz以上の信号)にとって、2つのインピーダンス不連続として見えてしまう。すなわち、約2倍のインピーダンス不連続を持つインピーダンス不連続境界で信号が反射することになる。例えば、非特許文献1における図6(Fig.6)の右側の特性図に示されるように、何れの場合の特性も周波数が低い範囲では基準よりも良好な伝送特性を示すが、周波数が高くなると基準よりもむしろ劣化する。同文献の図7(Fig.7)には、高インピーダンス線路を挟み込む構成に加え、貫通ビアとソルダーボールパッドからなる低インピーダンス部のインピーダンスを50ohmに近づけた場合の特性図が示される。この特性図によれば、結局のところ、逆向きのインピーダンス不連続を追加することによって広い帯域でのインピーダンス不連続を打ち消すことは困難であり、元から存在する低インピーダンス部のインピーダンス自体を50ohmに近づくように対策せざるを得ないことが理解される。
以上のように、上記の従来技術によれば、信号の周波数が比較的低い場合は問題ないが、信号の周波数が十分に高い場合には、何の対策も施さなかった場合よりも信号伝送性能が劣化してしまう。そこで、本願発明者は、広帯域の信号伝送路を実現するための新たな技術が必要であると考えた。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
すなわち、本半導体装置は、半導体チップと、複数の外部端子と、前記半導体チップと前記外部端子との間を電気的に接続するための基板とを有する。前記基板は、前記半導体チップと電気的に接続される複数の第1電極が形成された第1主面と、前記複数の外部端子と電気的に接続される複数の第2電極が形成された第2主面と、前記第1主面と前記第2主面との間に設けられ、前記第1電極と対応する前記第2電極を電気的に接続する複数の信号経路を形成するための複数の配線層とを有する。前記配線層は、前記信号経路を形成する配線の構造が変化する部分の周辺に、当該信号経路に供給される信号の信号帯域に相当する電磁波波長よりも短い間隔で分散して配置された複数の金属部材を有する。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本半導体装置によれば、広帯域にわたって良好な信号の伝送特性を実現することができる。
図1は、本願の代表的な実施の形態に係る半導体装置の一例を示す断面図である。 図2は、本願の一実施の形態に係る半導体装置の全体模式断面図である。 図3は、本願の一実施の形態に係る半導体装置の製造プロセスのアウトラインを示す流れ図である。 図4は、電磁波吸収体の一例を示す説明図である。 図5は、電磁波吸収体が設けられた外部半田バンプ3の周辺の構造を例示する説明図である。 図6は、図5の比較例として、電磁波吸収体がない場合の外部半田バンプ3の周辺の構造を例示する説明図である。 図7は、複数の金属片21の代わりにメッシュ状(網の目状)の金属パターンを配置した外部半田バンプ3の周辺の構造を例示する説明図である。 図8は、配線基板1の製造プロセスのアウトラインを示す流れ図である。 図9は、電磁波吸収体としての金属片を形成するためのマスクパターンと、それによって形成される金属片の形状を例示する説明図である。 図10は、電磁波吸収体としてのメッシュ状の金属パターンを形成するためのマスクパターンと、それによって形成される金属パターンの形状を例示する説明図である。 図11は、信号の周波数と、それに対応する金属片21の間隔(金属パターン26におけるメッシュ間隔)Xを例示する説明図である。 図12は、電磁波吸収体が形成された配線基板1のレイアウト例を示す説明図である。 図13は、電磁波吸収体が有る場合と無い場合の信号の伝送特性を例示する特性図である。 図14は、電磁波吸収体を設けた上で、更にインダクタパターン23を挿入した場合としない場合の伝送特性を例示する特性図である。 図15は、電磁波吸収体と他の信号配線との配置例を示す説明図である。 図16は、図15の構造における差動信号線対30の伝送特性を例示する特性図である。 図17は、スルーホールの周辺に設けられた電磁波吸収体を例示する説明図である。 図18は、スルーホールの周辺に設けられた別の電磁波吸収体を例示する説明図である。 図19は、非対称の差動線対の周辺に配置された電磁波吸収体を例示する説明図である。 図20は、非対称の差動線対の周辺に配置された別の電磁波吸収体を例示する説明図である。 図21は、差動信号線対の非対称部分に電磁波吸収体を配置した場合の差動伝送経路の伝送特性を例示する特性図である。 図22は、非対称の差動線対の周辺に配置された別の電磁波吸収体を例示する説明図である。 図23は、非対称の差動線対の周辺に配置された更に別の電磁波吸収体を例示する説明図である。 図24は、差動信号経路のインターコネクト部分を例示する説明図である。 図25は、差動信号経路のインターコネクト部分の周辺に配置された電磁波吸収体を例示する説明図である。 図26は、差動信号経路のインターコネクト部分の周辺に配置された別の電磁波吸収体を例示する説明図である。 図27は、図25及び図26の構造の差動伝送経路の伝送特性を例示する特性図である。 図28は、半導体チップと配線基板とをボンディングワイヤーで接続する構成の半導体装置を例示する説明図である。
1.実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕(離間して配置された複数の金属片を有する配線基板を含んで構成される半導体装置)
本願の代表的な実施の形態に係る半導体装置(100)は、図1に示されるように、半導体チップ(2)と、複数の外部端子(3)と、前記半導体チップと前記外部端子との間を電気的に接続するための基板(1)と、を有する。前記基板は、前記半導体チップと電気的に接続される複数の第1電極(7)が形成された第1主面(1a)と、前記第1主面に対向し、前記複数の外部端子と電気的に接続される複数の第2電極(8)が形成された第2主面(1b)を有する。前記基板は更に、前記第1主面と前記第2主面との間に設けられ、前記第1電極と対応する前記第2電極とを電気的に接続する複数の信号経路を形成するための複数の配線層(LW1〜LWn(L1〜L4))を有する。前記配線層は、前記信号経路を形成する配線の構造が変化する部分の周辺に、当該信号経路に供給される信号の信号帯域に相当する電磁波波長よりも短い間隔で分散して配置された複数の金属部材(12)を有する。
信号経路を進行する電磁波は、信号経路の配線構造が変化する部分において散乱する。散乱した電磁波の一部が元来た方向に戻ることにより、信号経路の配線構造が変化する部分はインピーダンス不連続となる部分として観測される。本半導体装置によれば、散乱した電磁波(以下、単に、散乱電磁波とも称する。)は、前記複数の金属部材間の小さな隙間を通り抜けることができず、前記金属部材によって吸収され、金属部材の表皮抵抗によってジュール熱に変換される。これにより、元来た方向に返る散乱電磁波の量が減り、電気回路的にはインピーダンスが整合しているように観測される。また、金属によって電磁波を吸収するので、電場及び磁場の双方をジュール熱に変換することができる。すなわち、本半導体装置によれば、インピーダンス不連続の符号(容量性・誘導性)によらずインピーダンスの不連続を解消することができ、高周波数において信号の伝送性能の劣化させることなく、広帯域にわたって良好な信号の伝送特性を実現することができる。
〔2〕(金属片:波長の1/20以下の間隔)
項1の半導体装置(100)において、前記複数の金属部材は、前記信号経路に供給される信号の信号帯域に相当する電磁波波長(λ)の20分の1以下の間隔で分散して形成される。
これによれば、散乱電磁波をより効率良く吸収することができる。
〔3〕(金属片:ソルダーボールパッドの上部に形成)
項1又は2の半導体装置において、前記複数の金属部材は、前記複数の配線層のうち少なくとも1つの配線層に、平面視において前記第2電極と重なりを持って形成される。
これによれば、外部端子が接続される前記第2電極と前記配線層に形成された配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下を大幅に緩和することができる。
〔4〕(金属片:誘導性のインピーダンスを持つ配線を挿入)
項3の半導体装置において、誘導性のインピーダンスを有する信号線(23)が前記複数の金属部材が形成される配線層(L2)と異なる配線層(L3)に形成される。また、前記第2電極は、前記誘導性のインピーダンスを有する信号線を介して前記第1電極に接続される。
これによれば、前記第1電極と前記第2電極との間の信号経路において、外部端子が接続される前記第2電極に基づく容量性のインピーダンス成分に対して誘導性のインピーダンス成分が挿入されるから、低い周波数の信号に対する伝送性能をより向上させることができる。
〔5〕(金属片:貫通ビアの直上に配置:図17)
項1乃至4の何れかの半導体装置において、前記基板は、複数の配線層間を貫いて形成される貫通ビア(42)と、隣接する配線層間を接続するための第1非貫通ビア(48)及び第2非貫通ビア(47)と、を更に有する。前記複数の配線層は、第1信号線(40)が形成される第1配線層(L5)と、断面視において前記第1配線層の上側に設けられ、第1インターコネクトランド(43)が形成される第2配線層(L4)とを含む。更に前記複数の配線層は、断面視において前記第2配線層の上側に設けられ、第2インターコネクトランド(44)が形成される第3配線層(L3)と、断面視において前記第3配線層の上側に設けられ第2配線(41)が形成される第4配線層(L2)とを含む。前記第1インターコネクトランドと前記第2インターコネクトランドとは前記貫通ビアを介して接続される。前記第1インターコネクトランドと前記第1配線とは前記第1非貫通ビアを介して接続され、前記第2インターコネクトランドと前記第2配線とは前記第2非貫通ビアを介して接続される。前記複数の金属部材は、平面視において前記貫通ビアと重なりを持って前記第4配線層に形成される。
これによれば、前記貫通ビアの上側のインターコネクトランドと第2配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下を大幅に緩和することができる。
〔6〕(金属片:貫通ビアの直下に配置)
項5の半導体装置において、前記複数の金属部材は、平面視において前記貫通ビアと重なりを持って、前記第1配線層(L5(39))に形成される。
これによれば、前記貫通ビアの下側のインターコネクトランドと第1配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下をより緩和することができる。
〔7〕(金属片:差動対を構成する2つの信号線路の非対称の部分に配置)
項1乃至6の何れかの半導体装置において、前記複数の信号経路は差動対を構成する2つの信号経路(52、61、65)を含む。前記複数の金属部材(53_1〜53_4、63)は、前記2つの信号経路において非対称となる部分の周辺に形成される。
差動対を構成する信号経路を伝播する進行電磁波は、2つの差動信号経路の間に局在する結合モードの電磁場と、2つの差動信号経路の周りに広がる非結合モードの電磁場の合成によって生成される。信号電磁波が信号経路における非対称部分に到達すると、反結合モードの電磁場が励起される。これにより、コモンモードノイズが発生する。反結合モードの電磁場の励起は、電気回路的には、差動対のインピーダンスの非対称や、差動伝送路を伝わる信号の伝搬遅延時間の2つの信号間の差(以下、スキュー(skew)と称する。)として観測される。本半導体装置によれば、差動信号経路における非対称となる部分の周辺に配置された複数の金属部材によって、非結合モードの電磁場を除去することができるから、コモンモードノイズの発生を抑えることができる。
〔8〕(金属片:差動対の非対称部分を挟むように配置)
項7の半導体装置において、前記複数の配線層は、第3信号線(52_1)と、前記第3信号線と差動対を構成するための第4信号線(52_2)とが形成される配線層を含む。前記複数の金属部材(53_1〜53_4)は、前記第3信号線及び前記第4信号線が形成される配線層において、前記第3信号線と前記第4信号線とが非対称となる部分(51)を挟むように配置される。
これによれば、非結合モードの電磁場を効果的に除去することができる。
〔9〕(金属片:配線パターンが相違する部分に配置)
項8の半導体装置において、前記第3信号線と前記第4信号線とが非対称となる部分は、前記第3信号線の配線パターンの形状と前記第4信号線の配線パターンの形状とが相違する部分である。
〔10〕(金属片:上下の配線層の構造が異なる部分に配置)
項8の半導体装置において、前記第3信号線と前記第4信号線とが非対称となる部分は、前記第3信号線の上側又は下側の配線層の構造と、前記第4信号線の上側又は下側の配線層の構造とが相違する部分(51)である。
〔11〕(金属片:他の差動対との間のシールドパターン)
項7の半導体装置において、前記複数の配線層は、2つの信号線から構成される第1差動信号線対(61、65)と、前記第1差動信号線対と異なる2つの信号線から構成される第2差動信号線対(60)と、前記第1差動信号線対と前記第2差動信号線対との間に並列に配置されたシールドパターン(63)と、が形成される配線層を含む。前記シールドパターンは、前記第1差動信号線対において非対称となる部分と前記第2差動信号線対との間の一部の配線パターンがミシン目状にされる。
これによれば、前記第1差動信号線対における非対称となる部分が原因で発生する非結合モードの電磁場をミシン目状のシールドパターンによって除去することができるので、第2差動信号線対に対するクロストークを低減することができる。
〔12〕(ビア/金属片:差動信号のインターコネクト部分)
項7の半導体装置において、前記基板は、異なる配線層に形成された信号線を電気的に接続するための第1信号ビア(72_1、73_1)及び第2信号ビア(72_2、73_2)と、異なる配線層に形成されたグラウンド配線に接続され前記第1信号ビア及び前記第2信号ビアに対応して設けられる第1グラウンドビア(75_1〜75_3)及び第2グラウンドビア(74)とを更にする。前記複数の配線層は、第3信号線(70_1)、及び前記第3信号線と差動対を構成するための第4信号線(70_2)が形成される第5配線層と、第5信号線(71_1)、及び前記第5信号線と差動対を構成するための第6信号線(71_2)が形成される第6配線層と、を含む。前記第3信号線と前記第5信号線とは前記第1信号ビアによって電気的に接続され、前記第4信号線と前記第6信号線とは前記第2信号ビアによって電気的に接続される。前記第1グラウンドビアは、前記第1ビアから所定の間隔(Z)を置いて配置され、前記第2グラウンドビアは、前記第2ビアから前記所定の間隔(Z)をおいて配置される。前記第1グラウンドビアと前記第2グラウンドビアの個数は相違する。前記複数の金属部材(76、77、78)は、前記第1信号ビア、前記第2信号ビア、前記第1グラウンドビア、及び前記第2グラウンドビアを含む領域の周辺に配置される。
これによれば、前記第1信号ビアの周辺に配置される前記第1グラウンドビアの個数と前記第2信号ビアの周辺に配置される前記第2グラウンドビアの個数が相違することにより第1信号ビア及び前記第2信号ビアの周辺で発生する非結合モードの電磁場を、前記複数の金属部材によって除去することができ、コモンモードノイズの発生を抑えることができる。
〔13〕(金属片:インターコネクト部分にリング状に配置)
項12の半導体装置において、前記複数の金属部材(78)は、平面視において前記領域の外側にリング状に配置される。
これによれば、低周波数領域においてスキューを小さくすることができる。
〔14〕(ビア:インターコネクト部分に直線的に並べて配置)
項12又は13の半導体装置において、前記複数の金属部材は、平面視において前記領域の外側に直線的に配置される。また、前記金属部材は、異なる配線層間を接続するためのビア(76、77)を含んで構成される。
これによれば、差動信号を構成する2つの信号の信号振幅のずれ幅を小さくすることができる。
〔15〕(金属片の形状:円形)
項1乃至14の何れかの半導体装置において、前記金属部材は平面視において円形状とされる。
〔16〕(複数の貫通孔を有する金属パターンが形成された配線基板を含む半導体装置)
本願の代表的な別の実施の形態に係る半導体装置(100)は、半導体チップ(2)と、複数の外部端子(3)と、前記半導体チップと前記外部端子との間を電気的に接続するための基板(1)と、を有する。前記基板は、前記半導体チップと電気的に接続される複数の第1電極(7)が形成された第1主面(1a)と、前記第1主面に対向し、前記複数の外部端子と電気的に接続される複数の第2電極(8)が形成された第2主面(1b)とを有する。前記基板は更に、前記第1主面と前記第2主面との間に設けられ、前記第1電極と対応する前記第2電極とを電気的に接続する複数の信号経路を形成するための複数の配線層(LW1〜LWn(L1〜L4))を有する。前記配線層は、前記信号経路を形成する配線の構造が変化する部分の周辺に、複数の貫通孔(27)が分散して形成された金属パターン(26)を有する。
これによれば、項1と同様に、インピーダンス不連続の符号によらずインピーダンスの不連続を解消することができ、高周波数において信号の伝送性能の劣化させることなく、広帯域にわたって良好な信号の伝送特性を実現することができる。
〔17〕(金属パターン:波長の1/20以下の間隔)
項16の半導体装置において、前記金属パターンにおける前記複数の貫通孔は、その直径(X)が前記信号経路に供給される信号の信号帯域に相当する電磁波波長(λ)の20分の1以下となるように形成される。
これによれば、散乱電磁波をより効率良く吸収することができる。
〔18〕(金属パターン:ソルダーボールパッドの上部の配線層に形成)
項16又は17の半導体装置において、前記金属パターンは、前記複数の配線層のうち少なくとも1つの配線層に、平面視において前記第2電極と重なりを持って形成される。
これによれば、項3と同様に、信号伝送性能の低下を大幅に緩和することができる。
〔19〕(金属パターン:インダクタ性の配線を更に有する)
項18の半導体装置において、誘導性のインピーダンスを有する信号線(23)が前記金属パターンが形成される配線層(L2)と異なる配線層(L3)に形成される。また、前記第2電極は、前記誘導性のインピーダンスを有する信号線を介して前記第1電極に接続される。
これによれば、項4と同様に、低い周波数の信号に対する伝送性能をより向上させることができる。
〔20〕(複数の貫通孔を有する金属パターンが形成された配線基板)
本願の代表的な実施の形態に係る配線基板(1)は、複数の第1電極(7)が形成された第1主面(1a)と、前記第1主面に対向し、複数の第2電極(8)が形成された第2主面(1b)と、前記第1主面と前記第2主面との間に設けられ、前記第1電極と対応する前記第2電極とを電気的に接続する複数の信号経路を形成するための複数の配線層(LW1〜LWn(L1〜L4))と、を有する。前記配線層は、前記信号経路を形成する配線の構造が変化する部分の周辺に、複数の貫通孔(27)が分散して形成された金属パターン(26)を有する。
これによれば、配線基板に形成された配線におけるインピーダンスの不連続をインピーダンス不連続の符号によらず解消することができ、高周波数において信号の伝送性能の劣化させることなく、広帯域にわたって良好な信号の伝送特性を実現することができる。
〔21〕(配線基板:波長の1/20以下の間隔)
項20の配線基板において、前記金属パターンにおける前記複数の貫通孔は、その直径(X)が前記供給が予定されている信号の信号帯域に相当する電磁波波長(λ)の20分の1以下となるように形成される。
これによれば、散乱電磁波をより効率良く吸収することができる。
〔22〕(配線基板:ソルダーボールパッドの上部の配線層に形成)
項20又は21の配線基板において、前記金属パターンは、平面視において前記第2電極と重なりを持って、前記複数の配線層のうち少なくとも1つの配線層に形成される。
これによれば、外部端子が接続される前記第2電極と前記配線層に形成された配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、配線基板における信号伝送性能の低下を大幅に緩和することができる。
〔23〕(配線基板:インダクタ性の配線を更に有する)
項22の配線基板において、前記信号経路は、誘導性のインピーダンスを有する信号線(23)を含んで形成される。
これによれば、外部端子が接続される前記第2電極に基づく容量性のインピーダンス成分に対して誘導性のインピーダンス成分が挿入されるから、配線基板における低い周波数の信号に対する伝送性能をより向上させることができる。
〔24〕(配線基板:貫通ビアの直上に配置:図18)
項20乃至23の何れかの配線基板は、複数の配線層間を貫いて形成される貫通ビア(42)と、隣接する配線層間を接続するための第1非貫通ビア(48)及び第2非貫通ビア(47)と、を更に有する。前記複数の配線層は、第1信号線(40)が形成される第1配線層(L5)と、断面視において前記第1配線層の上側に設けられ、第1インターコネクトランド(43)が形成される第2配線層(L4)とを含む。更に前記複数の配線層は、断面視において前記第2配線層の上側に設けられ第2インターコネクトランド(44)が形成される第3配線層(L3)と、断面視において前記第3配線層の上側に設けられ第2配線(41)が形成される第4配線層(L2)と、を含む。前記第1インターコネクトランドと前記第2インターコネクトランドとは前記貫通ビアを介して接続される。前記第1インターコネクトランドと前記第1配線とは前記第1非貫通ビアを介して接続され、前記第2インターコネクトランドと前記第2配線とは前記第2非貫通ビアを介して接続される。前記金属パターン(49)は、平面視において前記貫通ビアと重なりを持って、前記第4配線層の上側に設けられた第5配線層(L1)に形成される。
これによれば、前記貫通ビアの上側のインターコネクトランドと配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下を大幅に緩和することができる。
〔25〕(金属パターン:貫通ビアの直上に配置)
項16乃至19の何れかの半導体装置において、前記基板は、複数の配線層間を貫いて形成される貫通ビア(42)と、隣接する配線層間を接続するための第1非貫通ビア(48)及び第2非貫通ビア(47)と、を更に有する。前記複数の配線層は、第1信号線(40)が形成される第1配線層(L5)と、断面視において前記第1配線層の上側に設けられ、第1インターコネクトランド(43)が形成される第2配線層(L4)と、を含む。更に前記複数の配線層は、断面視において前記第2配線層の上側に設けられ第2インターコネクトランド(44)が形成される第3配線層(L3)と、断面視において前記第3配線層の上側に設けられ第2配線(41)が形成される第4配線層(L2)と、を含む。前記第1インターコネクトランドと前記第2インターコネクトランドとは前記貫通ビアを介して接続される。前記第1インターコネクトランドと前記第1配線とは前記第1非貫通ビアを介して接続され、前記第2インターコネクトランドと前記第2配線とは前記第2非貫通ビアを介して接続される。前記金属パターン(49)は、平面視において前記貫通ビアと重なりを持って、前記第4配線層の上側に設けられた第5配線層(L1)に形成される。
これによれば、前記貫通ビアの上側のインターコネクトランドと配線とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下を大幅に緩和することができる。
2.本願における記載形式、基本的用語、用法の説明
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(例えば単結晶シリコン基板)上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。例えば、成分についていえば、「Aを主要な成分として含むX」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
「ウエハ」というときは、通常は半導体集積回路装置(半導体装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
「半田」は、一般に錫を主要成分の一つとする低融点(摂氏250度未満程度)の金属材料である。「半田」には、鉛を含む「鉛含有半田」と、鉛を含まない「鉛フリー半田」がある。本願では、一例として、半田バンプを鉛フリー半田とする。鉛フリー半田として、例えば、錫を主要成分とする錫系鉛フリー半田が挙げられる。
3.実施の形態の詳細
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
≪実施の形態1≫
図2は、本願の一実施の形態に係る半導体装置の全体模式断面図である。同図に示される半導体装置は、例えば、高周波(例えば10GHz以上)の信号を扱う半導体装置であり、例えば、携帯電話の基地局における通信機器や高速通信用のルータ等に搭載される半導体装置である。ここでは、半導体装置のパッケージ形式として、半導体チップに半田バンプを施しフェースダウンで配線基板上に接続するFCBGA(Flip Chip Ball Grid Array)型パッケージを例に取り、具体的に説明する。なお、同図に示される半導体装置100のバンプ電極等の数は、図示の都合上、実際よりも少なくなっている。実際のバンプピッチは、一例を挙げるとすれば、チップ上で、100マイクロメートル程度、外部バンプで1ミリメートル程度である。
図2に示されるように、半導体装置100は、例えば、半導体チップ2と、複数の外部端子3と、半導体チップ2と外部端子3との間を電気的に接続するためのインターポーザ(配線基板)1と、を含んで構成される。半導体装置100は、外部端子3を介して実装基板(プリント基板)13に搭載され、実装基板上の他の回路素子と電気的に接続される。半導体装置100は、例えば以下の順序で組み立てられる。
図3は、本願の一実施の形態に係る半導体装置の製造プロセスのアウトラインを示す流れ図である。
以下の例では、半田バンプを例に取り具体的に説明するが、金(Au)バンプ、銅(Cu)バンプ、およびその他のメタルバンプ(金属バンプ)電極でもよいことはいうまでもない。
なお、以下の例では、フリップチップボンディング後のアンダーフィル樹脂を導入するプロセスを例に取り具体的に説明するが、フリップチップボンディング前に、アンダーフィル樹脂をマウントして、その後、フリップチップボンディングするプロセスでもよいことはいうまでもない。
図3に示されるように、先ず、バンプ付半導体チップが準備される(S101)。バンプ付半導体チップの準備工程に先行する半田バンプ形成工程において、先ず、所定の回路パターンが形成されたウエハのデバイス面2aに多数の電極パッド2b(UBM等)が設けられ、その上に半田バンプ4が形成される。その後、ウエハプローブテスト工程、バンプ高さ検査工程、及びウエハダイシング工程を経て、ウエハが各チップに分割される。これにより、バンプ付半導体チップが得られる。
また、インターポーザ(配線基板)1が準備される(S102)。配線基板1は、例えばビルドアップ基板である。配線基板は、配線基板の準備工程に先行する配線基板製造工程において、基板を上下1層ずつ積層し、その都度ビアをあけて導通を確保してゆく製法によって得られる。配線基板の製造方法については後で詳述する。
次に、チップボンディング工程(フリップチップボンディング工程)により、配線基板と半導体チップが電気的に接続される(S103)。具体的には、チップボンディング工程において、例えば摂氏240度から260度程度でリフロー処理することによって、半導体チップ2上の電極パッド2bと対応する配線基板1上の第1電極(パッド)7とが接続される。
次に、配線基板1の第1主面(上面)1aと半導体チップ2のデバイス面2aの間に、アンダーフィルレジン部材を注入し、キュア処理を施す(S104)。そして、配線基板1の上面、及び半導体チップ2が封止樹脂体(エポキシ)により封止され、パッケージングされる(S105)。その後、配線基板1の第2主面(下面)1bの第2電極(ソルダーボールパッド)8に外部端子3として外部半田バンプ(ソルダーボール)を取り付ける(S106)。そして、上記工程によりパッケージングされた半導体装置100は、封止体の上面へマーキングを行うマーキング工程等を経た後、パッケージテストが行われ(S107)、パッケージテスト工程を通過した半導体装置は、外観検査を経て梱包され出荷される(S108)。
再び図2の説明に戻る。同図には、配線基板1として、4層のガラスエポキシ基板をコアとしたコア層9の両面に絶縁樹脂からなるビルドアップ層10、11を貼り付けたビルドアップ基板が一例として示されている。
ビルドアップ層10、11は、例えば、夫々2層の絶縁樹脂から構成される。配線基板1は、半田バンプ4を介して半導体チップ2と電気的に接続するための複数の第1電極7が形成された第1主面1aと、第1主面に対向し、外部端子(ソルダーボール)3と電気的に接続するための複数の第2電極(ソルダーボールパッド)8が形成された第2主面1bとを有する。ソルダーボール3の材料としては、例えば、銀1.5重量%程度添加した銀添加錫系鉛フリー半田(融点:摂氏221度程度)を好適なものとして例示することができる。なお、鉛フリー半田は、前記の例のほか、各種のものを適用することができる。また、状況が許すときは、鉛系半田を使用することができるが、鉛フリー半田を使用したほうが、環境上、有利である。
配線基板1における第1主面1aと第2主面1bとの間(複数のコア層9及び複数のビルドアップ層の夫々の上面及び下面)には、第1電極7と対応するソルダーボールパッド8とを電気的に接続する複数の信号経路を形成するための複数の配線層LW1〜LWn(nは2以上の整数)が形成される。
配線基板1の配線層LW1〜LWnには、信号経路を形成するための信号線(配線パターン)とは別に、必要に応じて、散乱電磁波を吸収するための金属部材及び金属パターン(以下、「電磁波吸収体」と称する。)が形成される。以下、電磁波吸収体について詳細に説明する。
信号経路を進行する信号電磁波は、信号経路の配線構造が変化する部分において散乱する。散乱した電磁波の一部が元来た方向に戻ることにより、信号経路の配線構造が変化する部分はインピーダンス不連続となる部分として観測される。すなわち、インピーダンス不連続があるから信号反射が起こるのではなく、散乱した電磁波の一部が元来た方向に戻ることによりインピーダンス不連続として観測される。このことから、インピーダンスの不連続の符号(容量性・誘導性)に関わらず、散乱電磁波を除去してしまえば、インピーダンスの不連続を消滅させることができることを、本願発明者は見出した。そこで、本実施の形態では、電磁波吸収体を、配線層LW1〜LWnにおいて信号経路を形成する配線の構造が変化する部分の周辺に当該信号経路に供給される信号の波長よりも短い間隔で分散して配置する。これにより、配線基板1におけるインピーダンスの不連続を消滅させる。
図4は、電磁波吸収体の一例を示す説明図である。
同図に示されるように、電磁波吸収体は、例えば、所定の間隔をあけて離間して配置された複数の金属片12から構成される。夫々の金属片12は、他の信号線やリターンパス(電源配線やグラウンド配線)と高インピーダンスで分離されている。夫々の金属片12の間隔(金属片が存在しない部分の長さ)Xは、伝送の目的とされる信号の信号帯域に相当する電磁波の波長λよりも十分に小さい。例えば、夫々の金属片12は、λ/20以下の間隔で離間して配置される。これにより、信号経路の配線構造が変化する部分で発生した散乱電磁波14は、夫々の金属片12の間の小さな隙間を通り抜けることができず、金属片12に吸収される。吸収された電磁波は、金属片12の表皮抵抗によってジュール熱に変換される。このため、金属片12の表面積をできるだけ大きくすることが望ましい。金属片12の形状としては、できるだけ大きな表面積となるような形状であれば特に制限されない。例えば、円形状や四角形状のほかに、製造上可能であれば雪の結晶のような樹枝状形状であっても良い。また、一般に電磁波は3次元的に分布するので、製造上可能であれば、3次元的・立体的に配置することが望ましい。例えば、インピーダンス不連続が発生する部分を複数の金属片によって球面状に取り囲むと良い。複数の金属片12は、例えば常磁性の金属部材から構成される。例えば、金属部材として銅(Cu)やアルミ(Al)等を採用することができる。特に制限されないが、本実施の形態に係る配線基板1では、金属片12を配線層LW1〜LWnに形成される配線パターンと同一の金属部材(例えばCu)によって形成する。
以下、電磁波吸収体の形状や配置場所等について具体例を挙げて詳細に説明する。
図5は、電磁波吸収体が設けられた外部半田バンプ3の周辺の構造を例示する説明図である。同図の(a)には、配線基板1の第1主面1a側から見た外部半田バンプ3周辺の模式的な上面図が示され、同図の(b)には、同図の(a)のA−A’断面に対応する配線基板1の模式的な断面図が示される。なお、図5では、図示及び説明の便宜上、複数の配線層LW1〜LWnのうち一部の配線層L1〜L4のみが例示されている。
図6は、図5の比較例として、電磁波吸収体がない場合の外部半田バンプ3の周辺の構造を例示する説明図である。同図の(a)には、配線基板1の第1主面1a側から見た外部半田バンプ3周辺の模式的な上面図が示され、同図の(b)には、同図の(a)のA−A’断面に対応する配線基板1の模式的な断面図が示される。
図5、6に示される配線基板1の層構造は以下のように構成される。例えば配線基板1は、最下層から順に、ソルダーボールパッド8が形成される配線層L4、インダクタパターン23が形成される配線層L3、電磁波吸収体(図5のみ)及びグラウンドプレーンが形成される配線層L2、グラウンドプレーンが形成される配線層L1、差動信号線が形成される配線層(非表示)、グラウンドプレーンが形成される配線層(非表示)から構成される。各層間は、レーザ加工によって形成される非貫通ビア(via)によって電気的に接続される。
配線層L1と配線層L2との間には非貫通ビア25が設けられ、配線層L2と配線層L3との間には非貫通ビア24が設けられる。配線層L3には、インダクタパターン23が形成される。配線層L3と配線層L4との間には非貫通ビア22が形成される。配線層L4には、ソルダーボール3と接続されるソルダーボールパッド8が形成される。図示されないが、配線層L1の上部の配線層には例えば長さ10mmの差動信号線が形成され、非貫通ビア25を介して接続されている。例えば、半導体チップ2から出力された信号は、長さ10mmの上記差動信号線に供給され、当該差動信号線から非貫通ビア25及び非貫通ビア24を介してインダクタパターン23に伝播する。そして、その信号は、インダクタパターン23から非貫通ビア22及びソルダーボールパッド8を介してソルダーボール3から出力される。
図5、6において、例えば上記差動信号線に供給された信号の周波数が十分に高い場合、インダクタパターン23とソルダーボールパッド8とのつなぎ目で大きな信号反射が起こり、散乱電磁波が発生する。これにより、上記差動信号線からソルダーボール3に至る信号経路の信号伝送性能が急激に低下する。そこで、図5に示されるように、複数の金属片21を、例えば平面視においてソルダーボールパッド8と重なるように配線層L2に形成する。これにより、インダクタパターン23とソルダーボールパッド8とのつなぎ目で発生した散乱電磁波が、夫々の金属片21の間の小さな隙間を通り抜けることができず、金属片21に吸収される。
図7は、電磁波吸収体として複数の金属片21の代わりに網の目状の金属パターンを配置した外部半田バンプ3の周辺の構造を例示する説明図である。同図に示されるように、金属パターン26は複数の貫通孔27を有することにより、網の目状(メッシュ状)とされる。貫通孔27の直径は、伝送の目的とされる信号の信号帯域に相当する電磁波の波長λよりも十分に小さくなるようにされる。例えば、夫々の貫通孔27は、λ/20以下の直径とされる。これによれば、金属片21を配置した場合と同様に、散乱電磁波を金属パターン26によって吸収することができる。なお、同図では、貫通孔27が非貫通ビア22、24、25等よりも小さく形成される場合が例示されているが、貫通孔27及び非貫通ビア22、24、25をプロセスの最小寸法で形成する場合には、貫通孔27は非貫通ビア22、24、25と同程度の大きさとされる。
図8に、配線基板1の製造プロセスのアウトラインを例示する。
図8に示されるように、先ず、配線パターンが形成された両面銅張板の両側に銅張りプリプレグを張り合わせたコア層9が準備される(S201)。コア層9をドリル加工によってスルーホールの穴あけを行う(S202)。その後、スルーホールにめっき(無電解めっき又は電界めっき)を施す(S203)。次に、樹脂による穴埋めを行ってから層間絶縁膜を両面に形成する(S204)。次に、レーザ加工によって、内部の配線層と接続するための非貫通ビアを形成する(S205)。更に全面に数μm厚レベルで無電解銅めっきを行う(S206)。そして、配線パターン及び電磁波吸収体のパターンをフォトマスクを用いて配線形成用のドライフィルムレジストにパターニングし、開口部分に10μm厚レベルの電解銅めっきを行う(S207)。その後、レジストを除去し、めっきした銅をライトエッチングすることにより、配線及び電磁波吸収体が形成される(S208)。その後は、上記ステップS204〜S207を繰り返すことによって、複数のビルドアップ層が形成される。ビルドアップ層において必要な数の配線層が形成されたら、表面保護膜としてソルダーレジストが形成される(S209)。そして、半導体チップ2、実装基板13との接続部分(パッド)となる第1電極7及びソルダーボールパッド8が開口される(S210)。最後に、開口部分に表面処理を施すことで、配線基板1が完成する(S211)。
以上のように、配線基板1において配線パターンを形成する場合と同様の方法で、電磁波吸収体を形成することができる。また、電磁波吸収体としての金属片21や金属パターン26は、コア層9における配線層とビルドアップ層10、11における配線層の何れの配線層にも形成することが可能である。ただし、より高い信号周波数まで対応するためには、ビルドアップ層10、11における配線層に電磁波吸収体を形成する方が好ましい。例えば、コア層9における配線層はフィルムを貼り付けることによって配線パターンが形成されるのに対し、ビルドアップ層10、11の配線層は、図8で示したようにフォトリソグラフィ技術によって配線パターンが形成されるため、より微細な加工が可能とされる。また、コア層9を構成するプリプレグはビルドアップ層10、11を構成する層間絶縁膜(樹脂)よりも比誘電率が高いので、コア層9における配線層に金属片21及び金属パターン26を形成する場合、ビルドアップ層10、11における配線層に形成する場合に比べて、金属片21及び金属パターン26の間隔をより狭くする必要がある。以上のことから、金属片21及び金属パターン26をビルドアップ層10、11における配線層に形成することで、電磁波吸収体の間隔をより広くすることができ、より高い信号周波数に対応することが容易となる。
図9は、電磁波吸収体としての金属片を形成するためのマスクパターンと、それによって形成される金属片の形状を例示する説明図である。図10は、電磁波吸収体としてのメッシュ状の金属パターンを形成するためのマスクパターンと、それによって形成される金属パターンの形状を例示する説明図である。
図9の(a)に示されるように、金属片に対応するパターン形状を四角形状にしたフォトマスクを作成すると、実際にでき上がる金属片の形状は、図9の(b)に示されるように四角形の角が丸まった形状となるが、電磁波吸収体としての機能に大きな影響はない。そのため、図9の(c)に示されるように、予め金属片の形状が円形状になるようにマスクパターンを形成してもよい。
同様に、図10の(a)に示されるように、貫通孔の形状を四角形状としたフォトマスクを作成すると、実際にでき上がる貫通孔は、図10の(b)に示されるように四角形の角が丸まった形状となるが、電磁波吸収体としての機能に大きな影響はない。そのため、図10の(c)に示されるように、予め貫通孔の形状が円形状になるようにマスクパターンを形成してもよい。
図11は、信号の周波数と、それに対応する金属片21の間隔(金属パターン26におけるメッシュ間隔)Xを例示する説明図である。同図には、配線基板1のビルドアップ層を構成する樹脂の誘電率が3.2である場合の金属片の間隔/貫通孔の直径(メッシュ間隔)が例示される。同図に示されるように、伝送の目的とされる信号の周波数が1GHzの場合、金属片21の間隔及び金属パターン26のメッシュ間隔(以下、単に、「電磁波吸収体の間隔」と称する。)は8.0mm以下が好ましい。信号の周波数が10GHzの場合は、電磁波吸収体の間隔は800μm以下が好ましく、20GHzの場合には400μm以下が好ましい。散乱電磁波の吸収が可能な信号の最大周波数は、伝送路を形成するための微細加工技術の限界によって決まる。例えば、図11に示されるように、微細加工技術によって80μmまで加工可能であれば100GHzの信号まで対応可能である。
図12は、電磁波吸収体が形成された配線基板のレイアウト例を示す説明図である。同図には、前述の図7のように、電磁波吸収体としてのメッシュ状の金属パターン29が差動信号経路に接続されるソルダーボールパッド8に重なるように形成された構成におけるレイアウト図が例示されている。なお、同図には、図示の便宜上、配線層L1、L2、及びL4のみが例示される。同図の(a)には、配線層L1のレイアウトパターンが例示され、同図の(b)には、配線層L2のレイアウトパターンが例示され、同図の(c)には配線層L4のレイアウトパターンが例示され、同図の(d)には配線層L1、L2、及びL4を重ねた場合のレイアウトパターンが例示される。
同図の(b)に示されるように、メッシュ状の金属パターン29が剥がれないように、参照符号P1〜P4に示される4点で金属パターン29が固定される。前述したように、金属パターン29は、他の信号線やリターンパス(電源配線やグラウンド配線)と分離されていることが望ましい。しかしながら、金属パターン29が、べたグラウンドパターン28と支持部P1〜P4において接続されたとしても、高周波数帯域において高インピーダンスで電気的に接続されている限り、電磁波吸収体としての機能に大きな影響を与えない。
図13は、電磁波吸収体が有る場合と無い場合の信号の伝送特性を例示する特性図である。同図は、前述の図5、図6において、配線層L1の上層に形成された差動信号線から非貫通ビア25、24、22や第2電極(ソルダーボールパッド)8等を介してソルダーボール(外部端子)3に至る信号経路(以下、信号経路Yと称する。)の伝送特性が例示される。図13には、具体的な伝送特性として、信号周波数に対する反射損失(Return loss)の特性と、信号周波数に対する挿入損失(Insertion loss)の特性が例示される。同図の(a)は、図5において電磁波吸収体としての金属片21とインダクタパターン23の双方を設けなかった場合の特性図である。同図の(b)は、図6のように金属片21は設けず、インダクタパターン23を設けた場合の特性図である。同図の(c)は、図5のように金属片21とインダクタパターン23の双方を設けた場合の特性図である。
参照符号200_1〜200_3はディファレンシャルモードで上層側(差動信号線側)から信号を入力したときの信号経路Yの反射損失を示し、参照符号201_1〜201_3はコモンモードで上層側(差動信号線側)から信号を入力したときの信号経路Yの反射損失を示す。また、参照符号202_1〜202_3はディファレンシャルモードで下層側(ソルダーボール3側)から信号を入力したときの信号経路Yの反射損失を示し、参照符号203_1〜203_3はコモンモードで下層側(ソルダーボール3側)から信号を入力したときの信号経路Yの反射損失を示す。更に、参照符号204_1〜204_3はディファレンシャルモードの信号経路Yの挿入損失を示し、参照符号205_1〜205_3はコモンモードの信号経路Yの挿入損失を示す。
図13の(a)の参照符号204_1、205_1に示されるように、金属片21もインダクタパターン23もない場合、周波数が高くになるにつれて挿入損失は大きくなる。これに対してインダクタパターン23を追加した場合、図13の(b)の参照符号204_2、205_2に示されるように、挿入損失は、周波数が低い範囲では参照符号204_1、205_1よりも改善されるが、周波数が25GHz付近から急激に挿入損失が悪化する。これは前述したように、周波数が高くなると、インダクタパターン23とソルダーボールパッド8との接続部分で大きな信号反射が起こるからである。これに対して、電金属片21とインダクタパターン23の双方を設けた場合は、図13の(c)の参照符号204_3、205_3に示されるように、周波数が高い範囲においても挿入損失が悪化することはなく、広帯域にわたって良好な信号の伝送特性を実現することができる。なお、図示はしないが、図7のように金属パターン26を設けた場合も、図13の(c)と同様の特性となる。
上記図5では、複数の金属片21に加えてインダクタパターン23を更に設けた場合を例示したが、インダクタパターン23を設けずに金属片21のみを設けた場合でも、広帯域にわたって良好な信号の伝送特性を実現することができる。
図14は、電磁波吸収体を設けた上で、更にインダクタパターン23を挿入した場合としない場合の伝送特性を例示する特性図である。同図において、参照符号301はインダクタパターン23を挿入せず、金属片21のみを設けた場合の挿入損失を示し、参照符号302はインダクタパターン23を挿入し、且つ金属片21を設けた場合の挿入損失を示す。同図に示されるように、約5GHzまでの低い周波数帯域では、インダクタパターン23を挿入した方が挿入損失の特性が良くなるが、高い周波数帯域では、どちらも同じような特性となることが理解される。
図15は、電磁波吸収体と他の信号配線との配置例が示される。同図には、ソルダーボール(外部端子)3に接続される信号線と異なる差動信号線対30が、ソルダーボールパッド8の真上に形成される場合が例示されている。同図の(a)には、配線基板1の第1主面1a側から見た外部半田バンプ3周辺の模式的な上面図が示され、同図の(b)には、同図の(a)のA−A’断面に対応する配線基板1の模式的な断面図が示される。なお、図15では、図示及び説明の便宜上、一部の配線層のみが例示されている。
図15に示される配線基板1は以下のような配線構造とされる。例えば、配線基板1は、最下層から順に、ソルダーボールパッド8が形成される配線層L4、インダクタパターン23が形成される配線層L3、電磁波吸収体26及びグラウンドプレーンが形成される配線層L2、差動信号線対30が形成される配線層L1、グラウンドプレーンが形成される配線層L0から構成される。差動信号線対30は、金属パターン26の直上を通るように形成される。
差動信号線対30は、例えば、電磁波吸収体26の直上の範囲ではマイクロストリップライン(micro−strip line)構造となり、それ以外の範囲ではストリップライン(strip line)構造とされる。一般的に差動信号線対において、上記のような構造の違いがあると、その境界でインピーダンス不連続を発生して信号伝送特性が劣化し,別の信号経路(例えば、インダクタパターン23)との間でクロストークが生じる。しかしながら、図15のように、ソルダーボールパッド8と差動信号線対30との間に電磁波吸収体26を配置することで、信号の伝送特性の劣化を抑え、クロストークの発生を抑えることができる。
図16に、図15の構造における差動信号線対30の伝送特性を例示する。同図において、信号の伝送特性として、信号周波数に対する反射損失(Return loss)の特性と、信号周波数に対する挿入損失(Insertion loss)の特性が例示される。同図において、参照符号303_1はディファレンシャルモードでの差動信号線対30の挿入損失を示し、参照符号303_2はコモンモードでの差動信号線対30の挿入損失を示す。また、参照符号304_1はディファレンシャルモードでの差動信号線対30の反射損失を示し、参照符号304_2はコモンモードでの差動信号線対30の反射損失を示す。差動信号線対の直下に配置された電磁波吸収体26によって,インピーダンス不連続が低減され、かつ更に下の配線層に設けられたインダクタパターン23による電磁場が遮蔽されることで、伝送特性の劣化が抑えられることが、同図から理解される。
以上のように、電磁波吸収体としての複数の金属片21又は貫通孔を有する金属パターン26を配線基板1に形成することによって、インピーダンス不連続の符号(容量性・誘導性)によらずインピーダンスの不連続を解消することができる。また、本実施の形態のように電磁波吸収体によって散乱電磁波を吸収する手法は、誘電体内の電磁場に直接作用させてインピーダンス不連続を消滅させる原理なので、従来技術のようなインピーダンス不連続を打ち消すために逆向きのインピーダンス不連続を伝送路内に追加する手法とは違って、周波数が大きくなるにつれてその効果が低減するようなことはない。すなわち、マクスウェル(Maxwell)の方程式が成立する範囲内であれば効果を得ることができる。したがって、本実施の形態に係る配線基板及び半導体装置によれば、高周波数において信号の伝送性能の劣化させることなく、広帯域にわたって良好な信号の伝送特性を実現することができる。
上記電磁波吸収体の形状や配置等の別の具体例を、以下の実施の形態2乃至6に示す。
≪実施の形態2≫
図17は、スルーホールの周辺に設けられた電磁波吸収体を例示する説明図である。同図の(a)には、スルーホール周辺の配線基板1の模式的な斜視図が示され、同図の(b)には、配線基板1の第1主面1a側から見たスルーホール周辺の模式的な上面図が示され、同図の(c)には、同図のA−A’断面に対応する配線基板1の模式的な断面図が示される。図17では、図示及び説明の便宜上、配線層LW1〜LWnのうち一部の配線層L1〜L5のみが例示されている。
同図に示される配線基板1の層構造は以下のように構成される。例えば配線基板1は、差動信号線対40が形成される配線層L5、スルーホール42の下側に接続されるインターコネクトランド43が形成される配線層L4、スルーホール42の上側に接続されるインターコネクトランド44が形成される配線層L3、電磁波吸収体45及び差動信号線対41が形成される配線層L2、グラウンドプレーン46が形成される配線層L1から構成される。
配線層L5における差動配線対40と配線層L4におけるインターコネクトランド43とは非貫通ビア48によって電気的に接続され、配線層L2における差動配線対41と配線層L3におけるインターコネクトランド44とは非貫通ビア47によって電気的に接続される。配線層L3と配線層L4との間は、コア層9を構成するプリプレグによって形成され、その一部の領域にドリル加工によってスルーホール(貫通ビア)42が形成されている。インターコネクトランド43とインターコネクトランド44とは、スルーホール42を介して電気的に接続される。
例えば、半導体チップ2から出力された信号は、差動信号線対41に供給され、差動信号線対41から非貫通ビア47、インターコネクトランド44、スルーホール42、インターコネクトランド43、及び非貫通ビア48を介して差動信号線対40に伝播する。
図17に示されるように、電磁波吸収体としての複数の金属片45が、例えば平面視においてスルーホール42(インターコネクトランド44)と重なるように配線層L2に形成される。これによれば、差動信号線対41とインターコネクトランド44との接続面で発生した散乱電磁波が、複数の金属片45によって吸収されるので、差動信号線対41から差動信号経路40に至る信号経路におけるインピーダンスの不連続を解消することができる。
更に、配線層L5における参照符号39の位置(平面視においてスルーホール42(インターコネクトランド43)と重なる位置)に、電磁波吸収体として複数の金属片を配置しても良い。これによれば、貫通ビア42の下側のインターコネクトランド43と差動信号線対40とのつなぎ目で発生する散乱電磁波を効率良く除去することができるので、信号伝送性能の低下をより緩和することができる。
図18は、スルーホールの周辺に設けられた別の電磁波吸収体を例示する説明図である。同図では、上述の複数の金属片45の代わりに、電磁波吸収体として複数の貫通孔38を有するメッシュ状(網の目状)の金属パターン49を配置した場合が例示される。
具体的には、同図に示される配線基板1の層構造は以下のように構成される。配線基板1は、差動信号線対40が形成される配線層L5、インターコネクトランド43が形成される配線層L4、インターコネクトランド44が形成される配線層L3、差動信号線対41が形成される配線層L2、電磁波吸収体(金属パターン)49が生成される配線層L1、グラウンドプレーン46が形成される配線層L0から構成される。
これによれば、複数の金属片45を配置した場合と同様に、散乱電磁波を金属パターン49によって吸収することができ、差動信号線対41から差動信号経路40に至る信号経路におけるインピーダンスの不連続を解消することができる。
≪実施の形態3≫
図19は、非対称の差動線対の周辺に配置された電磁波吸収体を例示する説明図である。同図の(a)には、第1主面1a側から見た配線基板1における差動線対の非対称部分の模式的な上面図が示され、同図の(b)には、同図のA−A’断面に対応する配線基板1の模式的な断面図が示される。図19では、図示及び説明の便宜上、配線層LW1〜LWnのうち一部の配線層のみが例示されている。
図19において、金属べたパターン50と金属べたパターン54によって上下が挟まれたストリップライン構造を成す差動信号線対52のうち信号配線52_1の上部に金属パターンのない領域(穴:hole)51が存在する。この穴51のために、差動信号線対52は非対称となる。
前述したように、差動対を構成する信号経路を伝播する進行電磁波は、結合モードの電磁場と反結合モードの電磁場の合成によって生成される。結合モードは、差動対を構成する2つの信号線の間(内側)の空間に電磁場が局在し、2つの信号線に発生する電圧が逆位相となるモードである(ディファレンシャルモード:differential mode)。これに対し、反結合モードは、差動対を構成する2つの信号線の周り(外側)の空間に電磁場が広がり(すなわち、電磁放射が発生する)、2つの信号線に発生する電圧が同相となるモードである(コモンモード:common mode)。理想的な差動信号伝送では結合モードのみが励起される。仮に差動信号線路に非対称部分が存在したとすると、信号電磁波が非対称部分に到達したときに反結合モードの電磁場が励起される。例えば、図19において、差動信号線対52を伝播する信号電磁波が穴51の部分に到達すると、反結合モードの電磁場が励起されて、差動信号線対52の双方の信号を重ねあわせてもゼロにならない同相信号成分(コモンモードノイズ)が発生する。反結合モードの電磁場の励起は、電気回路的には、差動対のインピーダンスの非対称やスキュー(skew)として観測される。このことから、反結合モードの電磁場を除去することができれば、差動伝送経路に構造的な非対称部分が存在したとしても、コモンモードノイズが発生せず、スキューやインピーダンスの非対称を消滅させることができることを、本願発明者は見出した。
例えば、図19に示されるように、差動信号線対52における非対称部分(穴51)から所定の距離だけ離れた位置に金属片53_1、53_2を配置する。具体的には、信号配線52_1及び信号配線52_2における非対称部分を挟むように、金属片53_1、53_2を配置する。これは、できるだけ反結合モードの電磁場を吸収し,結合モードの電磁場を吸収しない位置を選ぶためである。前述したように、結合モードと非結合モードでは電磁場の分布が相違するので、信号配線52_1及び信号配線52_2の外側に金属片53_1、53_2を配置することによって、非結合モードの電磁場を適切に除去することができ、コモンモードノイズの発生を抑えることができる。
図20は、非対称の差動線対の周辺に配置された別の電磁波吸収体を例示する説明図である。同図の(a)には、第1主面1a側から見た配線基板1における差動信号線対の非対称部分の模式的な上面図が示され、同図の(b)には、同図のA−A’断面に対応する配線基板1の模式的な断面図が示される。前述の図19では、電磁波吸収体としての複数の金属片53_1、53_2を差動信号線対52と同じ配線層に形成する場合を例示したが、図20では、複数の金属片53_3、53_4を垂直方向に複数個配置する場合が例示される。これによれば、図19と同様に、非結合モードの電磁場を適切に除去することができ、コモンモードノイズの発生を抑えることができる。なお、図19の金属片53_1、53_2と図20の金属片53_3、53_4とでは、差動信号線対52までの水平距離は異なるが、差動信号線対52までの直線距離55、56は等しい。これは、差動信号線対52を中心として放射状に電磁波が伝播することを考慮したものである。
図21は、差動信号線対の非対称部分に電磁波吸収体を配置した場合の差動伝送経路の伝送特性を例示する特性図である。差動伝送経路の伝送特性として、同図の(a)に、信号周波数に対するスキュー(Differential skew)の特性が示され、同図の(b)に、信号周波数に対する差動信号間の信号振幅のずれ幅(Amplitude imbalance)の特性が例示される。
同図において、参照符号400は、図19の構成において金属片53_1〜53_4を配置しなかった場合のスキューの特性を示し、参照符号401は図19のように金属片53_1〜53_2を配置した場合のスキューの特性を示し、参照符号402は図20のように金属片53_3〜53_4を配置した場合のスキューの特性を示す。また、参照符号403は、図19の構成において金属片53_1〜53_4を配置しなかった場合の信号振幅のずれ幅の特性を示し、参照符号404は図19のように金属片53_1〜53_2を配置した場合の信号振幅のずれ幅の特性を示し、参照符号405は図20のように金属片53_3〜53_4を配置した場合の信号振幅のずれ幅の特性を示す。
参照符号401、402に示されるように、差動信号線対の非対称部分を挟むように金属片53_1〜53_4を配置することで、スキューが大幅に改善されていることが理解される。また、参照符号404、405に示されるように、差動信号線対の非対称部分を挟むように金属片53_1〜53_4を配置することで、信号振幅のずれが大幅に改善されていることが理解される。
以上のように、差動信号線対における非対称となる部分の周辺に電磁波吸収体を配置することによって、反結合モードの電磁場を除去することができ、差動信号経路におけるスキューやインピーダンスの非対称の発生を抑えることができる。
≪実施の形態4≫
図22は、非対称の差動線対の周辺に配置された別の電磁波吸収体を例示する説明図である。同図には、第1主面1a側から見た配線基板1における差動線対の非対称部分の模式的な上面図が示される。同図の(a)に示されるように、前述の図19、20のように、差動信号線対61の一方の信号線の上部に金属パターンのない領域(穴:hole)64が存在する。この穴64のために、差動信号線対61は非対称となる。
差動信号線対61が形成される配線層には、差動信号線対61とは異なる別の差動信号線対60が形成される。当該配線層には更に、差動信号線対61と差動信号線対60との間にシールド配線62が形成されている。
一般に、差動信号経路の最大のメリットは、対となる信号が逆相であるために、受けるノイズも出すノイズも相殺される点、すなわち、クロストークが相殺される点にある。しかしながら、差動信号線対において非対称部分が存在すると、上述のように反結合モードの電磁場が発生し、急激にクロストークが大きくなる。例えば、図22の(a)のように、複数の差動信号線対60、61が並列して配線されている場合に、一方の差動信号線対61に非対称な部分が存在すると、近傍に配置された別の差動信号線対60との間に大きなクロストークを発生させてしまう。このクロストークを低減するには差動信号線対60と差動信号線対61との間隔を広げればよいが、そうすると信号密度を低下させてしまうことなり、全体の信号伝送帯域を制限してしまうことになる。そこで、図22の(b)のように、差動信号線対60、61の間に設けられたシールド線63の一部の領域をミシン目状に形成する。具体的には、差動信号線対61の非対称となる部分と差動信号線対60との間の一部の領域において、シールド線63を所定の間隔Xをあけて形成する。当該間隔Xは、前述したλ/20以下の間隔が望ましい。これによれば、差動信号線対61の対称性が改善され、クロストークを大幅に減少させることができる。
図23は、非対称の差動線対の周辺に配置された更に別の電磁波吸収体を例示する説明図である。同図には、第1主面1a側から見た配線基板1における差動線対の非対称部分の模式的な上面図が示される。同図の(a)に示されるように、差動信号線対65の一方の信号配線の一部が湾曲し、信号線の長さが相違する部分が存在する。当該部分のために、差動信号線対65は非対称となる。このような場合でも、図23の(b)のように、差動信号線対60、65の間に設けられたシールド線63の一部の領域をミシン目状に形成することで、図22と同様に、差動信号線60と差動信号線対65との間のクロストークを大幅に減少させることができる。
≪実施の形態5≫
図24は、差動信号経路のインターコネクト部分を例示する説明図である。同図の(a)には、配線基板1における差動信号経路が形成された部分の模式的な斜視図が示され、同図の(b)には、差動信号経路が形成された部分の第1主面1a側から見た模式的な上面図が示される。
図24に示される差動信号経路は、例えば半導体チップ2から出力された差動信号が、配線基板1の上層(例えば配線層L0)に形成された差動信号線対70_1、70_2に供給され、信号用非貫通ビア72_1、72_2、73_1、73_2を通って配線基板1の下層(例えば配線層L2)に形成された差動信号対(71_1、71_2)に伝播される構造とされる。上記のような差動信号経路では、信号用非貫通ビア72_1、72_2、73_1、73_2を介して差動信号を垂直方向に伝播させるために、信号用非貫通ビア72_1、72_2、73_1、73_2から平面視において所定の距離Zだけ離した位置にグラウンドノード(グラウンド配線)に接続されたグラウンドビア74、75_1〜75_3が配置される。これにより、信号の進行方向に電場が形成され、上層の差動信号線対70_1、70_2から下層の差動信号線対71_1、71_2に向かって差動信号を伝播させることができる。なお、信号用非貫通ビア72_1、72_2を総称して信号用非貫通ビア72と、信号用非貫通ビア73_1、73_2を総称して信号用非貫通ビア73と、差動信号線対70_1、70_2を総称して差動信号線対70と、差動信号線対71_1、71_2を総称して差動信号線対71と、グラウンドビア75_1〜75_3を総称してグラウンドビア75と、表記する。
同図に示されるように、グラウンドビア74、75の個数が信号用非貫通ビア72_1、73_1側と信号用非貫通ビア72_2、72_2側とで相違する場合、当該部分が差動信号経路における非対称部分となり、上述のように、差動信号経路においてスキューや信号振幅の不平衡が生ずる。そこで、以下の図25、図26のように、電磁波吸収体を配置する。
図25は、差動信号経路のインターコネクト部分の周辺に配置された電磁波吸収体を例示する説明図である。同図には、差動信号経路の非対称部分の周辺に電磁波吸収体としての複数のビア76、77を配置する構成が例示されている。ビア76は、信号線70_1、71_1側に信号線70_1、71_1沿って直線状に配置され、ビア77は信号線70_2、71_2側に、信号線70_2、71_2沿って直線状に配置される。すなわち、信号用非貫通ビア72、73を挟むようにビア76、77を配置する。ビア76_1〜76_5の夫々の間隔Xは、前述と同様に、λ/20以下である。ビア77_1〜77_5の夫々の間隔も同様である。図示されないが、ビア76、77は垂直方向に縦積みにされた複数の非貫通ビアから構成される。縦積みにされる非貫通ビアの個数に特に制限はないが、例えば、グラウンドビア74、75を構成する非貫通ビアの個数と等しくされる。
図26は、差動信号経路のインターコネクト部分の周辺に配置された別の電磁波吸収体を例示する説明図である。同図には、差動信号経路の非対称部分の周辺に電磁波吸収体としての複数の金属片78を配置する構成が例示されている。同図に示されるように、複数の金属片78は、差動信号経路の非対称部分(信号用非貫通ビア72、73、及びグラウンドビア74、75を囲むようにリング状に配置される。複数の金属片78の間隔Xは、前述と同様に、λ/20以下である。図示されないが、複数の金属片78は複数の配線層に形成される。金属片78を形成する配線層の数は特に制限はないが、例えば、グラウンドビア74、75を構成する非貫通ビアの個数に対応した数だけ形成される。
図27に、図25及び図26の構造の差動伝送経路の伝送特性が例示される。差動伝送経路の伝送特性として、同図の(a)には、信号周波数に対するスキュー(Differential skew)の特性が示され、同図の(b)には、信号周波数に対する差動信号間の信号振幅のずれ幅(Amplitude imbalance)の特性が例示される。
同図において、参照符号500は、図24の構造の場合(電磁波吸収体を配置しなかった場合)のスキューの特性を示し、参照符号501は図25の構造の場合(ビア76、77を配置した場合)のスキューの特性を示し、参照符号502は図26の構造の場合(複数の金属片78を配置した場合)のスキューの特性を示す。また、参照符号503は、図24の構造の場合(電磁波吸収体を配置しなかった場合)の信号振幅のずれ幅の特性を示し、参照符号504は図25の構造の場合(ビア76、77を配置した場合)の信号振幅のずれ幅の特性を示し、参照符号505は図26の構造の場合(複数の金属片78を配置した場合)の信号振幅のずれ幅の特性を示す。
ビア76、77を配置した場合、参照符号501に示されるようにスキューはあまり改善されないが、参照符号504に示されるように信号振幅のずれは大幅に改善される。この場合に、2つの差動信号線の信号線長にわずかな差をつけると、参照符号506のようにスキューを改善させることができる。
一方、複数の金属片78をリング状に配置した場合、参照符号505に示されるように信号振幅のずれ幅はあまり改善されないが、参照符号502に示されるように5GHz未満ではスキューが大幅に改善される。5GHz以上の範囲で信号振幅のずれ幅が改善されない理由は、信号用非貫通ビア72、73と金属片78との間に存在するグラウンドプレーンが電磁場を遮断してしまうからである。すなわち、比較的低い周波数では電磁波が回折して金属片78まで回り込むことができるが、周波数が高くなると電磁波が回折できずに、金属片78まで到達できないからである。したがって、電磁波吸収体としての複数の金属片78を信号用非貫通ビア72、73に更に近づけて配置すれば、より高い周波数までスキューを改善することができる。
以上のように、電磁波吸収体の構造及び配置によって、差動信号経路におけるスキューと信号振幅の平衡性を独立して制御することができる。もちろん、図25のようにビア76、77を配置する構成と、図26のように複数の金属片78を配置する構成とを組み合わせることで、スキューと信号振幅の非平衡性の双方を改善することができる。
≪実施の形態6≫
図28は、半導体チップと配線基板とをボンディングワイヤーで接続する構成の半導体装置を例示する説明図である。同図には、半導体装置600における配線基板81と半導体チップ2とがボンディングワイヤー80で接続される一部分が、拡大して図示されている。同図において、配線パターン84_1、84_2には高周波の信号が供給される。同図に示されるように、配線基板81におけるボンディングワイヤー80が接続される配線パターン84_1、84_2の周辺に、上述した電磁波吸収体としての複数の金属片83_1〜83_3を配置する。夫々の金属片の間隔Xは、上述のようにλ/20以下が望ましい。
これによれば、上記と同様に、配線基板81とボンディングワイヤー80の接続部分で発生するインピーダンス不連続を解消することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、実施の形態1乃至6では、配線基板1上に1つの半導体チップが搭載される場合を例示したが、これに限られない。例えば、SIP(System In Package)のように配線基板1上に複数の半導体チップを搭載した半導体装置において、チップ間配線にインピーダンスの不連続部分や差動対の非対称部分があれば、その周辺に電磁波吸収体を設けることも可能である。これにより、上記と同様の作用及び効果を奏する。
実施の形態1乃至6では、インターポーザ(配線基板1)の配線層に電磁波吸収体を形成する場合を例示したが、実装基板13における配線層に電磁波吸収体を形成することもできる。これにより、上記と同様に、実装基板13におけるインピーダンス不連続や差動対の非対称性を解消することができる。
図5及び図7において、金属片21及び金属パターン26を配線層L2に形成する場合を例示したが、これに限られず、別の配線層に形成してもよい。例えば、配線層L3にインダクタパターン23の代わりに形成しても良い。図17や図18においても同様である。
配線基板1における配線パターンと同じ金属部材によって電磁波吸収体を形成する場合を例示したが、常磁性の金属部材であれば配線パターンとは別の金属部材によって電磁波吸収体を形成してもよい。
図19、図20において、一方の信号配線の上部に金属パターンのない領域(穴:hole)51の周辺に複数の金属片53_1〜53_4を配置する場合を例示したが、差動信号線対52における非対称部分の周辺であれば、同様の効果が得られる。例えば、図23のように双方の配線の形状が異なる部分の周辺に複数の金属片53_1〜53_4を配置することで、コモンモードノイズの発生を抑えることができる。
100 半導体装置
1 配線基板(インターポーザ)
1a 第1主面
1b 第2主面
2 半導体チップ
3 外部端子(外部半田バンプ、ソルダーボール)
4 半田バンプ
5 非貫通ビア
6 スルーホール(貫通ビア)
7 第1電極(パッド)
8 第2電極(ソルダーボールパッド)
12 金属片(金属部材)
13 実装基板
9 コア層
10、11 ビルドアップ層
LW1〜LWn 配線層
X 金属片の間隔、貫通孔の径(メッシュ間隔)
14 散乱電磁波
L1〜L4 配線層
21 金属片
22 非貫通ビア
23 インダクタパターン
24 非貫通ビア
25 非貫通ビア
26 金属パターン
27 貫通孔
28 べたグラウンドパターン
29 金属パターン
P1〜P4 支持部
200_1〜200_3 反射損失(ディファレンシャルモード/上層側から信号入力)
201_1〜201_3 反射損失(コモンモード/上層側から信号入力)
202_1〜202_3 反射損失(ディファレンシャルモード/下層側から信号入力)
203_1〜203_3 反射損失(コモンモード/下層側から信号入力)
204_1〜204_3 挿入損失(ディファレンシャルモード)
205_1〜205_3 挿入損失(コモンモード)
301 挿入損失(インダクタパターン23無し)
302 挿入損失(インダクタパターン23有り)
30 差動信号線対
303_1 差動信号線対30の挿入損失(ディファレンシャルモード)
303_2 差動信号線対30の挿入損失(コモンモード)
304_1 差動信号線対30の反射損失(ディファレンシャルモード)
304_2 差動信号線対30の反射損失(コモンモード)
L1〜L5 配線層
38 貫通孔
39 電磁波吸収体の配置が可能な箇所
40、41 差動信号線対
42 スルーホール
43、44 インターコネクトランド
45 複数の金属片(電磁波吸収体)
46 グラウンドプレーン
47、48 非貫通ビア
49 金属パターン(電磁波吸収体)
50、54 金属べたパターン
51 穴
52 差動信号線対
52_1、52_2 信号配線
53_1〜53_4 複数の金属片
55、56 直線距離
400 スキュー(図19、20の金属片53_1〜53_4無し)
401 スキュー(図19の金属片53_1〜53_2有り)
402 スキュー(図20の金属片53_3〜53_4有り)
403 信号振幅のずれ幅(図19、20の金属片53_1〜53_4無し)
404 信号振幅のずれ幅(図19の金属片53_1〜53_2有り)
405 信号振幅のずれ幅(図20の金属片53_3〜53_4有り)
60、61、65 差動信号線対
62 シールド配線
63 一部がミシン目状のシールド配線
64 穴
70、70_1、70_2 差動信号線対
72、72_1、72_2、73、73_1、73_2 信号用非貫通ビア
74、75、75_1〜75_3 グラウンドビア
Z 距離
76、76_1〜76_5、77、77_1〜77_5 ビア
78 金属片
500 スキュー(図24;電磁波吸収体無し)
501 スキュー(図25;ビア76、77有り)
502 スキュー(図26;複数の金属片78有り)
506 スキュー(図25;ビア76、77有り、且つ差動対の信号線長の調整)
503 信号振幅のずれ幅(図24;電磁波吸収体無し)
504 信号振幅のずれ幅(図25;ビア76、77有り)
505 信号振幅のずれ幅(図26;複数の金属片78有り)
600 半導体装置
81 配線基板81
80 ボンディングワイヤー
83_1〜83_3 複数の金属片
84_1、84_2 配線パターン

Claims (14)

  1. 半導体チップと、複数の外部端子と、前記半導体チップと前記外部端子との間を電気的に接続するための基板と、を有する半導体装置であって、
    前記基板は、
    前記半導体チップと電気的に接続される複数の第1電極が形成された第1主面と、
    前記第1主面に対向し、前記複数の外部端子と電気的に接続される複数の第2電極が形成された第2主面と、
    前記第1主面と前記第2主面との間に設けられ、前記第1電極と対応する前記第2電極とを電気的に接続する複数の信号経路を形成するための複数の配線層と、を有し、
    前記配線層は、前記信号経路を形成する配線の構造が変化する部分の周辺に、当該信号経路に供給される信号の信号帯域に相当する電磁波波長よりも短い間隔で分散して配置された複数の金属部材を有しており、
    前記複数の金属部材は、それぞれ互いに互いから分離され、且つ、前記信号経路に供給される信号の信号帯域に相当する電磁波波長の20分の1以下の間隔で分散して形成される半導体装置。
  2. 前記複数の金属部材は、前記複数の配線層のうち少なくとも1つの配線層に、平面視において前記第2電極と重なりを持って形成される請求項1に記載の半導体装置。
  3. 誘導性のインピーダンスを有する信号線が、前記複数の金属部材が形成される配線層と異なる配線層に形成され、
    前記第2電極は、前記誘導性のインピーダンスを有する信号線を介して前記第1電極に接続される請求項2に記載の半導体装置。
  4. 前記基板は、
    複数の配線層間を貫いて形成される貫通ビアと、
    隣接する配線層間を接続するための第1非貫通ビア及び第2非貫通ビアと、を更に有し、
    前記複数の配線層は、
    第1信号線が形成される第1配線層と、
    断面視において前記第1配線層の上側に設けられ、第1インターコネクトランドが形成される第2配線層と、
    断面視において第2配線層の上側に設けられ、第2インターコネクトランドが形成される第3配線層と、
    断面視において前記第3配線層の上側に設けられ、第2配線が形成される第4配線層と、を含み、
    前記第1インターコネクトランドと前記第2インターコネクトランドとは前記貫通ビアを介して接続され、
    前記第1インターコネクトランドと前記第1配線とは前記第1非貫通ビアを介して接続され、
    前記第2インターコネクトランドと前記第2配線とは前記第2非貫通ビアを介して接続され、
    前記複数の金属部材は、平面視において前記貫通ビアと重なりを持って前記第4配線層に形成されており、
    前記複数の金属部材のそれぞれは、互いに電気的に接続されていない請求項1に記載の半導体装置。
  5. 前記複数の金属部材は、平面視において前記貫通ビアと重なりを持って前記第1配線層に形成される請求項4に記載の半導体装置。
  6. 前記複数の信号経路は、差動対を構成する2つの信号経路を含み、
    前記複数の金属部材は、前記2つの信号経路において非対称となる部分の周辺に形成される請求項1に記載の半導体装置。
  7. 前記複数の配線層は、第3信号線と、前記第3信号線と差動対を構成するための第4信号線とが形成される配線層を含み、
    前記複数の金属部材は、前記第3信号線及び前記第4信号線が形成される配線層において、前記第3信号線と前記第4信号線とが非対称となる部分を挟むように配置される請求項6に記載の半導体装置。
  8. 前記第3信号線と前記第4信号線とが非対称となる部分は、前記第3信号線の配線パターンの形状と前記第4信号線の配線パターンの形状とが相違する部分である請求項7に記載の半導体装置。
  9. 前記第3信号線と前記第4信号線とが非対称となる部分は、前記第3信号線の上側又は下側の配線層の構造と、前記第4信号線の上側又は下側の配線層の構造とが相違する部分である請求項7に記載の半導体装置。
  10. 前記複数の配線層は、2つの信号線から構成される第1差動信号線対と、前記第1差動信号線対と異なる2つの信号線から構成される第2差動信号線対と、前記第1差動信号線対と前記第2差動信号線対との間に並列に配置されたシールドパターンと、が形成される配線層を含み、
    前記シールドパターンは、前記第1差動信号線対において非対称となる部分と前記第2差動信号線対との間の一部の配線パターンがミシン目状にされる請求項6に記載の半導体装置。
  11. 前記基板は、
    異なる配線層に形成された信号線を電気的に接続するための第1信号ビア及び第2信号ビアと、
    異なる配線層に形成されたグラウンド配線に接続され、前記第1信号ビア及び前記第2信号ビアに対応して設けられる第1グラウンドビア及び第2グラウンドビアと、を更に有し、
    前記複数の配線層は、
    第3信号線、及び前記第3信号線と差動対を構成するための第4信号線が形成される第5配線層と、
    第5信号線、及び前記第5信号線と差動対を構成するための第6信号線が形成される第6配線層と、を含み、
    前記第3信号線と前記第5信号線とは前記第1信号ビアによって電気的に接続され、
    前記第4信号線と前記第6信号線とは前記第2信号ビアによって電気的に接続され、
    前記第1グラウンドビアは、前記第1ビアから所定の間隔を置いて配置され、
    前記第2グラウンドビアは、前記第2ビアから前記所定の間隔をおいて配置され、
    前記第1グラウンドビアと前記第2グラウンドビアの個数は相違し、
    前記複数の金属部材は、前記第1信号ビア、前記第2信号ビア、前記第1グラウンドビア、及び前記第2グラウンドビアを含む領域の周辺に配置されている請求項1に記載の半導体装置。
  12. 前記複数の金属部材は、平面視において前記領域の外側にリング状に配置される請求項11に記載の半導体装置。
  13. 前記複数の金属部材は、平面視において前記領域の外側に直線的に配置され、
    前記金属部材は、異なる配線層間を接続するためのビアを含んで構成される請求項11に記載の半導体装置。
  14. 前記金属部材は、平面視において円形状とされる請求項1に記載の半導体装置。
JP2012228830A 2012-10-16 2012-10-16 半導体装置 Active JP6122606B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012228830A JP6122606B2 (ja) 2012-10-16 2012-10-16 半導体装置
US14/050,258 US9560762B2 (en) 2012-10-16 2013-10-09 Semiconductor device and circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012228830A JP6122606B2 (ja) 2012-10-16 2012-10-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2014082298A JP2014082298A (ja) 2014-05-08
JP6122606B2 true JP6122606B2 (ja) 2017-04-26

Family

ID=50475138

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012228830A Active JP6122606B2 (ja) 2012-10-16 2012-10-16 半導体装置

Country Status (2)

Country Link
US (1) US9560762B2 (ja)
JP (1) JP6122606B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
US9525441B2 (en) * 2014-12-11 2016-12-20 Intel Corporation Common mode noise introduction to reduce radio frequency interference
KR101795480B1 (ko) * 2015-04-06 2017-11-10 코닝정밀소재 주식회사 집적회로 패키지용 기판
CN105407627B (zh) * 2015-12-04 2018-04-20 广州兴森快捷电路科技有限公司 高速印刷电路板及其差分布线方法
US10973116B2 (en) * 2016-09-30 2021-04-06 Intel Corporation 3D high-inductive ground plane for crosstalk reduction
CN108289369B (zh) 2017-01-09 2020-12-25 莱尔德技术股份有限公司 具有介电间隔件的吸收器组件以及相应的组装方法
US10091873B1 (en) * 2017-06-22 2018-10-02 Innovium, Inc. Printed circuit board and integrated circuit package
US10757801B2 (en) 2018-09-10 2020-08-25 Hewlett Packard Enterprise Development Lp Solder mask void regions for printed circuit boards
JP7163205B2 (ja) 2019-01-18 2022-10-31 ルネサスエレクトロニクス株式会社 半導体装置
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
JP7326192B2 (ja) * 2020-03-17 2023-08-15 キオクシア株式会社 配線基板及び半導体装置
US20220069489A1 (en) * 2020-08-28 2022-03-03 Unimicron Technology Corp. Circuit board structure and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5675299A (en) * 1996-03-25 1997-10-07 Ast Research, Inc. Bidirectional non-solid impedance controlled reference plane requiring no conductor to grid alignment
JP3837699B2 (ja) * 2001-09-05 2006-10-25 富士通株式会社 高周波パッケージモジュール
JP3861669B2 (ja) 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP2004253947A (ja) 2003-02-19 2004-09-09 Nippon Telegr & Teleph Corp <Ntt> インピーダンス変換回路
JP4559163B2 (ja) * 2004-08-31 2010-10-06 ルネサスエレクトロニクス株式会社 半導体装置用パッケージ基板およびその製造方法と半導体装置
JP2009212400A (ja) * 2008-03-05 2009-09-17 Ngk Spark Plug Co Ltd 高周波パッケージ

Also Published As

Publication number Publication date
JP2014082298A (ja) 2014-05-08
US20140104802A1 (en) 2014-04-17
US9560762B2 (en) 2017-01-31

Similar Documents

Publication Publication Date Title
JP6122606B2 (ja) 半導体装置
JP6088893B2 (ja) 半導体装置及び配線基板
US7091424B2 (en) Coaxial via structure for optimizing signal transmission in multiple layer electronic device carriers
CN108140616B (zh) 半导体器件
US7514789B1 (en) Ball grid array package-to-board interconnect co-design apparatus
JP6114577B2 (ja) 半導体装置
US7436056B2 (en) Electronic component package
JP6324738B2 (ja) 半導体装置
JPWO2015162768A1 (ja) 半導体装置およびその製造方法
JP2008010859A (ja) 半導体装置
JP2012156291A (ja) 半導体装置および半導体装置実装体
KR101702717B1 (ko) 밀리미터파 회로 보드를 위한 시스템 및 방법
JP2019205122A (ja) 半導体装置
JPWO2011118544A1 (ja) 無線モジュール及びその製造方法
JP2019114601A (ja) 半導体装置
JP2020004821A (ja) 半導体装置
JP2005056961A (ja) インターポーザ
JP4927993B2 (ja) 複合配線基板
JP5460616B2 (ja) 半導体パッケージ
JP6465451B1 (ja) 電子回路
JP2011172173A (ja) ミリ波回路モジュール及びそれを用いたミリ波送受信機
JP5739363B2 (ja) 配線基板
JP7424492B2 (ja) 配線構造
JP2023034619A (ja) 半導体装置
JP2005064220A (ja) 配線基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150820

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160617

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160720

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170206

TRDD Decision of grant or rejection written
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170323

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170328

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170403

R150 Certificate of patent or registration of utility model

Ref document number: 6122606

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150