JP2019205122A - 半導体装置 - Google Patents

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修一 仮屋崎
Shuichi Kariyazaki
修一 仮屋崎
和之 中川
Kazuyuki Nakagawa
和之 中川
土屋　恵太
Keita Tsuchiya
恵太 土屋
洋介 桂
Yosuke Katsura
洋介 桂
晋二 片山
Shinji Katayama
晋二 片山
中條　徳男
Tokuo Nakajo
徳男 中條
正義 柳生
Masayoshi Yagyu
正義 柳生
植松　裕
Yutaka Uematsu
裕 植松
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Renesas Electronics Corp
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Renesas Electronics Corp
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Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＰＫＧ１は、配線基板を介して電気的に接続される、半導体チップＣＨＰ１と、チップ部品ＣＨＰ３と、を有する。半導体チップＣＨＰ１は、入出力回路ＩＯＰ１と、入出力回路ＩＯＰ１に電気的に接続され、信号ＳＧ１を伝送する電極（電極パッド）Ｔｘと、を有する。チップ部品ＣＨＰ３は、複数種類の受動素子を含み、信号ＳＧ１の信号波形を補正するイコライザ回路ＥＱＣと、イコライザ回路ＥＱＣに電気的に接続される電極（電極パッド）４ＰＤ１と、を有する。半導体チップＣＨＰ１の信号電極Ｔｘからチップ部品ＣＨＰ３の電極４ＰＤ１に至る経路距離ＬＰ１は、信号ＳＧ１の波長に対して１／１６以上、かつ、３．５／１６以下である。【選択図】図１０

Description

本発明は、半導体装置に関し、例えば、高速で信号を伝送する半導体チップを備える半導体装置に適用して有効な技術に関する。
特許文献１（特開２００６―２５４３０３号公報）には、半導体チップが搭載される配線基板上にインダクタ部品および抵抗部品が搭載された半導体装置が記載されている。
特許文献２（特開２００６―２７０９３５号公報）には、配線基板の配線パターンを利用して、高インピーダンスの素子が形成された半導体装置が記載されている。
特開２００６―２５４３０３号公報 特開２００６―２７０９３５号公報
本願発明者は、半導体装置の性能を向上させる技術開発を行っている。この一環として、配線基板上に搭載された半導体チップに入力される信号、あるいは半導体チップから出力される信号を高速で伝送する技術開発に取り組んでいる。例えば、信号伝送経路や信号波形を補正する回路を高密度で実装する技術について検討を行い、改善の余地があることが判った。
例えば、信号伝送経路のデータレートを上げる場合、信号波形の波形品質に対する要求レベルが高い。このため、信号伝送経路に信号波形を補正する回路を接続する必要がある。しかし、信号伝送経路に信号波形を補正する回路が接続される場合、補正回路の配置スペースを確保する必要があり、複数の信号伝送経路の実装密度を低下させる原因になる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、配線基板を介して電気的に接続される、第１半導体チップと、第１チップ部品と、を有する。上記第１半導体チップは、第１回路と、上記第１回路に電気的に接続され、第１信号を伝送する第１電極パッドと、を有する。上記第１チップ部品は、複数種類の受動素子を含み、上記第１信号の信号波形を補正する第２回路と、上記第２回路に電気的に接続される第２電極パッドと、を有する。上記第１半導体チップの上記第１電極パッドから上記第１チップ部品の上記第２電極パッドに至る経路距離は、上記第１信号の波長に対して１／１６以上、かつ、３．５／１６以下である。
上記一実施の形態によれば、半導体装置の性能を向上させることができる。
電子装置の構成例を示す説明図である。 図１に示す電子装置が備える回路の構成例を示す説明図である。 図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。 図３に示す半導体装置の下面図である。 図３のＡ−Ａ線に沿った断面図である。 図５に示す半導体チップの電極配置面の平面図である。 図５に示すチップ部品の電極配置面の平面図である。 信号波形の立ち上がりを急峻にする回路の一例を示す回路図である。 図８に示す回路に信号電流を流した時に、反射波の影響により信号波形の立ち上がりが急峻になった状態を模式的に示す説明図である。 半導体チップの電極パッドやチップ部品の電極パッドにおける信号の反射を利用して、信号のゲインを増幅させる回路のイメージを示す説明図である。 図１０に示す増幅回路によりアイパターンの一部の幅が大きくなったイメージを示す説明図である。 図３に示す配線基板の最上層の絶縁膜を取り除いた状態を示す平面図である。 図１２のＡ部の拡大平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図１３に示す配線基板の第２配線層の拡大平面図である。 図１４に対する変形例である半導体装置の拡大断面図である。 図３のＢ部の拡大平面図である。 図１２に示す配線基板の第２層目の配線層の平面図である。 図１２に示す配線基板の第３層目の配線層の平面図である。 図１２に示す配線基板の第４層目の配線層の平面図である。 図１２に示す配線基板の第５層目の配線層の平面図である。 図５に示す半導体装置の製造フローの一例を示す説明図である。 図５に示す半導体チップ搭載工程およびチップ部品搭載工程を説明する拡大断面図である。 図５に示すリフロー工程を説明する拡大断面図である。 図５に対する変形例である半導体装置の断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。また、以下の説明において、ある値と他の値とが「同じ」、あるいは「同一」と記載する場合があるが、「同じ」または「同一」の意味は、厳密に全く同じである場合の他、実質的に同等と見做せる範囲内において誤差がある場合も含む。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
＜電子装置＞
まず、図１および図２を用いて、マザーボード上に複数の半導体装置（半導体パッケージ）が搭載され、複数の半導体装置の間で、電気信号を伝送する電子装置の構成例について説明する。図１は、本実施の形態の半導体装置を含む電子装置の構成例を示す説明図である。また、図２は、図１に示す電子装置が備える回路の構成例を示す説明図である。なお、図１では、半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とが電気的に接続されていることを明示的に示すため、図２に示す信号伝送経路ＳＧＰを太線により模式的に示す。
図１に示す電子装置（電子機器）ＥＤＶ１は、配線基板（マザーボード、実装基板）ＭＢ１と、配線基板ＭＢ１に搭載される半導体装置ＰＫＧ１および半導体装置ＰＫＧ２と、を有する。半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、配線基板ＭＢ１に形成された信号伝送経路ＳＧＰを介して、互いに電気的に接続される。信号伝送経路ＳＧＰを介して伝送される信号には、半導体装置ＰＫＧ１から出力される信号ＳＧＴと、半導体装置ＰＫＧ１に入力される信号ＳＧＲとが含まれる。また、信号伝送経路ＳＧＰには、信号ＳＧＴが伝送される信号伝送経路ＳＧＰＴと、信号ＳＧＲが伝送される信号伝送経路ＳＧＰＲと、が含まれる。
図１に示す例では、信号ＳＧＴは、半導体装置ＰＫＧ１から出力され、かつ、半導体装置ＰＫＧ２に入力される。また、信号ＳＧＲは、半導体装置ＰＫＧ２から出力され、かつ、半導体装置ＰＫＧ１に入力される。ただし、信号ＳＧＴの出力先や信号ＳＧＲの出力元は、図１に示す例には限定されず、種々の変形例がある。図１に示す半導体装置ＰＫＧ１と半導体装置ＰＫＧ２とは、同様の構造なので、以下では代表的に半導体装置ＰＫＧ１について説明する。
図２に示すように、電子装置ＥＤＶ１は、複数の信号伝送経路ＳＧＰを有する。図２に示す例では、半導体装置ＰＫＧ１に接続される複数の信号伝送経路ＳＧＰは、例えば、１０Ｇｂｐｓ（Gigabit per second）〜６０Ｇｂｐｓのデータレートで信号が伝送される高速伝送経路である。なお、図１および図２では図示を省略したが、信号伝送経路ＳＧＰには、１０Ｇｂｐｓ以上のデータレートで信号が伝送される高速伝送経路の他、例えば、３Ｇｂｐｓ以下のデータレートで信号が伝送される低速伝送経路を含んでいる場合もある。
図２に示す例では、信号伝送経路ＳＧＰは、差動信号が伝送される、一対の差動信号伝送経路ＤＳｐ、ＤＳｎにより構成される。なお、本実施の形態では、信号伝送経路ＳＧＰの一例として、一対の差動信号伝送経路ＤＳｐ、ＤＳｎを介して、差動信号を伝送する実施態様を取り上げて説明するが、高速信号の種類は、差動信号の他、種々の変形例が適用できる。例えば、一つの信号伝送経路ＳＧＰを用いる、所謂、シングルエンド構造の場合であっても、周波数を高くすることにより、高速伝送を行うことができる。また、信号伝送経路ＳＧＰに低速伝送経路が含まれる場合、この低速伝送経路は、シングルエンド構造で構成される。
図２に示すように、半導体装置ＰＫＧ１が有する半導体チップＣＨＰ１は、複数の電極（電極パッド）を備えている。半導体チップＣＨＰ１が有する複数の電極は、出力信号（送信信号）である信号ＳＧＴ（図１参照）が伝送される信号電極（電極パッド）Ｔｘ（詳しくは、一対の差動信号が出力される信号電極Ｔｘｐと信号電極Ｔｘｎ）を含む。また、半導体チップＣＨＰ１が有する複数の電極は、入力信号（受信信号）である信号ＳＧＲ（図１参照）が伝送される信号電極（電極パッド）Ｒｘ（詳しくは、一対の差動信号が入力される信号電極Ｒｘｐと信号電極Ｒｘｎ）を含む。
また、半導体チップＣＨＰ１が有する複数の電極は、電源電位ＶＤＤが供給される電源電位電極Ｖｄと、基準電位ＶＳＳが供給される基準電位電極Ｖｓと、を含む。半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、電源電位電極Ｖｄを介して電源電位ＶＤＤが供給される。また、半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１が備える回路）には、基準電位電極Ｖｓを介して基準電位ＶＳＳが供給される。半導体チップＣＨＰ１が備える複数の回路のうちの少なくとも一部は、電源電位ＶＤＤと基準電位ＶＳＳとの電位差により生成される駆動電圧により駆動される。基準電位ＶＳＳは例えば接地電位であって、電源電位ＶＤＤは基準電位ＶＳＳより高い。
図２に示す信号電極Ｔｘと信号電極Ｒｘとを電気的に接続することで形成される信号伝送経路ＳＧＰでは、上記したように、１０Ｇｂｐｓ〜６０Ｇｂｐｓ程度の伝送速度で電気信号が伝送される。信号伝送経路ＳＧＰでは、伝送ロスの低減やクロストークノイズの低減などに対する要求レベルが高い。特に、５０Ｇｂｐｓを超えるような伝送速度に対応するためには、例えば、電気信号の符号化の方式などに起因して、伝送ロスの低減や信号波形の品質（波形品質）などに対する要求レベルが非常に高くなる。
例えば、電気信号を伝送する際に利用される伝送符号の方式として、ＮＲＺ（non return to zero）と呼ばれる方式がある。ＮＲＺ方式では、信号パルスの２つの状態（例えば、正の電圧レベルとゼロボルトの電圧レベル）で１ビットを表す。ＮＲＺ方式の場合、パルス信号の周波数を高くすることにより、信号伝送の高速化を図る。パルス信号の高周波化に伴って、伝送ロスの低減やクロストークノイズの低減などに対する要求レベルが高くなる。
また、信号のデータレート（データ転送速度）を上げる方法として、パルス振幅変調（ＰＡＭ：pulse amplitude modulation）と呼ばれる変調方式がある。ＰＡＭでは、信号波形の振幅を、シンボルごとに複数種類に分類する。例えば、ＰＡＭ４では、信号波形を４種類（以下、４値と記載する）の振幅レベルに分類する。ＰＡＭ４の場合、１周期で４ビットを表すことができるので、信号伝送速度が同じと仮定しても、データレートを上げることが可能である。また、１／２周波数をナイキスト周波数とした場合、例えば、ＮＲＺ方式を利用してデータレート５６Ｇｂｐｓで信号伝送する場合には、２８ＧＨｚであるが、ＰＡＭ４を利用してデータレート５６Ｇｂｐｓで信号伝送する場合には、１４ＧＨｚである。このため、同じデータレートであれば、ＰＡＭ４を利用することにより、伝送ロスを低減することができる。
しかし、ＰＡＭ４の場合、４値に対応したアイパターンの開口（アイ開口）を明確にする必要がある。また、４値に対応したアイ開口は、２値に対応したアイ開口より振幅が小さくなるため、波形品質の向上がさらに重要になる。このため、クロストークノイズの低減やジッタなどに対する要求レベルは、ＮＲＺ方式の場合よりさらに厳しくなる。例えば、ＰＡＭ４を利用してデータレート５６Ｇｂｐｓで信号伝送を行う場合、ＮＲＺ方式を利用してデータレート１２．５Ｇｂｐｓで信号伝送を行う場合と比較して、信号伝送経路ＳＧＰに対するクロストークは、１／１０以下にする必要がある。また、上記の通り、ＰＡＭ４の場合、ＮＲＺ方式と比較すると、伝送ロスを低減できるが、例えば、データレート１２．５Ｇｂｐｓで信号伝送を行う場合と比較すれば、伝送ロスの低減が必要になる。また、クロストーク削減のため、互いに隣り合う信号伝送経路ＳＧＰの間に、接地電位が供給される導体パターンを配置する方法がある。ただし、ＰＡＭ４を利用して５６Ｇｂｐｓで信号伝送を行う場合、ＮＲＺ方式を利用して１２．５Ｇｂｐｓで信号伝送を行う場合と比較して、信号伝送経路ＳＧＰを構成する電極などの導体パターンの面積は、１．５倍程度大きくする必要がある。
信号の波形品質を向上させる方法として、信号伝送経路ＳＧＰに信号を補正する回路を接続する方法がある。本実施の形態の場合、図２に示すように、半導体装置ＰＫＧ１は、信号伝送経路ＳＧＰＴにイコライザ回路ＥＱＣを有するチップ部品ＣＨＰ３が接続されている。イコライザ回路ＥＱＣは、信号の反射波を利用して、信号波形の立ち上がりを急峻にする回路である。また、信号を補正する回路として、特定の周波数のゲインを大きくすることにより、アイ開口の振幅を大きくする回路がある。ただし、イコライザ回路ＥＱＣ内にゲインを調整する回路を含めようとすると、トランジスタなどの能動素子と、能動素子を駆動するための電源をイコライザ回路ＥＱＣに供給する必要が生じる。このため、イコライザ回路ＥＱＣの構造が複雑化し、イコライザ回路ＥＱＣの専有面積が増大する。本願発明者は、イコライザ回路ＥＱＣにはゲインを調整する機能を含めず、信号の反射を利用することにより、特定の周波数のゲインを大きくする方法を見出した。これにより、イコライザ回路ＥＱＣの面積の増大を抑制できる。また、これにより、ゲインを調整する回路に要する電力を低減できる。イコライザ回路ＥＱＣの詳細、および、ゲインを大きくする方法の詳細については後述する。
＜半導体装置＞
図１に示す半導体装置ＰＫＧ１を例として、半導体装置ＰＫＧ１内における信号伝送経路の構造例について説明する。図３は、図１に示す二個の半導体装置のうちの一方の半導体装置の上面図である。図４は、図３に示す半導体装置の下面図である。図５は、図３のＡ−Ａ線に沿った断面図である。図６は、図５に示す半導体チップの電極配置面の平面図である。図７は、図５に示すチップ部品の電極配置面の平面図である。なお、図７には、チップ部品ＣＨＰ３が備えるイコライザ回路ＥＱＣの一例を示している。図６および図７では、各伝送経路に供給される信号や電位の種類を識別するため、複数の電極のそれぞれにハッチングや模様を付している。出力信号（送信信号）の伝送経路および入力信号（受信信号）の伝送経路には、互いに異なるハッチングを付している。また、図６では、基準電位ＶＳＳ（図２参照）の伝送経路には、ドットパターンを付している。図６では、電源電位ＶＤＤ（図２参照）の伝送経路には、基準電位ＶＳＳの伝送経路よりも濃いドットパターンを付している。
なお、本実施の形態では、端子の数やコンデンサの数が少ない実施態様を例示的に取り上げて説明している。ただし、端子の数やコンデンサの数は、本実施の形態に示す例の数には限定されず、種々の変形例が適用可能である。
本実施の形態の半導体装置ＰＫＧ１は、配線基板ＳＵＢ１、配線基板ＳＵＢ１に搭載された半導体チップＣＨＰ１（図３参照）、および配線基板ＳＵＢ１に搭載されたチップ部品ＣＨＰ３を有する。
図５に示すように、配線基板ＳＵＢ１は、半導体チップＣＨＰ１およびチップ部品ＣＨＰ３が搭載される上面（面、主面、チップ搭載面、第１主面）２ｔ、上面２ｔとは反対側の下面（面、主面、実装面、第２主面）２ｂを有する。また、配線基板ＳＵＢ１は、上面２ｔおよび下面２ｂのそれぞれは、平面視において複数の辺２ｓ（図３および図４参照）を有する。本実施の形態の場合、配線基板ＳＵＢ１の上面２ｔ（図３参照）および下面２ｂ（図４参照）はそれぞれ四角形である。
配線基板ＳＵＢ１は、上面２ｔ上に搭載された半導体チップＣＨＰ１と、マザーボード（実装基板）である配線基板ＭＢ１（図１参照）と、を互いに電気的に接続するインタポーザ（中継基板）である。配線基板ＳＵＢ１は、チップ搭載面である上面２ｔ側の端子と実装面である下面２ｂ側の端子とを電気的に接続する複数の配線層（図５に示す例では１０層）ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６、ＷＬ７、ＷＬ８、ＷＬ９、ＷＬ１０を有する。各配線層は、電気信号や電力を供給する経路である配線などの導体パターンを有する。また各配線層の間には、絶縁層２ｅが配置されている。各配線層は、絶縁層２ｅを貫通する層間導電路であるビア２ｖ、あるいはスルーホール配線２ＴＨＷを介して電気的に接続されている。
また、複数の配線層のうち、最も上面２ｔ側に配置される配線層ＷＬ１の大部分は、ソルダレジスト膜である絶縁層ＳＲ１に覆われる。また、複数の配線層のうち、最も下面２ｂ側に配置される配線層ＷＬ１０の大部分は、ソルダレジスト膜である絶縁層ＳＲ２に覆われる。
また、配線基板ＳＵＢ１は、例えば、ガラス繊維に樹脂を含浸させたプリプレグからなる絶縁層（コア材、コア絶縁層）２ＣＲの上面２Ｃｔおよび下面２Ｃｂに、それぞれ複数の配線層をビルドアップ工法により積層することで、形成されている。また、絶縁層２ＣＲの上面２Ｃｔ側にある配線層ＷＬ５と下面２Ｃｂ側にある配線層ＷＬ６とは、上面２Ｃｔと下面２Ｃｂのうちの一方から他方までを貫通するように設けられた複数の貫通孔（スルーホール）に埋め込まれた、複数のスルーホール配線２ＴＨＷを介して電気的に接続されている。
配線基板ＳＵＢ１の上面２ｔには、半導体チップＣＨＰ１と電気的に接続される複数の端子（パッド、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）２ＰＤが形成されている。配線基板ＳＵＢ１の上面２ｔには、チップ部品ＣＨＰ３と電気的に接続される複数の端子（パッド、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）５ＰＤが形成されている。また、配線基板ＳＵＢ１の下面２ｂには、半導体装置ＰＫＧ１の外部入出力端子である複数のランド２ＬＤが形成されている。複数の端子２ＰＤ、５ＰＤのそれぞれは、配線基板ＳＵＢ１に形成された配線２ｄ、ビア２ｖ、およびスルーホール配線２ＴＨＷを介して、ランド２ＬＤに電気的に接続されている。
なお、図５に示す例では、配線基板ＳＵＢ１はコア材である絶縁層２ＣＲの上面２Ｃｔ側、および下面２Ｃｂ側にそれぞれ複数の配線層を積層した配線基板を示している。しかし、図５に対する変形例としては、プリプレグ材などの硬い材料からなる絶縁層２ＣＲを有さず、絶縁層２ｅと配線２ｄなどの導体パターンを順に積層して形成する、所謂、コアレス基板を用いても良い。コアレス基板を用いた場合、スルーホール配線２ＴＨＷは形成せず、各配線層は、ビア２ｖを介して電気的に接続される。また、図５では、１０層の配線層を有する配線基板ＳＵＢ１を例示的に示しているが、変形例としては、例えば、１１層以上、あるいは９層以下の配線層を有する配線基板を用いても良い。
また、図５に示す例では、複数のランド２ＬＤのそれぞれには、半田ボール（半田材、外部端子、電極、外部電極）ＳＢが接続されている。半田ボールＳＢは、半導体装置ＰＫＧ１を図１に示す配線基板ＭＢ１に実装する際に、配線基板ＭＢ１側の複数の端子（図示は省略）と複数のランド２ＬＤを電気的に接続する、導電性部材である。半田ボールＳＢは、例えば、鉛（Ｐｂ）入りのＳｎ−Ｐｂ半田材、あるいは、Ｐｂを実質的に含まない、所謂、鉛フリー半田からなる半田材である。鉛フリー半田の例としては、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）、錫−銅（Ｓｎ−Ｃｕ）などが挙げられる。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances）指令の基準として定められている。
また、図４に示すように複数の半田ボールＳＢは、行列状（アレイ状、マトリクス状）に配置されている。また、図４では図示を省略するが、複数の半田ボールＳＢが接合される複数のランド２ＬＤ（図５参照）も行列状（マトリクス状）に配置されている。このように、配線基板ＳＵＢ１の実装面側に、複数の外部端子（半田ボールＳＢ、ランド２ＬＤ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。エリアアレイ型の半導体装置は、配線基板ＳＵＢ１の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載される半導体チップＣＨＰ１を有する。図５に示すように、半導体チップＣＨＰ１のそれぞれは、表面（主面、上面）３ｔ、表面３ｔとは反対側の裏面（主面、下面）３ｂを備える。また、図６に示すように、半導体チップＣＨＰ１の表面３ｔは、平面視において複数の辺３ｓを備える。半導体チップＣＨＰ１は、図３に示すように平面視において配線基板ＳＵＢ１よりも平面積が小さい四角形の外形形状を成す。図３に示す例では、半導体チップＣＨＰ１が配線基板ＳＵＢ１の上面２ｔの中央部に搭載され、かつ、半導体チップＣＨＰ１の四つの辺３ｓのそれぞれが、配線基板ＳＵＢ１の四つの辺２ｓのそれぞれに沿って延びている。
また、図６に示すように、半導体チップＣＨＰ１の表面３ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）３ＰＤが形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の表面３ｔにおいて半導体チップＣＨＰ１の表面３ｔの大部分を覆う絶縁膜（パッシベーション膜、保護絶縁膜）３ＰＦから露出している。複数の電極３ＰＤは、表面３ｔにおいて表面３ｔの外縁に最も近い最外周から表面３ｔの中心に向かって複数列で配列される。本実施の形態では、半導体チップＣＨＰ１の表面３ｔには、複数の電極３ＰＤが行列状（マトリクス状、アレイ状）に配置されている。半導体チップＣＨＰ１の複数の電極３ＰＤを行列状に配置することで、半導体チップＣＨＰ１の表面３ｔを電極の配置スペースとして有効活用することができるので、半導体チップＣＨＰ１の電極数が増大しても平面積の増大を抑制することが出来る点で好ましい。ただし、図示は省略するが、本実施の形態に対する変形例としては、複数の電極３ＰＤが表面３ｔの周縁部に配置され、中央部には配置されないタイプの半導体チップに適用することもできる。
また、図５に示す例では、半導体チップＣＨＰ１は、表面３ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。このような搭載方式は、フェイスダウン実装方式、あるいはフリップチップ接続方式と呼ばれる。
また、図示は省略するが、半導体チップＣＨＰ１の主面（詳しくは、半導体チップＣＨＰ１の基材である半導体基板の素子形成面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。複数の電極３ＰＤは、半導体チップＣＨＰ１の内部（詳しくは、表面３ｔと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この複数の半導体素子と、それぞれ電気的に接続されている。
半導体チップＣＨＰ１（詳しくは、半導体チップＣＨＰ１の基材）は、例えばシリコン（Ｓｉ）から成る。また、表面３ｔには、半導体チップＣＨＰ１の基材および配線を覆う絶縁膜３ＰＦ（図６参照）が形成されており、複数の電極３ＰＤのそれぞれの一部は、この絶縁膜３ＰＦに形成された開口部において、絶縁膜から露出している。また、複数の電極３ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、図５に示すように、複数の電極３ＰＤにはそれぞれ突起電極３ＢＰが接続され、半導体チップＣＨＰ１の複数の電極３ＰＤと、配線基板ＳＵＢ１の複数の端子２ＰＤとは、複数の突起電極３ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）３ＢＰは、半導体チップＣＨＰ１の表面３ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極３ＢＰは、本実施の形態では、電極３ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極３ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。半導体チップＣＨＰ１を配線基板ＳＵＢ１に搭載する際には、複数の電極３ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極３ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極３ＢＰとして用いても良い。
また、半導体装置ＰＫＧ１は、配線基板ＳＵＢ１上に搭載されるチップ部品ＣＨＰ３を有する。図７に示すように、チップ部品ＣＨＰ３のそれぞれは、表面（主面、上面）４ｔ、表面４ｔとは反対側の裏面（主面、下面）４ｂ（図３参照）を備える。またチップ部品ＣＨＰ３の表面４ｔは、平面視において複数の辺４ｓを備える。チップ部品ＣＨＰ３は、図３に示すように平面視において半導体チップＣＨＰ１よりも平面積が小さい四角形の外形形状を成す。
また、チップ部品ＣＨＰ３の表面４ｔ側には、複数の電極（パッド、電極パッド、ボンディングパッド）４ＰＤが形成されている。図７に示す例では、チップ部品ＣＨＰ３は４個の電極４ＰＤを有する。複数の電極４ＰＤは、チップ部品ＣＨＰ３の表面４ｔにおいてチップ部品ＣＨＰ３の表面４ｔの大部分を覆う絶縁膜（パッシベーション膜、保護絶縁膜）４ＰＦから露出している。
また、後述する図１４に示すように、本実施の形態の場合、チップ部品ＣＨＰ３は、表面４ｔが配線基板ＳＵＢ１の上面２ｔと対向した状態で、配線基板ＳＵＢ１上に搭載されている。言い換えれば、チップ部品ＣＨＰ３は、フェイスダウン実装方式、あるいはフリップチップ接続方式で配線基板ＳＵＢ１上に搭載されている。
図７に示すチップ部品ＣＨＰ３は、例えばシリコン（Ｓｉ）から成る基材を有する半導体チップである。ただし、チップ部品ＣＨＰ３は、トランジスタやダイオードなどの能動素子を有さず、抵抗素子ＰＥＲやインダクタ素子ＰＥＬなどの受動素子ＰＥのみを有している点で、図６に示す半導体チップＣＨＰ１と相違する。インダクタ素子ＰＥＬは、半導体基板上の配線層に導体パターンを設けることにより形成される。また、抵抗素子ＰＥＲは、半導体層を利用することにより小型化できる。チップ部品ＣＨＰ３の複数の受動素子ＰＥのそれぞれは、チップ部品ＣＨＰ３の電極４ＰＤに接続されている。
また、表面４ｔには、チップ部品ＣＨＰ３の基材および配線を覆う絶縁膜４ＰＦが形成されており、複数の電極４ＰＤのそれぞれの一部は、この絶縁膜４ＰＦに形成された開口部において、絶縁膜から露出している。また、複数の電極４ＰＤは、それぞれ金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
図５に示すように、複数の電極４ＰＤにはそれぞれ突起電極４ＢＰが接続され、チップ部品ＣＨＰ３の複数の電極４ＰＤと、配線基板ＳＵＢ１の複数の端子２ＰＤとは、複数の突起電極４ＢＰを介して、それぞれ電気的に接続されている。突起電極（バンプ電極）４ＢＰは、チップ部品ＣＨＰ３の表面４ｔ上に突出するように形成された金属部材（導電性部材）である。突起電極４ＢＰは、本実施の形態では、電極４ＰＤ上に、下地金属膜（アンダーバンプメタル）を介して半田材が積層された、所謂、半田バンプである。下地金属膜は、例えば、電極４ＰＤとの接続面側からチタン（Ｔｉ）、銅（Ｃｕ）、ニッケル（Ｎｉ）が積層された積層膜（ニッケル膜上にさらに金（Ａｕ）膜を形成する場合もある）を例示することができる。また、半田バンプを構成する半田材としては、上記した半田ボールＳＢと同様に、鉛入りの半田材や鉛フリー半田を用いることができる。チップ部品ＣＨＰ３を配線基板ＳＵＢ１に搭載する際には、複数の電極４ＰＤおよび複数の端子２ＰＤの双方に、予め半田バンプを形成しておき、半田バンプ同士を接触させた状態で加熱処理（リフロー処理）を施すことで、半田バンプ同士が一体化して、突起電極４ＢＰが形成される。また、本実施の形態に対する変形例としては、銅（Ｃｕ）やニッケル（Ｎｉ）からなる導体柱の先端面に半田膜を形成したピラーバンプ（柱状電極）を突起電極４ＢＰとして用いても良い。
また、図５に示すように半導体チップＣＨＰ１と配線基板ＳＵＢ１の間、およびチップ部品ＣＨＰ３と配線基板ＳＵＢ１の間には、アンダフィル樹脂（絶縁性樹脂）ＵＦが配置される。アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１と配線基板ＳＵＢ１の間の空間、およびチップ部品ＣＨＰ３と配線基板ＳＵＢ１の間の空間を塞ぐように配置される。また、アンダフィル樹脂ＵＦは、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。半導体チップＣＨＰ１と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極３ＢＰの接合部）、およびチップ部品ＣＨＰ３と配線基板ＳＵＢ１の電気的接続部分（複数の突起電極４ＢＰの接合部）は、アンダフィル樹脂ＵＦにより封止される。このように、複数の突起電極３ＢＰ、４ＢＰと複数の端子２ＰＤ、５ＰＤとの接合部をアンダフィル樹脂ＵＦで覆うことで、半導体チップＣＨＰ１またはチップ部品ＣＨＰ３と、配線基板ＳＵＢ１との電気的接続部分に生じる応力を緩和させることができる。
＜信号補正回路＞
次に、図２に示す信号伝送経路ＳＧＰに挿入される、信号補正回路について、説明する。図８は、信号波形の立ち上がりを急峻にする回路の一例を示す回路図である。図９は、図８に示す回路に信号電流を流した時に、反射波の影響により信号波形の立ち上がりが急峻になった状態を模式的に示す説明図である。図８および図９では、信号ＳＧ１を点線で、反射波ＳＧＲ１を一点鎖線で、反射波ＳＧＲ２を二点鎖線で示している。図９では、縦軸を電圧Ｖ、横軸を時間Ｔとしている。
図８に示すイコライザ回路ＥＱＣ１は、信号電極Ｔｘから出力され、信号伝送経路ＳＧＰを介して伝送される信号ＳＧ１の入出力回路ＩＯＰ２における信号波形の立ち上がりを急峻にする、信号補正回路である。イコライザ回路ＥＱＣ１は、信号伝送経路ＳＧＰに接続されるインダクタ素子ＰＥＬと、インダクタ素子ＰＥＬを介して信号伝送経路ＳＧＰに接続される抵抗素子ＰＥＲと、を備える。インダクタ素子ＰＥＬのインピーダンスは、抵抗素子ＰＥＲのインピーダンスより高い。イコライザ回路ＥＱＣ１は、複数の受動素子ＰＥにより構成されるパッシブイコライザ回路である。
入出力回路（ＩＯポート、図８の場合、出力制御回路）ＩＯＰ１から出力された信号ＳＧ１は、信号伝送経路ＳＧＰを介して入出力回路（ＩＯポート、図８の場合、入力制御回路）ＩＯＰ２に入力される。信号伝送経路ＳＧＰに信号ＳＧ１が流れると、信号伝送経路ＳＧＰから分岐するイコライザ回路ＥＱＣ１に電流が流れる。イコライザ回路ＥＱＣ１に流れる信号の一部は、高インピーダンスのインダクタ素子ＰＥＬで反射され、反射波ＳＧＲ１が生じる。信号ＳＧ１の入力波形に対してインダクタ素子ＰＥＬのインピーダンスが大きいので、図９に示すように、反射波ＳＧＲ１の遷移方向は信号ＳＧ１の波形の遷移方向と同じである。また、信号ＳＧ１の波形において、単位時間当たりの電圧増加量（ｄＶ／ｄｔ）が大きい程、反射波ＳＧＲ１の振幅は大きい。
また、イコライザ回路ＥＱＣ１に流れる信号の他の一部は、低インピーダンスの抵抗素子ＰＥＲで反射され、反射波ＳＧＲ２が生じる。反射波ＳＧＲ２は、低インピーダンスの抵抗素子ＰＥＲでの反射により生じるため、図９に示すように、反射波ＳＧＲ２の遷移方向は信号ＳＧ１の波形の遷移方向に対して反対方向である。言い換えれば、信号ＳＧ１の波形の遷移方向を正の方向とすれば、反射波ＳＧＲ２の遷移方向は負の方向である。反射波ＳＧＲ２は、信号ＳＧ１および反射波ＳＧＲ１に対して遅延して入出力回路ＩＯＰ２に到達する。
図９に示すように、入出力回路ＩＯＰ２には、信号ＳＧ１、反射波ＳＧＲ１、および反射波ＳＧＲ２の合成波である信号ＳＧＡが入力される。電圧がロウサイドの基準値（例えば０ボルト）からハイサイドの基準値に到達するまでの時間（昇圧時間と記載する）を比較すると、合成波である信号ＳＧＡの昇圧時間は、元の信号である信号ＳＧ１の昇圧時間より短い。すなわち、信号伝送経路ＳＧＰにイコライザ回路ＥＱＣ１を接続することにより、入出力回路ＩＯＰ２に入力される信号ＳＧＡの波形の立ち上がりは、信号ＳＧ１の波形の立ち上がりよりも急峻になる。これにより、信号波形のエッジが強調される。また、時間軸方向におけるアイパターンの開口幅が大きくなるので、信号の品質を向上させることができる。
また、図８および図９に示す信号波形の補正とは別に、信号波形の振幅を増幅することにより、信号の波形品質を向上させる方法がある。上記したように、ＰＡＭ４の場合、４値に対応したアイ開口は、２値に対応したアイ開口より振幅が小さくなるため、ゲインを増幅させることによる効果が特に大きい。信号のゲインを増幅させる信号補正回路としては、例えば、インバータ回路などの増幅回路が考えられる。
ところが、信号のゲインをインバータ回路で増幅させようとすると、信号伝送経路のそれぞれに、トランジスタなどの能動素子を組み込む必要がある。トランジスタなどの能動素子の場合、能動素子自身を駆動するための電源を、信号とは別に供給する必要がある。この場合、信号補正回路の構造が複雑化する。また、信号補正用の電力を消費するので、半導体装置全体としての消費電力が増大する。
例えば、図８に示すイコライザ回路ＥＱＣ１と、信号のゲインを増幅するためのインバータ回路とが、図６に示す半導体チップＣＨＰ１内に形成される場合、信号伝送経路毎に、イコライザ回路ＥＱＣ１およびインバータ回路を形成するスペース、およびインバータ回路に駆動電圧を供給する電力供給経路を形成するスペースが必要になる。この場合、半導体チップＣＨＰ１の平面積（図６に示す表面３ｔの面積）が増大する。半導体チップＣＨＰ１の平面積が大きくなると、１枚の半導体ウエハから取得可能な半導体チップＣＨＰ１の数が低下するので、半導体チップＣＨＰ１の製造効率が低下する。また、半導体チップＣＨＰ１の消費電力量が増大する。
また例えば、図８に示すイコライザ回路ＥＱＣ１と、信号のゲインを増幅するためのインバータ回路とが、図７に示すチップ部品ＣＨＰ３内に形成される場合、チップ部品ＣＨＰ３が大型化する。また、チップ部品ＣＨＰ３に信号を入力または出力する経路に加え、インバータ回路を駆動するための電力供給経路が必要になる。このため、配線基板ＳＵＢ１（図３参照）において、チップ部品ＣＨＰ３に接続される配線構造が複雑化し、複数の信号伝送経路を高密度で配置することが困難になる。
そこで、本願発明者は、トランジスタなどの能動素子を用いずに信号のゲインを増幅する方法について検討し、本実施の形態で説明する技術を見出した。すなわち、図２に示すように、本実施の形態の半導体装置ＰＫＧ１の場合、イコライザ回路ＥＱＣは半導体チップＣＨＰ１とは別のチップ部品ＣＨＰ３に形成される。イコライザ回路ＥＱＣは、図８および図９を用いて説明したイコライザ回路ＥＱＣ１と同様に、複数の受動素子ＰＥ（図７参照）により構成され、イコライザ回路ＥＱＣ自身は、信号のゲインを増幅する機能は備えていない。ただし、半導体装置ＰＫＧ１の場合、半導体チップの信号電極Ｔｘ（図２参照）と、チップ部品ＣＨＰ３の電極（電極パッド）４ＰＤ１（図７参照）と、を電気的に接続する信号伝送経路の経路距離が信号の波長に対して１／１６以上、かつ、３．５／１６以下になっている。この場合、半導体チップＣＨＰ１の信号電極Ｔｘ周辺の寄生容量、およびチップ部品ＣＨＰ３の電極４ＰＤ周辺の寄生容量を利用して、信号のゲインを増幅させることができる。
図１０は、半導体チップの電極パッドやチップ部品の電極パッドにおける信号の反射を利用して、信号のゲインを増幅させる回路のイメージを示す説明図である。図１１は、図１０に示す増幅回路によりアイパターンの一部の幅が大きくなったイメージを示す説明図である。図１１では、縦軸を電圧Ｖ、横軸を時間Ｔとしている。
本実施の形態の場合、図１０に示すように、半導体チップＣＨＰ１の信号電極Ｔｘと、チップ部品ＣＨＰ３の電極４ＰＤとが、配線基板ＳＵＢ１の配線Ｔｗ１を介して電気的に接続されている。配線２ｄに流れる信号ＳＧ１の波長をλとすると、半導体チップＣＨＰ１の信号電極Ｔｘからチップ部品ＣＨＰ３の電極４ＰＤに至る経路距離ＬＰ１は、λ／１６以上３．５λ／１６以下である。
図１０に示す半導体チップＣＨＰ１が有する電極（電極パッド）Ｔｘは、入出力回路ＩＯＰ１（図１０の場合、出力制御回路）に電気的に接続され、信号ＳＧ１を伝送する信号伝送経路ＳＧＰの一部を構成する。また、チップ部品ＣＨＰ３は、信号ＳＧ１の信号波形を補正するイコライザ回路ＥＱＣと、イコライザ回路ＥＱＣに電気的に接続される電極（電極パッド）４ＰＤと、を有する。信号電極Ｔｘの近傍では寄生容量Ｃ１が、電極４ＰＤの近傍では寄生容量Ｃ２が形成される。寄生容量Ｃ１、Ｃ２は、信号電極Ｔｘ、４ＰＤの他、これらに接続される突起電極３ＢＰ、４ＢＰ（後述する図１４参照）や端子２ＰＤ、５ＰＤ（後述する図１４参照）により形成される容量も含まれる。なお、図１０では図示を省略したが、入出力回路ＩＯＰ１は、半導体チップＣＨＰ１が備えるコア回路に接続される。コア回路としては、例えば、演算処理回路などが例示できる。
入出力回路ＩＯＰ１から出力された信号ＳＧ１は、電極４ＰＤの近傍で、寄生容量Ｃ２に起因してその一部が反射され、反射波ＳＧＲ３が発生する。容量性の反射の場合、入力波に対して逆位相の反射波が発生する。したがって、反射波ＳＧＲ３は、信号ＳＧ１に対して逆位相である。また、反射波ＳＧＲ３は、信号電極Ｔｘの近傍で、寄生容量Ｃ１に起因してその一部が再反射され、反射波ＳＧＲ４が発生する。反射波ＳＧＲ４は容量性の反射波なので、反射波ＳＧＲ３の位相に対して逆位相である。すなわち、再反射波であるＳＧＲ４は、ものとの入力波である信号ＳＧ１と同位相である。このため、この反射波ＳＧＲ４が、図１１に示すアイパターンの開口を形成する単位時間内に発生すれば、アイパターンの形状は、信号ＳＧ１（図１０参照）と、反射波ＳＧＲ４とが重なる時間において、電圧Ｖの方向に増幅される。図１０に示す信号ＳＧ１が、例えば「０Ｖから３Ｖ」のように、電圧を増加させる波形を備えた信号である場合、反射波ＳＧＲ３、ＳＧＲ４が発生しない場合と比較して、図１１に矢印ＡＭ１として示すように、電圧をさらに増加させる方向に波形の一部が押し上げられる。一方、図１０に示す信号ＳＧ１が、例えば「３Ｖから０Ｖ」のように、電圧を低下させる波形を備えた信号である場合、反射波ＳＧＲ３、ＳＧＲ４が発生しない場合と比較して、図１１に矢印ＡＭ２として示すように、電圧をさらに低下させる方向に波形の一部が押し上げられる。このように、図１０に示す信号補正回路によれば、駆動電源を要する受動素子を用いることなく、アイ開口の高さ方向（電圧方向）を広げるように、信号ＳＧ１（図１参照）の波形を補正することができる。
本実施の形態によれば、半導体チップＣＨＰ１とチップ部品ＣＨＰ３との位置関係を工夫することにより、増幅回路を形成するので、半導体チップＣＨＰ１やチップ部品ＣＨＰ３内に増幅回路を設けなくて良い。このため、信号補正回路の専有面積を低減できる。
本実施の形態によれば、増幅回路を駆動するための専用の電源を必要とせず、信号の反射波を利用して電圧を増幅する。したがって、インバータ回路などの増幅回路を用いる場合と比較して、消費電力を低減できる。
図７に示すように、チップ部品ＣＨＰ３は、複数の受動素子ＰＥから成るイコライザ回路ＥＱＣを有し、かつ、能動素子を有していない。このため、チップ部品ＣＨＰ３は、信号を入力または出力する電極を備えていれば良く、電源電位や基準電位を供給するための電極を必要としない。このため、チップ部品ＣＨＰ３の電極レイアウトを単純化することができるので、多数の信号伝送経路ＳＧＰ（図２参照）が高密度で実装されている場合でも、各信号伝送経路ＳＧＰ内にチップ部品ＣＨＰ３を挿入することができる。チップ部品ＣＨＰ３への信号伝送経路のレイアウトについては後述する。
＜信号伝送経路のレイアウト＞
次に、図１０に示す増幅回路を構成する半導体チップＣＨＰ１およびチップ部品ＣＨＰ３を電気的に接続する信号伝送経路のレイアウトの一例について説明する。図１２は、図３に示す配線基板の最上層の絶縁膜を取り除いた状態を示す平面図である。図１３は、図１２のＡ部の拡大平面図である。図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。図１５は、図１３に示す配線基板の第２配線層の拡大平面図である。図１６は、図１４に対する変形例である半導体装置の拡大断面図である。
図１４に示す配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１と重なる領域（チップ重畳領域）ＣＨＲ１（図１２参照）と、領域ＣＨＲ１の周囲を囲み、かつ、半導体チップＣＨＰ１と重ならない領域（チップ非重畳領域）ＣＨＲ２（図１２参照）を有している。図１２、図１３、および図１５では、領域ＣＨＲ１と領域ＣＨＲ２との境界である辺ＣＨＲｓを二点鎖線で示している。また、図１２、図１３、および図１５では、各伝送経路に供給される信号や電位の種類を識別するため、導体パターンのそれぞれについて、図６と同様のルールでハッチングや模様を付している。また、図１３および図１５では、チップ部品ＣＨＰ３の平面視における輪郭を、二点鎖線で示している。
図１２〜図１４に示すように配線基板ＳＵＢ１は、半導体チップＣＨＰ１（図５参照）と電気的に接続される複数の端子２ＰＤを有する。複数の端子２ＰＤのそれぞれは、配線基板ＳＵＢ１が備える複数の配線層のうち、最もチップ搭載面に近い配線層ＷＬ１に（図１４参照）に設けられ、図６に示す複数の電極３ＰＤのそれぞれと互いに対向する。また、複数の端子２ＰＤのそれぞれは、配線基板ＳＵＢ１の上面２ｔのうち、平面視において、半導体チップＣＨＰ１（図６参照）と重なる領域（チップ重畳領域）ＣＨＲ１に配列され、領域ＣＨＲ１の外側には無い。
配線基板ＳＵＢ１の複数の端子２ＰＤは、半導体チップＣＨＰ１（図６参照）に入力される入力信号（図１に示す信号ＳＧＲ）が伝送される複数の端子（入力信号端子）Ｒｙを含む。複数の端子Ｒｙのそれぞれは、図６に示す複数の信号電極Ｒｘと対向する。また、複数の端子２ＰＤは、半導体チップＣＨＰ１から出力される出力信号（図１に示す信号ＳＧＴ）が伝送される複数の端子（出力信号端子）Ｔｙを含む。複数の端子Ｔｙのそれぞれは、図６に示す複数の信号電極Ｔｘと対向する。また、複数の端子２ＰＤは、半導体チップＣＨＰ１に基準電位ＶＳＳ（図２参照）を供給する複数の端子（基準電位端子）Ｖｙｓ、および半導体チップＣＨＰ１に基準電位ＶＳＳと異なる電源電位ＶＤＤ（図２参照）を供給する複数の端子（電源電位端子）Ｖｙｄを含む。
本実施の形態の場合、図１に示す信号ＳＧＴおよび信号ＳＧＲのそれぞれは、差動信号である。このため、端子Ｒｙには、一対の差動信号が出力される端子Ｒｙｐと端子Ｒｙｎが含まれる。図１３に示すように、差動対を構成する端子Ｒｙｐと端子Ｒｙｎは、複数の端子Ｒｙの配列方向であるＹ方向に沿って互いに隣り合うように配列される。また、端子Ｔｙには、一対の差動信号が入力される端子Ｔｙｐと端子Ｔｙｎが含まれる。差動対を構成する端子Ｔｙｐと端子Ｔｙｎは、複数の端子Ｔｙの配列方向であるＹ方向に沿って互いに隣り合うように配列される。
また、図１３に示すように、Ｘ方向において、複数の信号電極Ｔｘおよび複数の信号電極Ｒｘのそれぞれは、互いに異なる列に配列されている。図１３に示す例では、配線基板ＳＵＢ１の上面２ｔにおいて、領域ＣＨＲ１のＸ方向における外縁（辺ＣＨＲｓ）と領域ＣＨＲ１の中心との間の列（第１列目）ＰＤＬ１には、複数の端子Ｔｙが配列される。Ｘ方向において、列ＰＤＬ１と領域ＣＨＲ１の中心との間の列（第２列目）ＰＤＬ２には、複数の端子Ｖｙｓが配列される。Ｙ方向において、列ＰＤＬ２と領域ＣＨＲ１の中心との間の列（第３列目）ＰＤＬ３には、複数の端子Ｒｙが配列される。本実施の形態のように、入力用の端子Ｒｙと出力用の端子Ｔｙとが互いに異なる列に配置されていることにより、配線基板における配線のレイアウトを単純化し、出力信号と入力信号のクロストークノイズを低減できる。
また、本実施の形態の場合、複数の端子２ＰＤのうち、出力用の端子Ｔｙは、チップ部品ＣＨＰ３（図５参照）に電気的に接続され、入力用の端子Ｒｙはチップ部品ＣＨＰ３と接続されない。このため、出力用の端子Ｔｙは、入力用の端子Ｒｙよりも、領域ＣＨＲ２に近い列ＰＤＬ１に配列されている。本実施の形態では、図１０に示す信号電極Ｔｘと電極４ＰＤ１との経路距離を制御することにより、電圧を増幅する信号補正回路を構成する。この場合、図１３に示すように、信号電極Ｔｘ（図１４参照）に接続される端子Ｔｙが列ＰＤＬ１にある方が、信号伝送経路の経路距離を制御し易い。
図１３に示すように、複数の端子Ｔｙおよび複数の端子Ｒｙのそれぞれは、端子２ＰＤのそれぞれが、他の導体パターンと分離されている。一方、複数の端子Ｖｙｓは、大面積の導体パターン２ＣＰｓを介して互いに接続されている。言い換えれば、複数の端子Ｖｙｓは、端子Ｔｙや端子Ｒｙより面積が大きい導体パターン２ＣＰｓのうち、導体パターン２ＣＰｓを覆う絶縁層ＳＲ１（図１４参照）に設けられた開口部において、絶縁層ＳＲ１から露出した部分である。また、複数の端子Ｖｙｄは、大面積の導体パターン２ＣＰｄを介して互いに接続されている。言い換えれば、複数の端子Ｖｙｄは、端子Ｔｙや端子Ｒｙより面積が大きい導体パターン２ＣＰｄのうち、導体パターン２ＣＰｄを覆う絶縁層ＳＲ１（図１４参照）に設けられた開口部において、絶縁層ＳＲ１から露出した部分である。電源電位や基準電位を供給する経路の場合、複数の端子２ＰＤに同電位が供給される。この場合、隣り合って配列され、かつ、同電位が供給される端子２ＰＤを電気的に接続し、大面積の導体パターン２ＣＰとすることで、電力を安定供給することができる。
また、図１２〜図１４に示すように配線基板ＳＵＢ１は、チップ部品ＣＨＰ３（図５参照）と電気的に接続される複数の端子５ＰＤを有する。複数の端子５ＰＤのそれぞれは、配線基板ＳＵＢ１が備える複数の配線層のうち、最もチップ搭載面に近い配線層ＷＬ１に（図１４参照）に設けられ、図７に示す複数の電極４ＰＤのそれぞれと互いに対向する。また、複数の端子５ＰＤのそれぞれは、配線基板ＳＵＢ１の上面２ｔのうち、平面視において、チップ部品ＣＨＰ３（図７参照）と重なる領域ＣＨＲ３（図１２参照）に配列され、領域ＣＨＲ１には無い。なお、図１２に示す領域ＣＨＲ３は、領域ＣＨＲ２の一部分である。
また、図１２に示すように、配線層ＷＬ１には、複数の導体パターン２ＣＰが形成されている。複数の導体パターン２ＣＰのうち、基準電位が供給される２ＣＰｓは、配線層ＷＬ１に形成された複数の導体パターンのうち、最も面積が大きい。平面視において、領域ＣＨＲ２の大部分を覆うように配置される。また、導体パターン２ＣＰｓの一部分は、領域ＣＨＲ１にも配置されている。
また、配線基板ＳＵＢ１の複数の配線層のそれぞれは、半導体チップＣＨＰ１（図６参照）と重なる領域（チップ重畳領域）ＣＨＲ１と、領域ＣＨＲ１の周囲にあり、かつ、半導体チップＣＨＰ１と重ならない領域（チップ非重畳領域、周辺領域）ＣＨＲ２と、を備える。複数の信号伝送経路のそれぞれは、複数の配線層の何れかにおいて、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。本実施の形態の場合、出力信号の複数の信号伝送経路と入力信号の複数の信号伝送経路とは、互いに異なる配線層において領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
図１４に示すように、配線基板ＳＵＢ１の複数の配線層は、上面２ｔと下面２ｂ（図５参照）との間にある配線層ＷＬ１、配線層ＷＬ１と下面２ｂとの間にある配線層ＷＬ２、配線層ＷＬ２と下面２ｂとの間にある配線層ＷＬ３、配線層ＷＬ３と下面２ｂとの間にある配線層ＷＬ４、および配線層ＷＬ４と下面２ｂとの間にある配線層ＷＬ５、を含む。出力信号の複数の信号伝送経路は、配線層ＷＬ２において領域ＣＨＲ１から領域ＣＨＲ２に引き出される。また、入力信号の複数の信号伝送経路は、配線層ＷＬ４において、領域ＣＨＲ１から領域ＣＨＲ２に引き出される。
詳しくは、配線基板ＳＵＢ１は、配線層ＷＬ２に形成され、信号電極Ｔｘに接続される配線（出力信号配線、信号配線、信号線）Ｔｗ１を備える。出力信号の信号伝送経路は、配線層ＷＬ２において、配線Ｔｗ１を介して領域ＣＨＲ１から領域ＣＨＲ２に引き出される。配線基板ＳＵＢ１は、配線層ＷＬ４に形成され、信号電極Ｒｘに接続される配線（入力信号配線、信号配線、信号線）Ｒｗを備える。入力信号の信号伝送経路は、配線層ＷＬ４において、配線Ｒｗを介して領域ＣＨＲ１から領域ＣＨＲ２に引き出される。配線Ｔｗ１および配線Ｒｗのそれぞれは、平面視において、領域ＣＨＲ１と領域ＣＨＲ２との境界を跨ぐように延びる。
配線Ｔｗ１は、ビア２ｖＴ１、および端子Ｔｙを介して半導体チップＣＨＰ１の信号電極Ｔｘと電気的に接続され、ビア２ｖＴ２、端子５ＰＤ１、および突起電極４ＢＰを介してチップ部品ＣＨＰ３の電極４ＰＤ１と電気的に接続されている。この場合、配線Ｔｗ１の長さを制御することにより、図１０を用いて説明したように、半導体チップＣＨＰ１の信号電極Ｔｘからチップ部品ＣＨＰ３の電極４ＰＤに至る経路距離ＬＰ１は、信号ＳＧ１の波長に対して１／１６以上３．５／１６以下になるように、調整できる。
図１０を用いて説明した信号増幅の動作を、図１４に示す構造に当てはめて説明すると、以下の通り説明できる。すなわち、半導体チップＣＨＰ１の信号電極Ｔｘから出力された信号ＳＧ１（図１０参照）は、突起電極３ＢＰ、ビア２ｖＴ１、配線Ｔｗ１、ビア２ｖＴ２を経由して、端子５ＰＤ１に到達する。ここで、電極４ＰＤ１、突起電極４ＢＰおよび端子５ＰＤ１の寄生容量Ｃ２（図１０参照）により、信号ＳＧ１の一部が反射され、反射波ＳＧＲ３（図１０参照）が配線Ｔｗ１からビア２ｖＴ１に向かって伝送される。次に、信号電極Ｔｘ、突起電極３ＢＰおよび端子Ｔｙの寄生容量Ｃ１（図１０参照）により、反射波ＳＧＲ３の一部が再反射され、反射波ＳＧＲ４（図１０参照）が配線Ｔｗ１からビア２ｖＴ２に向かって伝送される。この時、信号ＳＧ１の波長をλとすると、経路距離ＬＰ１（図１０参照）は、λ／１６以上、かつ、３．５λ／１６以下である。このため、反射波ＳＧＲ４の波形は、信号ＳＧ１の波形に対して、λ／８〜３．５λ／８の距離を伝搬するのに要した時間だけ遅れた波形となり、位相で４５度〜１５７．５度ずれた再反射波となる。信号ＳＧ１の波形と反射波ＳＧＲ４の波形が合成されることにより、信号ＳＧ１の波形（振幅）が増幅される。
また、本実施の形態の場合、図１４および図１５に示すように配線Ｔｗ１は、配線層ＷＬ２に配置される。図１５に示すように、複数の配線Ｔｗ１のそれぞれは、端部（ビアランド）ＴｗＥ１、端部（ビアランド）ＴｗＥ２、および端部ＴｗＥ１と端部ＴｗＥ２との間にあり、Ｘ方向に延びる延在部ＴｗＬを有する。端部ＴｗＥ１および端部ＴｗＥ２は、図１５に示す例では、円形（詳しくは、円の一部が延在部ＴｗＬに接続された形状）である。ビア２ｖＴ１は、配線Ｔｗ１ｎの端部ＴｗＥ１に接続される。ビア２ｖＴ２は、配線Ｔｗ１ｎの端部ＴｗＥ２に接続される。図１０に示すゲイン増幅回路を構成する信号電極Ｔｘと電極４ＰＤ１との間に、図１５に示すビア２ｖＴ１、２ｖＴ２が介在する場合、ビア２ｖＴ１または２ｖＴ２が接続されるビアランド（端部ＴｗＥ１および端部ＴｗＥ２）や、ビア２ｖＴ１、２ｖＴ２自身の容量成分により、信号が反射される場合がある。このように、ビア２ｖＴ１、２ｖＴ２やビアランドによる信号の反射を考慮すれば、配線Ｔｗ１の端部ＴｗＥ１から端部ＴｗＥ２までの経路距離ＬＰ２は、信号ＳＧ１（図１０参照）の波長に対して１／１６以上、かつ、３．５／１６未満であることが好ましい。
例えば、信号ＳＧ１の周波数が１４ＧＨｚであり、信号伝送経路の周囲の誘電体の比誘電率を４とした場合、波長λは、約１０．７ｍｍになるので、経路距離ＬＰ２は、約０．６７ｍｍ以上、２．３４ｍｍ未満が好ましい。また例えば、信号ＳＧ１の周波数が２５．６ＧＨｚであり、信号伝送経路の周囲の誘電体の比誘電率を４とした場合、波長λは、約５．８５ｍｍになるので、経路距離ＬＰ２は、約０．３６ｍｍ以上、１．２８ｍｍ未満が好ましい。誘電体の比誘電率をεｒとすると、誘電体の影響により、波長λは、εｒ＝１とした場合に対して、１／（εｒ）１／２の割合で短くなる。
なお、図１０を用いて説明した経路距離ＬＰ１の場合、信号ＳＧ１の波長に対して３．５／１６以下であれば良いが、ビア２ｖＴ１、２ｖＴ２の厚さ等、図１４に示す配線Ｔｗ１から信号電極Ｔｘ、４ＰＤ１までを接続する配線経路距離を考慮すると、図１５に示す経路距離ＬＰ２は、信号ＳＧ１の波長に対して３．５／１６未満が好ましい。
図示は省略するが、本実施の形態に対する変形例として、配線Ｔｗ１を配線層ＷＬ３や配線層ＷＬ４に配置する場合もある。この場合でも、配線Ｔｗ１の長さを制御することにより、図１０に示す経路距離ＬＰ１を調整することができる。ただし、この場合、配線層ＷＬ１から配線層ＷＬ３まで、あるいは配線層ＷＬ１から配線層ＷＬ４までを電気的に接続するために複数のビア２ｖが必要になる。この場合、各配線層を接続するビア２ｖ（およびビアランド）の容量成分が大きくなるので、ビア２ｖ（およびビアランド）の容量成分による反射を考慮する必要がある。したがって、図１０に示す経路距離ＬＰ１の調整を容易にする観点からは、半導体チップＣＨＰ１の信号電極Ｔｘからチップ部品ＣＨＰ３の電極４ＰＤに至る信号伝送経路に含まれるビア２ｖの数が少ない方が好ましい。
また、別の変形例として、図１６に示す半導体装置ＰＫＧ３のように、配線Ｔｗ１が配線層ＷＬ１に配置され、端子Ｔｙと端子５ＰＤ１とを配線層ＷＬ１のみで接続される実施態様がある。この場合、半導体チップＣＨＰ１の信号電極Ｔｘからチップ部品ＣＨＰ３の電極４ＰＤに至る信号伝送経路にビア２ｖが含まれないので、信号の反射設計が容易である。ただし、半導体装置ＰＫＧ１の場合、配線Ｔｗ１が最上層の配線層ＷＬ１に形成されているので、配線Ｔｗ１の配線構造は、所謂マイクロストリップライン構造である。一方、図１４に示すように、半導体装置ＰＫＧ１の場合、配線Ｔｗ１は、配線層ＷＬ２に形成され、配線層ＷＬ１の導体パターン２ＣＰｓと、配線層ＷＬ３の導体パターン２ＣＰｓとの間に挟まれている。配線基板ＳＵＢ１の厚さ方向において、配線層ＷＬ１および配線層ＷＬ３は、配線層ＷＬ２の隣にある配線層である。言い換えれば、配線層ＷＬ１と配線層ＷＬ２の間、および配線層ＷＬ２と配線層ＷＬ３の間には、他の配線層は無い。したがって、半導体装置ＰＫＧ１における配線Ｔｗ１の配線構造は、ストリップライン構造である。信号配線に信号電流が流れた時に発生する電磁波の広がりを抑制する観点からは、ストリップライン構造の方がマイクロストリップライン構造よりも好ましい。特に、本実施の形態のようにＰＡＭ４を利用する場合には、信号波形の劣化を抑制することが重要である。信号波形の劣化を抑制する観点からは、半導体装置ＰＫＧ１のように、配線Ｔｗ１がストリップライン構造になっていることが特に好ましい。
また、配線層ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４、およびＷＬ５のそれぞれには、基準電位が供給され、かつ互いに電気的に接続される大面積の導体パターンである導体パターン（グランドプレーン）２ＣＰｓが形成されている。各配線層の導体パターン２ＣＰｓは、ビア２ｖｓを介して互いに電気的に接続されている。本実施の形態の場合、信号伝送経路を構成する配線Ｔｗ１、配線Ｔｗ２、および配線Ｒｗのそれぞれは、配線基板ＳＵＢ１の厚さ方向（上面２ｔの法線方向、図１４のＺ方向）において、基準電位が供給される導体パターン２ＣＰｓの間に挟まれている。詳しくは、配線Ｔｗ１および配線Ｔｗ２は、配線層ＷＬ１の導体パターン２ＣＰｓと配線層ＷＬ３の導体パターン２ＣＰｓとの間に挟まれている。また、配線Ｒｗは、配線層ＷＬ３の導体パターン２ＣＰｓと配線層ＷＬ５の導体パターン２ＣＰｓとの間に挟まれている。言い換えれば、信号伝送経路を構成する配線Ｔｗ１、配線Ｔｗ２、および配線Ｒｗのそれぞれは、スプリットラインの配線構造を備えている。このため、信号伝送経路のそれぞれから出力される電磁波は、導体パターン２ＣＰｓによりシールドされるので、信号伝送経路間でのクロストークノイズの影響を低減できる。
また、図１５に示すように、配線層ＷＬ２には、基準電位が供給される導体パターン２ＣＰｓが配置される。配線層ＷＬ２の導体パターン２ＣＰｓには、開口部２ＣＰＨが設けられる。平面視において、配線Ｔｗ１は、開口部２ＣＰＨ内に、導体パターン２ＣＰｓと離間するように配置される。本実施の形態の場合、配線Ｔｗ１は、差動対を構成するので、配線層ＷＬ２には、差動対の一方の信号が伝送される配線Ｔｗ１ｐと、差動対の他方の信号が伝送される配線Ｔｗ１ｎと、基準電位が供給される導体パターン２ＣＰｓと、が配置される。平面視において、平面視において、配線Ｔｗ１ｐと配線Ｔｗ１ｎとは、開口部２ＣＰＨ内に、導体パターン２ＣＰｓと離間し、かつ互いに隣り合うように配置される。差動対を構成する配線Ｔｗ１ｐと配線Ｔｗ１ｎとの間には、導体パターン２ＣＰｓは配置されない。図１５に示すように、信号伝送経路を構成する配線Ｔｗ１の周囲を囲むように導体パターン２ＣＰｓが配置されている場合、配線Ｔｗ１の周囲に電磁波が広がることを抑制できる。このため、信号伝送経路間でのクロストークノイズの影響を低減できる。
また、上記したように、本実施の形態の場合、配線Ｔｗ１には差動信号が伝送される。図１０に示すように半導体チップＣＨＰ１が伝送する信号には、信号ＳＧ１と対を成し、差動信号を構成する信号ＳＧ２が含まれる。チップ部品ＣＨＰ３には、信号ＳＧ１および信号ＳＧ２がそれぞれ入力される。例えば図７に示すチップ部品ＣＨＰ３の例では、電極４ＰＤｎ１に信号ＳＧ１が入力され、電極４ＰＤｐ１に信号ＳＧ２が入力される。また、図１０に示すイコライザ回路ＥＱＣは、信号ＳＧ１の信号波形、および信号ＳＧ２の信号波形をそれぞれ補正する。また、イコライザ回路ＥＱＣにより補正された信号ＳＧ１は、電極４ＰＤｎ２から出力される。イコライザ回路ＥＱＣにより補正された信号ＳＧ２は、電極４ＰＤｐ２から出力される。
図６に示すように、半導体チップＣＨＰ１は、表面３ｔに配置され、信号ＳＧ１（図１０参照）を伝送する電極（電極パッド）Ｔｘｎと、表面３ｔに配置され、信号ＳＧ２（図１０参照）を伝送する電極（電極パッド）Ｔｘｐと、を有する。図７に示すチップ部品ＣＨＰ３のイコライザ回路ＥＱＣは、図６に示す信号電極Ｔｘｎおよび信号電極Ｔｘｐと電気的に接続される。チップ部品ＣＨＰ３は、表面４ｔに配置され、信号ＳＧ１（図１０参照）が入力される電極（電極パッド）４ＰＤｎ１と、イコライザ回路ＥＱＣにより補正された信号ＳＧ１が出力される電極（電極パッド）４ＰＤｎ２と、を有する。また、チップ部品ＣＨＰ３は、表面４ｔに配置され、信号ＳＧ２（図１０参照）が入力される電極（電極パッド）４ＰＤｐ１と、イコライザ回路ＥＱＣにより補正された信号ＳＧ２が出力される電極（電極パッド）４ＰＤｐ２と、を有する。また、図１３に示す配線基板ＳＵＢ１の配線層ＷＬ１は、突起電極３ＢＰ（図１４参照）を介して半導体チップＣＨＰ１（図６参照）の信号電極Ｔｘｎ（図６参照）と電気的に接続される端子Ｔｙｎと、突起電極３ＢＰを介して半導体チップＣＨＰ１の信号電極Ｔｘｐ（図６参照）と電気的に接続される端子Ｔｙｐと、を有する。また、配線基板ＳＵＢ１の配線層ＷＬ１は、突起電極４ＢＰ（図１４参照）を介してチップ部品ＣＨＰ３（図７参照）の電極４ＰＤｎ１（図７参照）と電気的に接続される端子５ＰＤｎ１と、突起電極４ＢＰを介してチップ部品ＣＨＰ３の電極４ＰＤｐ１（図７参照）と電気的に接続される端子５ＰＤｐ１と、を有する。また、配線基板ＳＵＢ１の配線層ＷＬ１は、突起電極４ＢＰを介してチップ部品ＣＨＰ３の電極４ＰＤｎ２（図７参照）と電気的に接続される端子５ＰＤｎ２と、突起電極４ＢＰを介してチップ部品ＣＨＰ３の電極４ＰＤｐ２（図７参照）と電気的に接続される端子５ＰＤｐ２と、を有する。また、図１５に示す配線基板ＳＵＢ１の配線層ＷＬ２は、端子５ＰＤｎ１（図１３参照）および端子５Ｔｙｎ（図１３参照）に電気的に接続される配線Ｔｗ１ｎと、端子５ＰＤｐ１（図１３参照）および端子５Ｔｙｐ（図１３参照）に電気的に接続される配線Ｔｗ１ｐと、を有する。半導体チップＣＨＰ１の信号電極Ｔｘｎからチップ部品ＣＨＰ３の電極４ＰＤｎ１に至る経路距離は、信号ＳＧ１の波長に対して１／１６以上、かつ、３．５／１６以下である。また、半導体チップＣＨＰ１の信号電極Ｔｘｐからチップ部品ＣＨＰ３の電極４ＰＤｐ１に至る経路距離は、信号ＳＧ２の波長に対して１／１６以上、かつ、３．５／１６以下である。なお、信号ＳＧ１と信号ＳＧ２は、上記した通り差動信号であり、その波長は互いに等しい。したがって、信号電極Ｔｘｎから電極４ＰＤｎ１に至る経路距離と、信号電極Ｔｘｐから電極４ＰＤｐ１に至る経路距離とは、互いに等しい。
次に、図７に示す回路図および図８に示す回路図を用いて、信号ＳＧ１の信号波形、および信号ＳＧ２の信号波形をそれぞれ補正する動作を説明する。図７に示すように、チップ部品ＣＨＰ３は、信号ＳＧ１が伝送される差動信号伝送経路ＤＳｎと、信号ＳＧ２が伝送される差動信号伝送経路ＤＳｐとを有する。差動信号伝送経路ＤＳｎと差動信号伝送経路ＤＳｐとは、直列に接続された複数の受動素子ＰＥを介して互いに電気的に接続されている。差動信号伝送経路ＤＳｎ側から差動信号伝送経路ＤＳｐ側に向かって、抵抗素子ＰＥＲ１、インダクタ素子ＰＥＬ、および抵抗素子ＰＥＲ２が順に直列で接続されている。抵抗素子ＰＥＲ１と抵抗素子ＰＥＲ２のインピーダンスは同じであり、インダクタ素子ＰＥＬのインピーダンスは抵抗素子ＰＥＲ１、ＰＥＲ２のインピーダンスより大きい。このような構成の場合、信号ＳＧ１と信号ＳＧ２のそれぞれに対して、図８を用いて説明したイコライザ回路ＥＱＣ１と等価な補正処理が実行可能である。
例えば、差動信号伝送経路ＤＳｎに高周波信号である信号ＳＧ１の電流が流れると、信号ＳＧ１の一部は、高インピーダンスのインダクタ素子ＰＥＬで反射され、反射波ＳＧＲ１（図８参照）が生じ、差動信号伝送経路ＤＳｎに向かって流れる。また、インダクタ素子ＰＥＬを通過した信号ＳＧ１の一部は、インダクタ素子ＰＥＬと比較して低インピーダンスの抵抗素子ＰＥＲ２で反射され、反射波ＳＧＲ２（図８参照）が生じる。反射波ＳＧＲ２の遷移方向は信号ＳＧ１の波形の遷移方向に対して反対方向であって、反射波ＳＧＲ１よりも遅れて差動信号伝送経路ＤＳｎに伝送される。したがって、図８で説明したイコライザ回路ＥＱＣ１と同様に、入出力回路ＩＯＰ２に入力される信号は、信号ＳＧ１と反射波ＳＧＲ２の合成波である信号ＳＧＡ（図９参照）になるので、信号ＳＧ１の信号波形の立ち上がりを急峻にすることができる。
同様に、差動信号伝送経路ＤＳｐに高周波信号である信号ＳＧ２の電流が流れると、信号ＳＧ２の一部は、高インピーダンスのインダクタ素子ＰＥＬで反射され、反射波ＳＧＲ１（図８参照）が生じ、差動信号伝送経路ＤＳｐに向かって流れる。また、インダクタ素子ＰＥＬを通過した信号ＳＧ２の一部は、インダクタ素子ＰＥＬと比較して低インピーダンスの抵抗素子ＰＥＲ１で反射され、反射波ＳＧＲ２（図８参照）が生じる。反射波ＳＧＲ２の遷移方向は、信号ＳＧ２の波形の遷移方向に対して反対方向であって、反射波ＳＧＲ１よりも遅れて差動信号伝送経路ＤＳｐに伝送される。したがって、図８で説明したイコライザ回路ＥＱＣ１と同様に、信号ＳＧ２の信号波形の立ち上がりを急峻にすることができる。
信号波形の補正処理を施された信号ＳＧ１は、差動信号伝送経路ＤＳｎに接続される電極４ＰＤｎ２、突起電極４ＢＰ（図１４参照）、端子５ＰＤｎ２（図１３参照）を経由して、図１５に示す配線Ｔｗ２ｎに出力される。同様に、信号波形の補正処理を施された信号ＳＧ２は、差動信号伝送経路ＤＳｐに接続される電極４ＰＤｐ２、突起電極４ＢＰおよび端子５ＰＤｐ２（図１３参照）を経由して、図１５に示す配線Ｔｗ２ｐに出力される。
本実施の形態のように、差動対を構成する一対の信号伝送経路が同一のチップ部品ＣＨＰ３に接続される場合、差動対に対する電磁波等の影響を揃えることができる。また、一つのチップ部品ＣＨＰ３に複数の信号伝送経路を接続することにより、チップ部品ＣＨＰ３の数を低減することができる。
図７に示すイコライザ回路ＥＱＣは、複数の受動素子ＰＥから成るパッシブ回路である。パッシブ回路は、回路を駆動するための駆動電力を必要とせず、入力信号の波形を利用して信号を補正することができる。したがって、チップ部品ＣＨＰ３が有する複数の電極４ＰＤには、図２に示す電源電位ＶＤＤ、あるいは基準電位ＶＳＳが供給される電極（電極パッド）は含まれない。図７に示す例では、チップ部品ＣＨＰ３が有する複数の電極４ＰＤは、電極４ＰＤｎ１、４ＰＤｎ２、４ＰＤｐ１、および４ＰＤｎ１の４個の電極から成る。このように、チップ部品ＣＨＰ３が備えるイコライザ回路ＥＱＣの構成を単純化することにより、チップ部品ＣＨＰ３の平面積を低減できる。これにより、複数のチップ部品ＣＨＰ３の実装密度を向上させることができる。
また、チップ部品ＣＨＰ３に電源電位や基準電位を供給しないことに伴って、図１３に示す複数の端子５ＰＤには、図２に示す電源電位ＶＤＤ、あるいは基準電位ＶＳＳが供給される端子は含まれない。複数の端子５ＰＤは、半導体チップＣＨＰ１（図６参照）から出力された信号が入力される複数の端子５ＰＤ１と、イコライザ回路ＥＱＣ（図７参照）により補正された信号が出力される端子５ＰＤ２と、から成る。複数の端子５ＰＤには、電力供給用の端子５ＰＤが含まれないので、複数の端子５ＰＤのレイアウトを単純化できる。
例えば、図１３に示す例では、端子５ＰＤの周囲には、電磁波の広がりを抑制する導体パターン２ＣＰｓが配置される。導体パターン２ＣＰｓには開口部が形成され、開口部内に、差動対を構成する端子５ＰＤｐ１と端子５ＰＤｎ１とが隣り合うように配置される。同様に、別の開口部には、差動対を構成する端子５ＰＤｐ２と端子５ＰＤｎ２とが隣り合うように配置される。また、平面視において、端子５ＰＤｐ１と端子５ＰＤｐ２との間には、導体パターン２ＣＰｓが配置される。同様に、平面視において、端子５ＰＤｎ１と端子５ＰＤｎ２との間には、導体パターン２ＣＰｓが配置される。言い換えれば、チップ部品ＣＨＰ３に信号を入力する端子５ＰＤ１と、チップ部品ＣＨＰ３から信号が出力される端子５ＰＤ２との間には、導体パターン２ＣＰｓが配置される。この場合、図１４に示すチップ部品ＣＨＰ３から配線基板ＳＵＢ１に向かう電磁波の広がりを抑制できる。
また、図１５に示すように、平面視において、配線Ｔｗ１ｎおよび配線Ｔｗ１ｐのそれぞれは、Ｘ方向に沿って延びる。また、平面視において、チップ部品ＣＨＰ３は、配線Ｔｗ１ｎおよび配線Ｔｗ１ｐが延びる方向の延長線上に搭載される。これにより、複数のチップ部品ＣＨＰ３のレイアウトを単純化することができる。また、複数の信号伝送経路ＳＧＰ（図２参照）は、図５に示すランド２ＬＤに接続されるが、信号伝送経路や電力供給経路が密集する領域で下層の配線に接続することが難しいので、後述する図１８に示すように、配線Ｔｗ２を介して配線基板ＳＵＢ１の辺２ｓの近傍の周辺領域に引き出され、周辺領域において下層の配線層に接続される。この時、配線Ｔｗ１ｎおよび配線Ｔｗ１ｐが延びる方向の延長線上にチップ部品ＣＨＰ３が配置される場合、配線Ｔｗ２の延在距離を短くすることができる。
また、図１３に示すように、Ｘ方向において、端子Ｔｙ、端子５ＰＤ１、端子５ＰＤ２が順に隣り合うように配列されている。このため、半導体チップＣＨＰ１（図２参照）から出力される信号ＳＧＴ（図１参照）は、図１３に示す平面視において、Ｘ方向に沿って伝送される。
ところで、本実施の形態の場合、図２に示すように、半導体チップＣＨＰ１は、半導体チップＣＨＰ１からの出力信号が伝送される信号伝送経路ＳＧＰＴと、半導体チップＣＨＰ１への入力信号が伝送される信号伝送経路ＳＧＰＲと、を有する。チップ部品ＣＨＰ３は、これら２種類の信号伝送経路ＳＧＰのうち、信号伝送経路ＳＧＰＴに接続され、かつ信号伝送経路ＳＧＰＲには接続されていない。これは以下の理由による。
本実施の形態の半導体装置ＰＫＧ１は、図７に示すチップ部品ＣＨＰ３が備えるイコライザ回路ＥＱＣにより、信号波形の立ち上がりを急峻化するように信号補正を行う。また、チップ部品ＣＨＰ３が搭載される位置を工夫することにより、信号の反射を利用して信号波形の振幅を増幅する信号補正を行う。信号波形の振幅は、伝送距離が長くなる程減衰する。このため、半導体チップＣＨＰ１からの出力信号は、チップ部品ＣＨＰ３に入力される時点での減衰量が小さく、振幅の増幅効果が大きい。一方、半導体チップＣＨＰ１への入力信号は、半導体チップＣＨＰ１の近傍では、振幅の減衰が大きい。言い換えれば、半導体チップＣＨＰ１への入力信号は、半導体チップＣＨＰ１の近傍では、振幅が小さくなっている。このため、インバータなど、アクティブ素子を用いた増幅回路を用いない本実施の形態のゲイン増幅回路の場合、入力信号に対する増幅効果は、出力信号に対する増幅効果と比較して低い。したがって、本実施の形態の場合、相対的に振幅の増幅効果が高い出力信号の信号伝送経路ＳＧＰＴにチップ部品ＣＨＰ３を接続している。
また、本実施の形態の場合、図５に示すように、出力信号を伝送する配線Ｔｗ２と入力信号を伝送する配線Ｒｗとは、互いに異なる配線層に形成されている。配線Ｒｗは配線Ｔｗ２よりも下層に配置されている。言い換えれば、配線基板ＳＵＢ１は、チップ部品ＣＨＰ３を経由せずに、半導体チップＣＨＰ１に入力される入力信号が伝送される配線Ｒｗと、配線層ＷＬ３と上面２ｔとの間にあり、かつ、配線Ｒｗが配置される配線層ＷＬ４と、を有する。このように、チップ部品ＣＨＰ３を経由しない信号伝送経路の一部分である配線Ｒｗを配線層ＷＬ２よりも下層に配置することにより、配線層ＷＬ２のレイアウトに余裕を持たせることができる。
また、本実施の形態のように、ＰＡＭ４を利用して通信する場合でも、データ転送レートを向上させるためには、高周波信号を伝送する必要がある。このため、信号の波長が短いので、図１０に示す経路距離ＬＰ１が短くなる。例えば、信号ＳＧ１、ＳＧ２の周波数が１４ＧＨｚであり、信号伝送経路の周囲の誘電体の比誘電率を４とした場合、経路距離ＬＰ１は、約０．６７ｍｍ以上、２．３４ｍｍ以下にする。また例えば、信号ＳＧ１、ＳＧ２の周波数が２５．６ＧＨｚであり、信号伝送経路の周囲の誘電体の比誘電率を４とした場合、経路距離ＬＰ２は、約０．３６ｍｍ以上、１．２８ｍｍ以下である。このように、経路距離ＬＰ１が短いので、図３に示すように、平面視において、半導体チップＣＨＰ１とチップ部品ＣＨＰ３との離間距離を短くする必要がある。この結果、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の電気的な接続部分を封止するアンダフィル樹脂ＵＦと、チップ部品ＣＨＰ３と配線基板ＳＵＢ１との間の電気的な接続部分を封止するアンダフィル樹脂ＵＦと、をそれぞれ別々に形成することが難しい。したがって、図３に示すように、平面視において、アンダフィル樹脂ＵＦは、半導体チップＣＨＰ１が配置された領域、および複数のチップ部品ＣＨＰ３が配置された領域を囲むように配置される。言い換えれば、半導体チップＣＨＰ１および複数のチップ部品ＣＨＰ３のそれぞれは、一体に形成されたアンダフィル樹脂ＵＦに接している。
図１７は、図３のＢ部の拡大平面図である。図３に示すように、配線基板ＳＵＢ１の上面２ｔ上には、複数のチップ部品ＣＨＰ３が搭載される。図１７に示すように、平面視において複数のチップ部品ＣＨＰ３のそれぞれは、長辺４ｓＬ１、長辺４ｓＬ１の反対側の長辺４ｓＬ２、長辺４ｓＬ１と交差する短辺４ｓＳ１、および短辺４ｓＳ１の反対側の短辺４ｓＳ２を有する。複数のチップ部品ＣＨＰ３のそれぞれは、平面視において短辺４ｓＳ１が半導体チップＣＨＰ１（詳しくは半導体チップＣＨＰ１の辺３ｓ）と対向し、かつ、長辺４ｓＬ１および長辺４ｓＬ２がＸ方向に延びるように、配線基板ＳＵＢ１（図３参照）上に搭載される。
このように、半導体チップＣＨＰ１と対向するように、複数のチップ部品ＣＨＰ３が配列される場合において、チップ部品の配列方向（図３および図１７の場合はＹ方向）におけるチップ部品ＣＨＰ３の専有面積に着目すると、図１７に示すように短辺４ｓＳ１（または短辺４ｓＳ２）が半導体チップＣＨＰ１と対向するように配列することで、上記専有面積を小さくできる。
例えば、図３において、Ｙ方向に沿って配列されるチップ部品ＣＨＰ３の数は、出力信号が伝送される信号伝送経路の数によって規定される。複数のチップ部品ＣＨＰ３のそれぞれの短辺４ｓＳ１が半導体チップＣＨＰ１の辺３ｓと対向している場合、隣り合うチップ部品ＣＨＰ３の離間距離ＧＰ１（図１７参照）を長くできる。逆に言えば、隣り合うチップ部品ＣＨＰ３の離間距離ＧＰ１を短くすることにより、Ｙ方向に沿って配列されるチップ部品の実装密度を高くすることができる。
また、図１７に示す離間距離ＧＰ１を長くすることにより、以下の効果が得られる。半導体装置ＰＫＧ１の製造工程は、図５に示す配線基板ＳＵＢ１を準備する基板準備工程を含む。半導体装置ＰＫＧ１の製造工程は、上記基板準備工程の後、半導体チップＣＨＰ１を、半導体チップＣＨＰ１の表面３ｔと、配線基板ＳＵＢ１の上面２ｔとが対向するように、配線基板ＳＵＢ１上に搭載する、半導体チップ搭載工程を含む。また、半導体装置ＰＫＧ１の製造工程は、上記基板準備工程の後、チップ部品ＣＨＰ３を、チップ部品ＣＨＰ３の表面４ｔと、配線基板ＳＵＢ１の上面２ｔとが対向するように、配線基板ＳＵＢ１上に搭載する、チップ部品搭載工程を含む。
本実施の形態の場合、図５に示す突起電極３ＢＰおよび突起電極４ＢＰは、それぞれ半田材料を含む。半田材料を含む導電性部材を利用するフリップチップ接続方式の場合、リフロー処理と呼ばれる加熱処理を行い、突起電極３ＢＰ、４ＢＰに含まれる半田成分を溶融させることにより、突起電極３ＢＰおよび４ＢＰと端子２ＰＤおよび５ＰＤとをそれぞれ接続する。この時、半田の濡れ性を向上させるため、フラックスなどの活性材料を介在させた状態でリフロー処理を行う。活性材料を利用することにより、複数の突起電極３ＢＰおよび４ＢＰのそれぞれの接合信頼性を向上させることができる。ただし、活性材料を利用する場合、リフロー処理後に活性材料の残渣を除去する洗浄工程が必要になる場合がある。この時、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の空間から、活性材料の残渣を外部に排出するため、洗浄液の流動性を良好にすることが好ましい。半導体チップＣＨＰ１の周囲に、複数のチップ部品ＣＨＰ３が搭載されている場合、図１７に示す離間距離ＧＰ１を長くすることにより、洗浄液の流動性を向上させることができる。つまり、本実施の形態によれば、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の空間から、活性材料の残渣を容易に外部に排出することができる。
＜第２配線層以下のレイアウト例＞
次に、図５に示す配線層ＷＬ２〜配線層ＷＬ５までの各配線層における導体パターンのレイアウト例について説明する。図１８は、図１２に示す配線基板の第２層目の配線層の平面図である。図１９は、図１２に示す配線基板の第３層目の配線層の平面図である。図２０は、図１２に示す配線基板の第４層目の配線層の平面図である。図２１は、図１２に示す配線基板の第５層目の配線層の平面図である。
図１８から図２１において、各伝送経路に供給される信号や電位の種類を識別するため、複数の導体パターンのそれぞれにハッチングや模様を付している。ハッチングや模様の種類は図６や図７におけるルールと同様のルールで付している。また、図１８および図２０では、配線Ｔｗ１（図１８参照）、Ｔｗ２（図１８参照）、およびＲｗ（図２０参照）を太線で示している。配線Ｔｗ１、Ｔｗ２、およびＲｗのそれぞれの周囲の導体パターン２ＣＰｓには図１５に示す開口部２ＣＰＨのような開口部が形成され、配線Ｔｗ１、Ｔｗ２、およびＲｗのそれぞれはその開口部内に配置されている。このため、配線Ｔｗ１、Ｔｗ２、およびＲｗのそれぞれは、導体パターン２ＣＰｓとは離間している。図１８および図２０では、配線Ｔｗ１、Ｔｗ２、およびＲｗのそれぞれの周囲の開口部は図示を省略している。
図１８に示すように配線層ＷＬ２には、複数の配線Ｔｗ１および複数の配線Ｔｗ２が配置されている。配線Ｔｗ１および配線Ｔｗ２は互いに電気的に接続されている。配線Ｔｗ１を含む信号伝送経路において、図５に示す配線層ＷＬ２と配線層ＷＬ３とを電気的に接続するビア２ｖＴは、図１８に示す平面視において、配線基板ＳＵＢ１の辺２ｓの近傍に配置されることが好ましい。しかし、上記したように、配線Ｔｗ１は、信号の振幅を増幅する回路の一部として機能させるため、信号の波長に応じて長さが規定される。特に、信号が高周波信号であれば、配線Ｔｗ１の長さを短くする必要があり、配線Ｔｗ１のみでは、配線基板ＳＵＢ１の辺２ｓの近傍まで信号伝送経路を引き出すことが難しい。そこで、本実施の形態の場合、配線層ＷＬ２に、配線Ｔｗ１に加え、配線Ｔｗ２が配置される。配線Ｔｗ２は、信号の振幅を増幅する回路とは別に設けられるため、その経路距離に制限はない。したがって、配線Ｔｗ２を信号伝送経路に介在させることにより、配線層ＷＬ２で、信号伝送経路を自由にレイアウトすることが可能になる。配線Ｔｗ２の一方の端部は、チップ部品ＣＨＰ３（図１７参照）と重なる領域ＣＨＲ３に配置され、配線Ｔｗ２の他方の端部は、上記一方の端部よりも、配線基板ＳＵＢ１の周縁の一辺に近い位置にある。
また、配線層ＷＬ２の領域ＣＨＲ１には、電源電位が供給される大面積の導体パターン２ＣＰｄが配置される。配線層ＷＬ２にある導体パターン２ＣＰｄの面積は、図１２に示す配線層ＷＬ１の複数の導体パターン２ＣＰｄのそれぞれの面積より大きい。半導体チップＣＨＰ１（図５参照）の近傍に、電源電位が供給される大面積の導体パターン２ＣＰｄが配置されることにより、半導体チップＣＨＰ１に対する電力供給を安定化させることができる。また、導体パターン２ＣＰｄは、複数の配線Ｔｗ１、Ｔｗ２を含む出力信号の信号伝送経路とは重ならない。同様に、導体パターン２ＣＰｄは、複数の配線Ｒｗ（図２０参照）を含む出力信号の信号伝送経路とは重ならない。このため、導体パターン２ＣＰｄに電源電位が供給されることによる信号伝送経路へのノイズ影響を低減できる。
また、配線層ＷＬ２の導体パターン２ＣＰｄの周囲には、基準電位が供給される大面積の導体パターン２ＣＰｓが配置される。導体パターン２ＣＰｓは、複数の配線Ｔｗ１および複数の配線Ｔｗ２の周囲に、複数の配線Ｔｗ１および複数の配線Ｔｗ２と離間するように配置される。配線Ｔｗ１および配線Ｔｗ２から生じる電磁波は、導体パターン２ＣＰｓにより遮蔽される。
また、配線層ＷＬ２の領域ＣＨＲ１には、半導体チップＣＨＰ１（図５参照）への入力信号が伝送される信号伝送経路の一部を構成する複数の導体パターン２ＣＰｒが配置される。複数の導体パターン２ＣＰｒのそれぞれは、導体パターン２ＣＰｓの開口部２ＣＰＨ（図１５参照）内に、導体パターン２ＣＰｓと離間するように配置されている。
図１９に示すように、配線層ＷＬ３には、導体パターン２ＣＰｓが形成される。配線層ＷＬ３の大部分は、導体パターン２ＣＰｓに覆われる。導体パターン２ＣＰｓは、ビア２ｖｓ（図１４参照）を介して図１８に示す配線層ＷＬ２の導体パターン２ＣＰｓと電気的に接続される。配線層ＷＬ３の領域ＣＨＲ２には、出力信号が伝送される信号伝送経路の一部を構成する複数の導体パターン２ＣＰｔが配置される。複数の導体パターン２ＣＰｔのそれぞれは、導体パターン２ＣＰｓの開口部内に、導体パターン２ＣＰｓと離間するように配置されている。複数の導体パターン２ＣＰｔのそれぞれは、ビア２ｖＴ（図５参照）を介して図１８に示す配線層ＷＬ２の配線Ｔｗ２と電気的に接続されている。図１８に示す配線Ｔｗ２の端部と図１９に示す導体パターン２ＣＰｔとは、平面視において、互いに重なる。
また、配線層ＷＬ３の領域ＣＨＲ１には、半導体チップＣＨＰ１（図５参照）への入力信号が伝送される信号伝送経路の一部を構成する複数の導体パターン２ＣＰｒが配置される。複数の導体パターン２ＣＰｒのそれぞれは、導体パターン２ＣＰｓの開口部２ＣＰＨ（図１５参照）内に、導体パターン２ＣＰｓと離間するように配置されている。複数の導体パターン２ＣＰｒのそれぞれは、ビア２ｖＲ（図１４参照）を介して図１８に示す配線層ＷＬ２の導体パターン２ＣＰｒと電気的に接続されている。図１８に示す導体パターン２ＣＰｒと図１９に示す導体パターン２ＣＰｒとは、平面視において、互いに重なる。
また、配線層ＷＬ３の領域ＣＨＲ１には、複数の導体パターン２ＣＰｄが配置される。複数の導体パターン２ＣＰｄのそれぞれは、ビア２ｖ（図５参照）を介して図１９に示す配線層ＷＬ２の導体パターン２ＣＰｄと電気的に接続される。複数の導体パターン２ＣＰｄのそれぞれは、導体パターン２ＣＰｓと離間する。
図２０に示すように配線層ＷＬ４には、複数の配線Ｒｗが配置されている。配線Ｒｗを含む信号伝送経路において、図５に示す配線層ＷＬ４と配線層ＷＬ３とを電気的に接続するビア２ｖは、図２０に示す平面視において、配線基板ＳＵＢ１の辺２ｓの近傍に配置されることが好ましい。このため、複数の配線Ｒｗのそれぞれは、平面視において、領域ＣＨＲ１と領域ＣＨＲ２とを跨ぐように延びる。配線Ｒｗの一方の端部は、領域ＣＨＲ１に配置され、配線Ｒｗの他方の端部は、上記一方の端部よりも、配線基板ＳＵＢ１の周縁の一辺に近い位置にある。配線Ｒｗの一方の端部は、領域ＣＨＲ１において、図１９に示す導体パターン２ＣＰｒとビア２ｖＲ（図１４参照）を介して電気的に接続される。本実施の形態の例では、配線Ｒｗは、図１８に示す配線層ＷＬ２の配線Ｔｗ１および配線Ｔｗ２と重なる。図１４に示すように配線Ｒｗと配線Ｔｗ１との間、および配線Ｒｗと配線Ｔｗ２との間、には、導体パターン２ＣＰｓが介在する。このため、配線Ｒｗが配線Ｔｗ１および配線Ｔｗ２と重なる状態で配置される場合でも、信号伝送経路間のクロストークノイズを低減できる。
また、配線層ＷＬ４の領域ＣＨＲ１には、電源電位が供給される大面積の導体パターン２ＣＰｄが配置される。配線層ＷＬ４にある導体パターン２ＣＰｄの面積は、図１２に示す配線層ＷＬ１の複数の導体パターン２ＣＰｄのそれぞれの面積より大きい。導体パターン２ＣＰｄは、ビア２ｖ（図５参照）を介して図１９に示す配線層ＷＬ３の複数の導体パターン２ＣＰｄのそれぞれと電気的に接続される。
また、配線層ＷＬ４の導体パターン２ＣＰｄの周囲には、基準電位が供給される大面積の導体パターン２ＣＰｓが配置される。導体パターン２ＣＰｓは、ビア２ｖｓ（図１４参照）を介して図１９に示す配線層ＷＬ３の導体パターン２ＣＰｓと電気的に接続される。導体パターン２ＣＰｓは、複数の配線Ｒｗの周囲に、複数の配線Ｒｗと離間するように配置される。配線Ｒｗから生じる電磁波は、導体パターン２ＣＰｓにより遮蔽される。また、配線層ＷＬ４の導体パターン２ＣＰｄの内側には、複数の導体パターン２ＣＰｓが配置される。複数の導体パターン２ＣＰｓのそれぞれは、ビア２ｖｓを介して図１９に示す配線層ＷＬ３の導体パターン２ＣＰｓと電気的に接続される。
図２１に示すように、配線層ＷＬ５には、導体パターン２ＣＰｓが形成される。配線層ＷＬ５の大部分は、導体パターン２ＣＰｓに覆われる。導体パターン２ＣＰｓは、ビア２ｖｓ（図１４参照）を介して図２０に示す配線層ＷＬ４の導体パターン２ＣＰｓと電気的に接続される。配線層ＷＬ５の領域ＣＨＲ２には、出力信号が伝送される信号伝送経路の一部を構成する複数の導体パターン２ＣＰｔが配置される。複数の導体パターン２ＣＰｔのそれぞれは、導体パターン２ＣＰｓの開口部内に、導体パターン２ＣＰｓと離間するように配置されている。複数の導体パターン２ＣＰｔのそれぞれは、ビア２ｖＴ（図５参照）を介して図１８に示す配線層ＷＬ２の配線Ｔｗ２と電気的に接続されている。図１８に示す配線Ｔｗ２の端部と、図２１に示す導体パターン２ＣＰｔとは、平面視において、互いに重なる。
また、配線層ＷＬ５の領域ＣＨＲ２には、半導体チップＣＨＰ１（図５参照）への入力信号が伝送される信号伝送経路の一部を構成する複数の導体パターン２ＣＰｒが配置される。複数の導体パターン２ＣＰｒのそれぞれは、導体パターン２ＣＰｓの開口部内に、導体パターン２ＣＰｓと離間するように配置されている。複数の導体パターン２ＣＰｒのそれぞれは、ビア２ｖＲ（図１４参照）を介して図２０に示す配線層ＷＬ４の配線Ｒｗと電気的に接続されている。図２０に示す配線Ｒｗの端部と図２１に示す導体パターン２ＣＰｒとは、平面視において、互いに重なる。
また、配線層ＷＬ５の領域ＣＨＲ１には、複数の導体パターン２ＣＰｄが配置される。複数の導体パターン２ＣＰｄのそれぞれは、ビア２ｖ（図５参照）を介して図２１に示す配線層ＷＬ４の導体パターン２ＣＰｄと電気的に接続される。複数の導体パターン２ＣＰｄのそれぞれは、導体パターン２ＣＰｓと離間する。
配線層ＷＬ５の領域ＣＨＲ１には、導体パターン２ＣＰｓおよび複数の導体パターン２ＣＰｄがあるが、信号伝送経路を構成する導体パターン２ＣＰは配置されない。このため、配線層ＷＬ５より下層の配線層（図５に示す配線層ＷＬ６〜配線層ＷＬ１０）のそれぞれにおいて、領域ＣＨＲ１は、電源電位の供給経路または基準電位の供給経路として大面積の導体パターン２ＣＰを配置することができる。
図５に示すように、配線層ＷＬ５に配置される複数の導体パターン２ＣＰのそれぞれは、スルーホール配線２ＴＨＷを介して配線層ＷＬ６と電気的に接続される。以下、配線層ＷＬ６から配線層ＷＬ９の各配線層については、配線層ＷＬ５と同様（ただし、領域ＣＨＲ１に大面積の導体パターン２ＣＰｄを配置する場合がある）なので、図示は省略する。
＜製造方法＞
次に、上記した半導体装置の製造方法について説明する。図２２は、図５に示す半導体装置の製造フローの一例を示す説明図である。図２３は、図５に示す半導体チップ搭載工程およびチップ部品搭載工程を説明する拡大断面図である。図２４は、図５に示すリフロー工程を説明する拡大断面図である。
図２２に示すように、半導体装置ＰＫＧ１（図５参照）の製造工程は、図５に示す配線基板ＳＵＢ１を準備する基板準備工程を含む。半導体装置ＰＫＧ１の製造工程は、上記基板準備工程の後、半導体チップＣＨＰ１を、半導体チップＣＨＰ１の表面３ｔと、配線基板ＳＵＢ１の上面２ｔとが対向するように、配線基板ＳＵＢ１上に搭載する、半導体チップ搭載工程を含む。また、半導体装置ＰＫＧ１の製造工程は、上記基板準備工程の後、チップ部品ＣＨＰ３を、チップ部品ＣＨＰ３の表面４ｔと、配線基板ＳＵＢ１の上面２ｔとが対向するように、配線基板ＳＵＢ１上に搭載する、チップ部品搭載工程を含む。
半導体チップ搭載工程およびチップ部品搭載工程は、いずれの工程が先でも良い。ただし、図１４に示す突起電極３ＢＰの少なくとも一部を溶融させることで、電極３ＰＤと端子２ＰＤとを電気的に接続し、突起電極４ＢＰの少なくとも一部を溶融させることで、電極４ＰＤと端子５ＰＤとを電気的に接続する、リフロー工程（図９参照）は、図２２に示すように一括で行うことが好ましい。
半導体チップ搭載工程およびチップ部品搭載工程では、まず、図２３に示すように、配線基板ＳＵＢ１の上面２ｔにおいて絶縁層ＳＲ１から露出する複数の端子２ＰＤおよび複数の端子５ＰＤのそれぞれの上に、半田ペーストＳＤＰを塗布する。半田ペーストＳＤＰは、半田成分と、半田の表面活性を向上させるフラックス成分とを含む。半導体チップ搭載工程では、半導体チップＣＨＰ１の表面３ｔを、を配線基板ＳＵＢ１に近づける。これにより、複数の突起電極３ＢＰのそれぞれは、半田ペーストＳＤＰと接触する。同様に、チップ部品搭載工程では、チップ部品ＣＨＰ３の表面４ｔを、配線基板ＳＵＢ１に近づける。これにより、複数の突起電極４ＢＰのそれぞれは、半田ペーストＳＤＰと接触する。
次に、リフロー工程では、半導体チップＣＨＰ１およびチップ部品ＣＨＰ３のそれぞれが、半田ペーストＳＤＰ上に搭載された状態の配線基板ＳＵＢ１を加熱する。これにより、半田ペーストＳＤＰに含まれるフラックス成分が周囲に染み出る。突起電極３ＢＰおよび突起電極４ＢＰの表面、あるいは端子２ＰＤ、５ＰＤの表面が仮に酸化されている状態であった場合でも、フラックス成分に接触することで、活性化される。そして、突起電極３ＢＰ、突起電極４ＢＰ、および半田ペーストＳＤＰの温度が、これらに含まれる半田成分の融点を超えると、半田が溶融して一体化する、所謂、濡れた状態になる。突起電極３ＢＰおよび突起電極４ＢＰを冷却すると、図２４に示すように端子２ＰＤと電極３ＰＤとは突起電極３ＢＰを介して電気的に接続される。また、端子５ＰＤと電極４ＰＤとは、突起電極４ＢＰを介して電気的に接続される。この時、突起電極３ＢＰおよび突起電極４ＢＰの周囲には、フラックス成分の残渣が残留する場合がある。このため、図２２に示すように、リフロー工程の後、洗浄工程を行い、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の空間、およびチップ部品ＣＨＰ３と配線基板ＳＵＢ１の間の空間から、フラックス成分の残渣を外部に排出する。この時、チップ部品ＣＨＰ３は、平面積が小さいので、チップ部品ＣＨＰ３と配線基板ＳＵＢ１の間の空間は容易に洗浄できる。一方、半導体チップＣＨＰ１の平面積はチップ部品ＣＨＰ３の平面積と比較して大きいので、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の空間は、チップ部品ＣＨＰ３と配線基板ＳＵＢ１の間の空間よりは洗浄し難いため、洗浄液が流れやすくすることが好ましい。特に、本実施の形態のように、半導体チップＣＨＰ１の近傍に複数のチップ部品ＣＨＰ３が搭載される場合、チップ部品ＣＨＰ３が洗浄液の流れを阻害する要因になる可能性がある。
そこで、上記した図１７に示すように、複数のチップ部品ＣＨＰ３は、複数のチップ部品ＣＨＰ３のそれぞれの短辺４ｓＳ１が半導体チップＣＨＰ１の辺３ｓと対向するように配置される。これにより、隣り合うチップ部品ＣＨＰ３の離間距離ＧＰ１（図１７参照）を長くできる。この結果、洗浄液の流動性がチップ部品ＣＨＰ３により阻害され難くなる。また、図５に示すように、チップ部品ＣＨＰ３の厚さは、半導体チップＣＨＰ１の厚さより薄い。チップ部品ＣＨＰ３の裏面４ｂ（図３参照）から配線基板ＳＵＢ１の上面２ｔまでの距離は、半導体チップＣＨＰ１の裏面３ｂから配線基板ＳＵＢ１の上面２ｔまでの距離より短い。これにより、洗浄液がチップ部品ＣＨＰ３の裏面４ｂ上を流れやすくなるので、洗浄液の流動性が向上する。
また、図２２に示すように、半導体装置の製造方法は、洗浄工程の後、図１４に示すように、半導体チップＣＨＰ１と配線基板ＳＵＢ１との間の空間、およびチップ部品ＣＨＰ３と配線基板ＳＵＢ１の間の空間を埋めるように、アンダフィル樹脂ＵＦを供給する工程を含む。これにより、複数の突起電極３ＢＰおよび複数の突起電極４ＢＰの周囲は保護される。
なお、上記の説明中、いくつかの変形例について説明したが、以下では、既に説明した変形例以外の代表的な変形例について説明する。
＜変形例１＞
例えば、図５に示す半導体装置ＰＫＧ１の場合、チップ部品ＣＨＰ３が配線基板ＳＵＢ１上に搭載されている実施態様について説明した。ただし、図１０に示すチップ部品ＣＨＰ３の電極４ＰＤ１と、図６に示す半導体チップＣＨＰ１の信号電極Ｔｘとの経路距離ＬＰ１が、上記したように、信号の波長に対応した関係を満たす長さになっていれば、チップ部品ＣＨＰ３が配線基板ＳＵＢ１上に搭載されていなくても良い。
例えば、図示は省略するが、チップ部品ＣＨＰ３が、図５に示す配線基板ＳＵＢ１の配線層ＷＬ１と配線層ＷＬ５との間に埋め込まれていても良い。あるいは、半導体チップＣＨＰ１およびチップ部品ＣＨＰ３のそれぞれが、インタポーザ基板を介して配線基板ＳＵＢ１上に搭載されていても良い。インタポーザ基板として、半導体基板を利用すれば、インタポーザ基板に微細な配線層を設けることができる。
＜変形例２＞
また、図１４に示す例では、半導体チップＣＨＰ１の電極３ＰＤと配線基板ＳＵＢ１の端子２ＰＤとを電気的に接続する突起電極３ＢＰ、およびチップ部品ＣＨＰ３の電極４ＰＤと配線基板ＳＵＢ１の端子５ＰＤとを電気的に接続する突起電極４ＢＰが、半田バンプである突起電極３ＢＰである例について説明した。しかし、突起電極３ＢＰおよび突起電極４ＢＰには種々の変形例がある。例えば、電極３ＰＤと配線基板ＳＵＢ１の端子２ＰＤとを電気的に接続する突起電極３ＢＰ、あるいは、電極４ＰＤと端子５ＰＤとを電気的に接続する突起電極４ＢＰが、柱状に延びる金属部材であるピラーバンプと、半田材と、を含んでいる場合もある。ピラーバンプ（Ｃｕピラー）は、銅（Ｃｕ）を主成分とする金属から成り、端子２ＰＤと対向する先端面を備える。また、半田材は、ピラーバンプの先端面に接合される。この場合、半田バンプである突起電極３ＢＰ、４ＢＰと比較して、半田材の使用量が少ない。
また、銅を主成分とする金属から成るピラーバンプと銅を主成分とする金属から成る端子２ＰＤとを直接接合する場合もある。この場合、ピラーバンプと端子２ＰＤとの間に半田が介在しないので、接合部が破壊し難くなる。また、フラックス成分を用いない接合方法を利用することができれば、図２２を用いて説明した洗浄工程を行わなくて良い。
＜変形例３＞
また、図５に示す半導体装置ＰＫＧ１の場合、複数の端子２ＰＤと、配線層ＷＬ１との接続構造の説明を判り易くするため、単純化された構成例について説明した。しかし、上記した技術およびその変形例は、種々の構成の半導体装置に適用できる。例えば、半導体装置ＰＫＧ１は配線基板ＳＵＢ１上に１個の半導体チップＣＨＰ１が搭載されている。しかし、半導体チップＣＨＰ１を含む電子部品の数は１個に限定されない。例えば、配線基板ＳＵＢ１上に複数の半導体チップが搭載された、マルチチップモジュールに適用しても良い。また、半導体チップＣＨＰ１の他にコンデンサやインダクタなどの電子部品が搭載されていても良い。例えば、交流信号の信号伝送経路の途中にコンデンサを直列で接続することにより、交流信号中の直流成分をカットすることができる。直流成分をカットする目的で信号伝送経路中に接続されるコンデンサは、ＤＣカットコンデンサと呼ばれ、配線基板ＳＵＢ１上に搭載される場合がある。また、半導体チップＣＨＰ１への電源供給を安定化させる観点から、電源供給経路中にバイパスコンデンサを挿入する場合がある。このバイパスコンデンサを配線基板ＳＵＢ１上に搭載しても良い。
また例えば、図２５に示す半導体装置ＰＫＧ４の場合、半導体チップＣＨＰ１の裏面３ｂに、放熱板（ヒートスプレッダ、放熱部材）ＨＳが貼り付けられている。放熱板ＨＳは、例えば、配線基板ＳＵＢ１よりも熱伝導率が高い金属板であって、半導体チップＣＨＰ１で発生した熱を外部に排出する機能を備えている。また、放熱板ＨＳは、接着材（放熱樹脂）ＢＤｈｓを介して半導体チップＣＨＰ１の裏面３ｂに貼り付けられている。接着材ＢＤｈｓは、例えば、多数の金属粒子やフィラ（例えばアルミナなど）を含有させることにより、アンダフィル樹脂ＵＦよりも熱伝導率が高くなっている。
また、図２５に示す例では、半導体チップＣＨＰ１の周囲には、放熱板ＨＳを支持する支持枠（スティフナリング）ＳＦＲが固定されている。放熱板ＨＳは、半導体チップＣＨＰ１の裏面３ｂおよび支持枠ＳＦＲに接着固定されている。半導体チップＣＨＰ１の周囲に金属性の支持枠ＳＦＲを固定することで、配線基板ＳＵＢ１の反り変形を抑制することができるので、実装信頼性を向上させる観点から好ましい。また、半導体チップＣＨＰ１の周囲を囲むように設けられた支持枠ＳＦＲに、放熱板ＨＳを接着固定することで、放熱板ＨＳの平面積を大きくすることができる。つまり放熱板ＨＳの表面積を大きく確保することにより放熱性能を向上でき、かつ半導体チップＣＨＰ１上に安定的に固定する観点から、放熱板ＨＳを支持枠ＳＦＲに接着固定することが好ましい。
＜変形例４＞
また、図２では、信号伝送の例として、差動信号を伝送する実施態様を取り上げて説明した。ただし、信号伝送方式は、差動信号には限定されず、１種類の信号を一つの信号伝送経路により伝送する、シングルエンド方式でも良い。
＜変形例５＞
また、図７に示す例では、チップ部品ＣＨＰ３は、インダクタ素子ＰＥＬおよび二つの抵抗素子ＰＥＲから成るＬＲ回路により、イコライザ回路ＥＱＣを構成する例を示した。ただし、イコライザ回路ＥＱＣには種々の変形例がある。例えば、インダクタ素子ＰＥＬとキャパシタ素子を備えたＬＣ回路、あるいは、インダクタ素子ＰＥＬ、抵抗素子ＰＥＲ、およびキャパシタ素子を備えたＬＣＲ回路、や、抵抗素子ＰＥＲとキャパシタ素子とから成るＲＣ回路など、種々の構成を適用できる。
また、図７に示す例では、チップ部品ＣＨＰ３の複数の電極４ＰＤは、信号が入力または出力される電極のみにより構成され、電源電位や基準電位が供給される電極４ＰＤは含まれない。ただし、変形例としては、例えば、参照電位として、基準電位が供給される電極４ＰＤが含まれていても良い。
また、図７に示す例では、チップ部品ＣＨＰ３は受動素子ＰＥのみから成り、トランジスタなどの能動素子を含まない。変形例としては、例えば、上記した信号の振幅の増幅以外の目的で、能動素子を含む場合がある。ただし、チップ部品ＣＨＰ３が能動素子を含む場合、能動素子を駆動するための電源電位をチップ部品ＣＨＰ３に供給する必要がある。この場合、電極４ＰＤに接続する配線経路が複雑化するので、図７に示すように、チップ部品ＣＨＰ３が能動素子を含まないことが好ましい。
＜変形例６＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。
その他、上記実施の形態に記載された内容の一部を以下に記載する。
〔付記１〕
以下の工程を含む半導体装置の製造方法：
（ａ）第１主面、第１主面の反対側の第２主面、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、第１表面、前記第１表面の反対側の第１裏面、および前記第１表面に配列される第１電極パッドを備える半導体チップを、前記第１表面と前記配線基板の前記第１主面とが対向するように、前記配線基板上に搭載する工程；
（ｃ）前記（ａ）工程の後、第２表面、前記第２表面の反対側の第２裏面、および前記第２表面に配列される複数の第２電極パッドを備えるチップ部品を、前記第２表面と前記配線基板の前記第１主面とが対向するように、前記配線基板上に搭載する工程；
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記第１半導体チップと前記配線基板との間、および前記第１チップ部品と前記配線基板との間、を洗浄する工程；
前記第１半導体チップは、第１回路と、前記第１表面に配置され、前記第１回路に電気的に接続され、第１信号を伝送する前記第１電極パッドと、を有し、
前記第１チップ部品は、前記第１電極パッドと電気的に接続され、複数種類の受動素子を含み、前記第１信号の信号波形を補正する第２回路と、前記第２表面に配置され、前記第１電極パッドおよび前記第２回路に電気的に接続される前記第２電極パッドと、を有し、
前記配線基板は、
半田を含む第１導電性部材を介して前記第１半導体チップの前記第１電極パッドと電気的に接続される第１端子と、
半田を含む第２導電性部材を介して前記第１チップ部品の前記第２電極パッドと電気的に接続される第２端子と、
前記第１端子および前記第２端子に電気的に接続される第１配線と、を有し、
前記第１半導体チップの前記第１電極パッドから前記第１チップ部品の前記第２電極パッドに至る経路距離は、前記第１信号の波長に対して、１／１６以上、かつ、３．５／１６以下である、半導体装置の製造方法。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
２ｂ 下面（面、主面、実装面、第２主面）
２Ｃｂ 下面
２ＣＰ，２ＣＰｄ，２ＣＰｒ，２ＣＰｓ，２ＣＰｔ 導体パターン
２ＣＰＨ 開口部
２ＣＲ 絶縁層（コア材、コア絶縁層）
２Ｃｔ 上面
２ｄ 配線
２ｅ 絶縁層
２ＬＤ ランド
２ＰＤ，５ＰＤ，５ＰＤ１，５ＰＤ２，５ＰＤｎ１，５ＰＤｎ２，５ＰＤｐ１，５ＰＤｐ２ 端子（パッド、ボンディングパッド、ボンディングリード、半導体チップ接続用端子）
２ｓ 辺
２ｔ 上面（面、主面、チップ搭載面、第１主面）
２ＴＨＷ スルーホール配線
２ｖ，２ｖＲ，２ｖｓ，２ｖＴ，２ｖＴ１，２ｖＴ２ ビア
３ｂ，４ｂ 裏面（主面、下面）
３ＢＰ，４ＢＰ 突起電極（バンプ電極）
３ＰＤ，４ＰＤ，４ＰＤ１，４ＰＤ１，４ＰＤｎ１，４ＰＤｎ２，４ＰＤｐ１，４ＰＤｐ２ 電極（パッド、電極パッド、ボンディングパッド）
３ＰＦ，４ＰＦ 絶縁膜（パッシベーション膜、保護絶縁膜）
３ｓ，４ｓ 辺
３ｔ，４ｔ 表面（主面、上面）
４ｓＬ１，４ｓＬ２ 長辺
４ｓＳ１，４ｓＳ２ 短辺
ＡＭ１，ＡＭ２ 矢印
ＢＤｈｓ 接着材（放熱樹脂）
Ｃ１，Ｃ２ 寄生容量
ＣＨＰ１，ＣＨＰ２ 半導体チップ
ＣＨＰ３ チップ部品
ＣＨＲ１ 領域（チップ重畳領域）
ＣＨＲ２ 領域（チップ非重畳領域、周辺領域）
ＣＨＲ３ 領域
ＣＨＲｓ 辺
ＤＳ，ＤＳｎ，ＤＳｐ 差動信号伝送経路
ＥＤＶ１ 電子装置（電子機器）
ＥＱＣ，ＥＱＣ１ イコライザ回路（信号補正回路）
ＧＰ１ 離間距離
ＨＳ 放熱板（ヒートスプレッダ、放熱部材）
ＩＯＰ１，ＩＯＰ２ 入出力回路
ＬＰ１，ＬＰ２ 経路距離
ＭＢ１ 配線基板（マザーボード、実装基板）
ＰＤＬ１，ＰＤＬ２，ＰＤＬ３ 列
ＰＥ 受動素子
ＰＥＬ インダクタ素子
ＰＥＲ，ＰＥＲ１，ＰＥＲ２ 抵抗素子
ＰＫＧ１，ＰＫＧ２，ＰＫＧ３，ＰＫＧ４ 半導体装置
Ｒｗ 配線（入力信号配線、信号配線、信号線）
Ｒｘ，Ｒｘｎ，Ｒｘｐ，Ｔｘ，Ｔｘｎ，Ｔｘｐ 信号電極（電極パッド）
Ｒｙ，Ｒｙｎ，Ｒｙｐ 端子（入力信号端子）
ＳＢ 半田ボール（半田材、外部端子、電極、外部電極）
ＳＤＰ 半田ペースト
ＳＦＲ 支持枠（スティフナリング）
ＳＧ１，ＳＧ２，ＳＧＡ，ＳＧＲ，ＳＧＴ 信号
ＳＧＰ，ＳＧＰＲ，ＳＧＰＴ 信号伝送経路
ＳＧＲ１，ＳＧＲ２，ＳＧＲ３，ＳＧＲ４ 反射波
ＳＲ１，ＳＲ２ 絶縁層
ＳＵＢ１ 配線基板
Ｔｗ１，Ｔｗ１ｎ，Ｔｗ１ｐ，Ｔｗ２，Ｔｗ２ｎ，Ｔｗ２ｐ 配線（出力信号配線、信号配線、信号線）
ＴｗＥ１，ＴｗＥ２ 端部（ビアランド）
ＴｗＬ 延在部
Ｔｙ，Ｔｙｎ，Ｔｙｐ 端子（出力信号端子）
ＵＦ アンダフィル樹脂（絶縁性樹脂）
Ｖｄ 電源電位電極
ＶＤＤ 電源電位
Ｖｓ 基準電位電極
ＶＳＳ 基準電位
Ｖｙｄ 端子（電源電位端子）
Ｖｙｓ 端子（基準電位電極）
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５，ＷＬ６，ＷＬ７，ＷＬ８，ＷＬ９，ＷＬ１０ 配線層

Claims (19)

  1. 第１主面、第１主面の反対側の第２主面、および前記第１主面と前記第２主面との間にある複数の配線層を備える配線基板と、
    第１表面、および前記第１表面の反対側の第１裏面を備え、前記第１表面と前記第１主面とが対向した状態で、前記配線基板上に搭載される第１半導体チップと、
    第２表面、および前記第２表面の反対側の第２裏面を備える第１チップ部品と、
    を有し、
    前記第１半導体チップは、第１回路と、前記第１表面に配置され、前記第１回路に電気的に接続され、第１信号を伝送する第１電極パッドと、を有し、
    前記第１チップ部品は、複数種類の受動素子を含み、前記第１信号の信号波形を補正する第２回路と、前記第２表面に配置され、前記第１電極パッドおよび前記第２回路に電気的に接続される第２電極パッドと、を有し、
    前記配線基板は、
    第１導電性部材を介して前記第１半導体チップの前記第１電極パッドと電気的に接続される第１端子と、
    前記第１端子および前記第１チップ部品の前記第２電極パッドに電気的に接続される第１配線と、を有し、
    前記第１半導体チップの前記第１電極パッドから前記第１チップ部品の前記第２電極パッドに至る経路距離は、前記第１信号の波長に対して、１／１６以上、かつ、３．５／１６以下である、半導体装置。
  2. 請求項１において、
    前記第１半導体チップの前記第１電極パッドは、前記配線基板の前記第１端子と対向し、
    前記第１チップ部品は、前記第２表面と前記第１主面とが対向した状態で前記配線基板上に搭載され、
    前記配線基板は、前記第１チップ部品の前記第２電極パッドと対向する位置に配置され、第２導電性部材を介して前記第１チップ部品の前記第２電極パッドと電気的に接続される第２端子を有し、
    前記第１配線は、前記第１端子および前記第２端子に電気的に接続される、半導体装置。
  3. 請求項２において、
    前記配線基板は、前記第１端子および前記第２端子が配置される第１配線層と、前記第１配線層と前記第２主面との間にあり、かつ、前記第１配線が配置される第２配線層と、を有し、
    前記第１配線は、第１ビアを介して前記第１端子に接続され、第２ビアを介して前記第２端子に電気的に接続される、半導体装置。
  4. 請求項３において、
    前記配線基板は、前記第２配線層と前記第２主面との間にある第３配線層、を有し、
    前記配線基板の厚さ方向において、前記第１配線層および前記第３配線層は、前記第２配線層の隣にあり、
    前記第１配線層および前記第３配線層のそれぞれには、基準電位が供給される第１導体パターンが配置され、
    前記配線基板の厚さ方向において、前記第１配線は、前記第１配線層の前記第１導体パターンと、前記第３配線層の前記第１導体パターンとの間に挟まれている、半導体装置。
  5. 請求項４において、
    前記第２配線層には、基準電位が供給される前記第１導体パターンが配置され、
    前記第２配線層の前記第１導体パターンには、第１開口部が設けられ、
    平面視において、前記第１配線は、前記第１開口部内に、前記第１導体パターンと離間するように配置される、半導体装置。
  6. 請求項３において、
    前記第１ビアは、前記第１配線の第１端部に接続され、
    前記第２ビアは、前記第１配線の第２端部に接続され、
    前記第１配線の前記第１端部から前記第２端部までの経路距離は、前記第１信号の波長に対して１／１６以上、かつ、３．５／１６未満である、半導体装置。
  7. 請求項１において、
    前記第１半導体チップが伝送する信号には、前記第１信号と対を成し、差動信号を構成する第２信号が含まれ、
    前記第１チップ部品には、前記第１信号および前記第２信号がそれぞれ入力され、
    前記第１チップ部品の前記第２回路は、前記第１信号の信号波形および前記第２信号の信号波形をそれぞれ補正する、半導体装置。
  8. 請求項２において、
    前記第１半導体チップが伝送する信号には、前記第１信号と対を成し、差動信号を構成する第２信号が含まれ、
    前記第１半導体チップは、前記第１表面に配置され、前記第２信号を伝送する第３電極パッド、を有し、
    前記第１チップ部品は、前記第１電極パッドおよび前記第３電極パッドと電気的に接続され、前記第１信号の信号波形および前記第２信号の信号波形をそれぞれ補正する前記第２回路と、前記第２表面に配置され、前記第３電極パッドおよび前記第２回路に電気的に接続される第４電極パッドと、を有し、
    前記配線基板は、
    第３導電性部材を介して前記第１半導体チップの前記第３電極パッドと電気的に接続される第３端子と、
    第４導電性部材を介して前記第１チップ部品の前記第４電極パッドと電気的に接続される第４端子と、
    前記第３端子および前記第４端子に電気的に接続される第２配線と、を有し、
    前記第１半導体チップの前記第３電極パッドから前記第１チップ部品の前記第４電極パッドに至る経路距離は、前記第２信号の波長に対して、１／１６以上、かつ、３．５／１６以下である、半導体装置。
  9. 請求項８において、
    前記第１チップ部品が有する複数の電極パッドは、
    前記第２電極パッドと、
    前記第２電極パッドと電気的に接続され、信号波形が補正された前記第１信号が出力される第５電極パッドと、
    前記第４電極パッドと、
    前記第４電極パッドと電気的に接続され、信号波形が補正された前記第２信号が出力される第６電極パッドと、
    から成り、
    前記第１チップ部品の前記複数の電極パッドには、前記第１チップ部品に電源電位を供給する電極パッド、および前記第１チップ部品に基準電位を供給する電極パッドは含まれない、半導体装置。
  10. 請求項９において、
    前記配線基板は、
    前記第１チップ部品の前記第２電極パッドと対向する前記第２端子と、
    前記第１チップ部品の前記第４電極パッドと対向する前記第４端子と、
    前記第１チップ部品の前記第５電極パッドと対向する第５端子と、
    前記第１チップ部品の前記第６電極パッドと対向する第６端子と、
    前記配線基板は、前記第１端子、前記第２端子、前記第３端子、前記第４端子、前記第５端子、および前記第６端子が配置される第１配線層と、
    を有し、
    前記第１配線層において、前記第２端子と前記第５端子との間、および前記第４端子と前記第６端子との間には、基準電位が供給される導体パターンが介在する、半導体装置。
  11. 請求項８において、
    前記配線基板は、前記第１端子および前記第２端子が配置される第１配線層と、
    前記第１配線層と前記第２主面との間にあり、かつ、前記第１配線、前記第２配線、および基準電位が供給される第１導体パターンが配置される第２配線層と、を有し、
    前記第２配線層の前記第１導体パターンには第１開口部が設けられ、
    平面視において、前記第１配線と前記第２配線とは、前記第１開口部内に、前記第１導体パターンと離間し、かつ互いに隣り合うように配置される、半導体装置。
  12. 請求項１１において、
    平面視において、前記第１配線および前記第２配線のそれぞれは、第１方向に沿って延び、
    平面視において、前記第１チップ部品は、前記第１配線および前記第２配線が延びる方向の延長線上に搭載される、半導体装置。
  13. 請求項１において、
    前記第１信号は、前記第１電極パッドから出力される出力信号である、半導体装置。
  14. 請求項４において、
    前記第１信号は、前記第１電極パッドから出力される送信信号であり、
    前記配線基板は、
    前記第１チップ部品を経由せずに、前記第１半導体チップに入力される入力信号が伝送される第３配線と、
    前記第３配線層と前記第２主面との間にあり、かつ、前記第３配線が配置される第４配線層と、
    を有する、半導体装置。
  15. 請求項２において、
    前記第１半導体チップと前記配線基板との間、および前記第１チップ部品と前記配線基板との間には、それぞれアンダフィル樹脂が配置され、
    平面視において、前記アンダフィル樹脂は、前記第１半導体チップが配置された領域、および前記第１チップ部品が配置された領域を囲むように配置される、半導体装置。
  16. 請求項２において、
    前記第１配線は、第１方向に沿って延び、
    前記配線基板の前記第１主面上には、前記第１チップ部品を含む複数のチップ部品が搭載され、
    平面視において、前記複数のチップ部品のそれぞれは、第１長辺、および第１長辺と交差する第１短辺を有し、
    前記複数のチップ部品のそれぞれは、平面視において前記第１短辺が前記第１半導体チップと対向し、かつ、前記第１長辺が前記第１方向に沿って延びるように、前記配線基板上に搭載される、半導体装置。
  17. 請求項１６において、
    前記第１導電性部材および前記第２導電性部材のそれぞれは、半田を含む、半導体装置。
  18. 請求項１において、
    前記第１チップ部品の前記第２回路は、前記複数種類の受動素子から構成され、かつ、前記第１チップ部品は、能動素子を含まない、半導体装置。
  19. 請求項１において、
    前記第１チップ部品の前記第２回路は、抵抗素子およびインダクタ素子を含む、半導体装置。
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WO2018125259A1 (en) * 2016-12-31 2018-07-05 Intel Corporation Electrical connector having offset contacts for minimizing or cancelling crosstalk
JP7288055B2 (ja) 2018-12-20 2023-06-06 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション 少なくとも２つのビアと接続されたコンデンサを備える多層フィルタ
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US11509276B2 (en) * 2018-12-20 2022-11-22 KYOCERA AVX Components Corporation Multilayer filter including a return signal reducing protrusion
US11595013B2 (en) 2018-12-20 2023-02-28 KYOCERA AVX Components Corporation Multilayer electronic device including a high precision inductor
CN111508901B (zh) * 2019-10-01 2022-01-25 威锋电子股份有限公司 集成电路芯片、封装基板及电子总成
JP7507061B2 (ja) * 2020-10-29 2024-06-27 ルネサスエレクトロニクス株式会社 電子装置および半導体装置
US11699645B2 (en) * 2021-11-18 2023-07-11 Renesas Electronics Corporation Semiconductor device having wiring substrate with lead-out wirings

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4855101B2 (ja) 2005-02-25 2012-01-18 三菱電機株式会社 信号伝送回路、ｉｃパッケージ及び実装基板
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