JP2011172173A - ミリ波回路モジュール及びそれを用いたミリ波送受信機 - Google Patents
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Abstract
【課題】電波吸収体を用いることなく、フリップチップ実装した半導体チップの特性劣化を抑制した実装形態を実現する。
【解決手段】フリップリップ実装での不要放射は、伝送線路の特性インピーダンス不連続部により反射し発生する。その要因は、伝送線路の形状が断続的な構造であり、オープンスタブと等価に値するGND導体から伸びる不要な導体による寄生容量パターンであり、ミリ波信号の波長のλ/2に相当するGNDパターンである。本発明では、導体パターンをテーパや曲線を用いて、マイクロストリップ線路からコプレーナ線路まで特性インピーダンスが連続的に変化する線路変換器を実現した。回路基板は多層基板で実現し、コプレーナ線路では、コプレーナ線路のギャップ間にミリ波信号の電磁波成分を集中させることが重要であるため、接地用下部電極に抜きパターンを設け、不要放射を抑制した。
【選択図】図2
【解決手段】フリップリップ実装での不要放射は、伝送線路の特性インピーダンス不連続部により反射し発生する。その要因は、伝送線路の形状が断続的な構造であり、オープンスタブと等価に値するGND導体から伸びる不要な導体による寄生容量パターンであり、ミリ波信号の波長のλ/2に相当するGNDパターンである。本発明では、導体パターンをテーパや曲線を用いて、マイクロストリップ線路からコプレーナ線路まで特性インピーダンスが連続的に変化する線路変換器を実現した。回路基板は多層基板で実現し、コプレーナ線路では、コプレーナ線路のギャップ間にミリ波信号の電磁波成分を集中させることが重要であるため、接地用下部電極に抜きパターンを設け、不要放射を抑制した。
【選択図】図2
Description
本発明は、ミリ波回路モジュール及びそれを用いたミリ波送受信機に係り、特に、ミリ波帯半導体回路をフリップチップ実装するミリ波回路モジュール及びそれを用いたミリ波送受信機に関する。
ミリ波帯半導体回路のチップ接続時の寄生インダクタンスを低減する実装手段として、フリップチップ実装が提言されている。
非特許文献1には、ミリ波帯でフリップチップ実装を適用する場合、バンプ径やボンディングパッド形状により、信号線路の不連続性による反射や不要キャパシタンス成分の影響が問題となるとの記述がある。
特許文献1には、図18に示すように、誘電体基板上の高周波部品の実装位置にて開口する抜き穴を穿設し、この抜き穴を挟んで、誘電体基板上に実装された高周波部品と対向する位置に電波吸収体を配置することにより、高周波部品の特性劣化(アイソレーション等)を十分に抑えるようにした発明が開示されている。
特許文献2には、線路変換部を、多層基板に作り込んだマイクロストリップ線路よりも低インピーダンスのリッジ形導波管部を有する垂直変換器と、多層基板に作り込んだ擬似導波管によるλ/4整合器とで構成し、これにより、インピーダンス整合器の長さを短くし、ミリ波帯送受信機のモジュール厚さを抑えた発明が開示されている。
「高速・高周波対応実装技術」あさひ高速印刷株式会社出版 2007年3月 第4章接続技術 4.1フリップチップ実装 PP.91−101
ミリ波帯用の半導体チップは、電子移動度の高い化合物半導体デバイスを用いて主に開発されている。その一例であるGaAsウェハーの電気的特性は、Siウェハーに比べ良好な絶縁特性を有し、土台となるウェハーそのものを誘電体基板として活用することが可能である。従って、GaAs半導体デバイスは、コプレーナ線路やマイクロストリップ線路を半導体チップ内に形成することで、容易に整合回路を組み込むことが可能である。そのGaAs半導体デバイスは、不要伝播モードを抑制するため、ウェハー工程時に100um以下に薄層化し裏面電極を形成する。
チップの裏面GND電極は、フリップチップ実装時に半導体チップ表面のパターンを挟んで、そのチップ裏面のGND電極と回路基板のGND電極が上下に分離した構成となる。マイクロ波帯やミリ波帯においても、フリップチップ実装部(以後バンプ部と略す)の長さが波長に比べ十分に小さい場合には理想的な実装形態であり損失も小さい。
また、チップ裏面がGND電極であることから、回路基板にチップ厚み分のキャビティを設け、チップをダイボンドすることでGND電極位置を一致させ、チップ表面および回路基板の配線用線路の高さを揃え、ボンディングやリボン線で各々の配線を最短距離で接続することで、ミリ波半導体チップの良好な実装を実現していた。
GND電極をチップ表面側内層に設けたミリ波半導体チップにおいては、ミリ波実装の背景技術であるボンディング実装を実施すると、GND電極を回路基板のGND電極に接続しなければならず、GND用ボンディング線による寄生インダクタンスが影響し、ミリ波帯の回路モジュールの高周波特性を悪化させていた。
また、高周波特性に影響を与える接続導体の長さを最小化するため、半導体チップ表面上の電極と、これと対向するよう設けられた回路基板上の電極を、半田ボールや金属ピラー等の微小金属片を用いてフリップチップ実装することも行われているが、ミリ波帯では、半導体チップの入出力間アイソレーションの特性劣化が著しく、実際にはあまり使用されてこなかった。
チップ接続時の寄生インダクタンスを低減する実装手段としてフリップチップ実装が提言されているが、チップ上の電気パターンやバンプ部における配線の構造的不連続部(特性インピーダンスの不連続部等)からミリ波信号が漏出し、チップと回路基板間で反射を繰り返し、端子間のアイソレーション特性を低下させ、ミリ波波長が実装構造の加工寸法に近づく程顕著に現れ、より高周波で、ミリ波帯の回路モジュールの高周波特性を悪化させていた。
特許文献1に記載の発明は、高周波部品の特性劣化を十分に抑えるようにしたものである。しかし、この発明は、配線の構造的不連続部(特性インピーダンスの不連続部等)から漏出したミリ波信号を、電波吸収体を配置することにより強制的に漏洩ミリ波信号を低減するのみである。従って、高周波部品の高周波用端子が電波吸収体よりも近接した場合は、発生源である配線の構造的不連続部についての漏洩抑制対策が実施されていないため、ほとんど効果を得ることができず、高周波部品の特性劣化を十分に抑えることができなかった。
また、図19に示すように、従来例では、接続点での反射抑制を行うため、誘電体基板上のグランド・コプレーナ線路端面からフリップチップ実装部までをλg/4にする。しかし、ミリ波信号がコプレーナ線路パターン幅全体に渡って伝播することはなく、バンプ周辺やコプレーナ線路ギャップに集中してミリ波信号が伝播するため、λg/4の対策のみのでは、幅λ/4以上の大きなGNDパターンは寄生容量を発生する不要な電極となり、不要共振を発生させる。また、バンプ位置に対しても、主線路幅の2倍以上の幅を有するGND電極の中心に設けることは、ミリ波信号が集中するコプレーナ線路のギャップから有限の距離が介在することとなり、GND電位の連続性や線路特性インピーダンスの整合性の観点からも、ミリ波信号の漏洩箇所を増やしかねず、高周波部品の特性劣化を十分に抑制できない。さらに、高周波部品は、コプレーナ線路を用いて配線しているが、このコプレーナ線路のGNDパターンにより高周波部品の誘電体を伝播する不要伝播モードが発生し、この構造により高周波部品の特性劣化を招いていた。
図20は、非特許文献1に記載の、回路基板1上にコプレーナ線路101を設け、ミリ波半導体チップの入出力線路として接続した構造を示す図である。コプレーナ線路は回路基板の厚みによって高次モードによる不要損失が発生する。図21はコプレーナ線路を評価した周波数特性である。半導体チップの片側におけるコプレーナ線路の長さはL=5.8mmから20.8mmまで4種類測定した。測定したコプレーナ線路サンプルでは、53GHz付近に共振が見られ、通過特性が大幅に悪化している。
コプレーナ線路のミリ波信号は、発明者の電解分布シミュレーション結果によれば、電磁波ほとんどがギャップに集中して伝送する。GNDパターン(フリップチップ実装時のグランドパッドに相当)の形状や基板厚みにより、誘電体である回路基板を伝播する成分が増加し、通過損失劣化につながっていると考えられる。
本発明は、上記問題点を解決するために、フリップチップ実装によるミリ波半導体チップの電気的特性劣化を最小限に抑えることが可能な、ミリ波回路モジュール及びそれを用いたミリ波送受信機を提供することを目的とする。
本発明の代表的なものを示すと次のとおりである。すなわち、本発明のミリ波回路モジュールは、表層に信号線路やGND の回路パターンが集積されてミリ波帯の回路が形成された半導体チップを、多層基板に形成された回路基板にフリップチップ実装して構成されたミリ波回路モジュールであって、前記回路基板の配線パターンであるマイクロストリップ線路から前記フリップチップ実装仮面に位置するコプレーナ線路に変換する線路変換器を備えており、前記多層基板は、前記表層との間に誘電体層を介して形成され接地用下部電極を構成する第2の導体パターン層を有しており、前記線路変換器は、前記回路基板の配線パターンであるマイクロストリップ線路と、前記回路基板のフリップチップ実装下面に位置するコプレーナ線路と、前記マイクロストリップ線路と前記コプレーナ線路との間に位置するグランド・コプレーナ線路とを有し、ミリ波信号の波長をλとしたとき、前記コプレーナ線路のフリップチップ実装位置を中心として最大幅がλ/2未満の導体抜きパターンにて、前記接地用下部電極が除去されており、前記コプレーナ線路と前記グランド・コプレーナ線路との接続端から前記フリップチップ実装位置までの距離がλ/4であることを特徴とする。
本発明のミリ波回路モジュールによれば、半導体チップの信号端子端から回路基板のマイクロストリップ線路まで、信号の伝送線路が同一の特性インピーダンスで形成し、不要共振を抑制した接地用電極パターンを形成したことにより、マイクロストリップ線路からフリップチップ実装部接続面のコプレーナ線路までミリ波信号が澱みなく伝播し、電波吸収体を設けずとも半導体チップ実装部での電磁波不要放射が低減でき、ミリ波半導体チップのフロップチップ実装における特性劣化を最低限に抑えることが可能となる。
さらに、この実装構造は、多層基板に設けた導体用電極パターンのみで実現可能であり、抜き穴構造形成による回路基板平坦度が向上し、フリップチップ実装での実装歩留まりが向上する。
本発明の代表的な実施例のミリ波回路モジュールによれば、ミリ波半導体チップが回路基板にフリップチップ実装されるが、回路基板は絶縁体である誘電体基板を積層した多層基板である。回路基板には半導体チップの入出力線路であるコプレーナ線路と回路基板の配線線路であるマイクロストリップ線路を接続する線路変換線路、すなわち、コプレーナーグランド・コプレーナーマイクロストリップ線路変換線路を設ける。
回路基板の多層化は、誘電体1層分の厚みを制御し薄層化し、伝送路で不要な高次モードを抑制する。線路変換部は、フリップチップ実装時の信号線路の不連続性による反射の影響を最小限に低減するため、ほぼ同一の特性インピーダンスとなるようテーパや曲線を多様とした導体パターンで構成され、インピーダンス整合を図る。特に、コプレーナーグランド・コプレーナ線路変換部は長さをミリ波信号のλ/4とし、加工プロセス上の制限により同一の特性インピーダンスにできない場合においても、線路間のインピーダンス整合を図っている。コプレーナーグランド・コプレーナ線路の接地用上部電極の導体においても、不要キャパシタンス成分の抑制と不要共振の低減のため、接地用上部電極も形状長さ幅共に最大をλ/2未満とする。
さらに、線路変換部の接地用電極の導体においては、コプレーナ線路では導体抜きパターンにて接地用下部電極を除去する。有限のサイズであり特定の周波数での不要共振を抑制するため、導体抜きパターンの平面形状の最大幅をλ/2未満とする。不要共振を抑制した接地用電極パターンを形成したことにより、マイクロストリップ線路からフリップチップ実装部接続面のコプレーナ線路までミリ波信号が澱みなく伝播することで、電波吸収体を設けずとも半導体チップ実装部での電磁波不要放射が低減でき、
以下、図面を参照しながら、本発明の実施例を説明する。
以下、図面を参照しながら、本発明の実施例を説明する。
本発明のミリ波回路モジュール100の第一の実施形態を、図1〜図9を参照しながら説明する。図1は、本発明の第一の実施形態になるミリ波回路モジュールの斜視図である。1は誘電体と導体パターンとを積層した多層基板からなるミリ波回路モジュールの高周波部分を実装する回路基板であり、2は半導体チップであり回路基板1上にフリップチップ実装されている。回路基板1の表層には、マイクロストリップ線路主線路3や電源、信号線路(IF端子8やDC端子11等)を設ける第1の導体パターン層20が形成されている。4はコプレーナ−グランド・コプレーナ−マイクロストリップ線路からなる線路変換器、5はフリップチップ実装用バンプである。線路変換器4とフリップチップ実装用バンプ(以下、単にバンプ)5を介して、マイクロストリップ線路3と半導体チップ2の内部回路とが接続されている。本実施例では、バンプ5として、マイクロストリップ線路主線路3に接続されたバンプと、その両側の接地用上部電極に接続されたバンプとがあり、半導体チップは、これらのバンプを介して多層基板に形成された回路基板に実装される。なお、図1において半導体チップ2の右側部は、線路変換器4を見やすくするために、カットして表示されている。
図2は、図1のA−A’線に相当するミリ波回路モジュール100の縦断面図である。21は表面層の下に設けられマイクロストリップ線路やグランド・コプレーナ線路の接地用下部電極となる第2の導体パターン層であり、31は導体パターン21よりさら下部に位置する第3の導体パターン層、41は導体パターン31よりさら下部に位置する第4の導体パターン層、51は回路基板裏面に設けられた第5の導体パターン層である。60は導体パターン層間の誘電体の層である。12は回路基板の層間導体を接続するviaであり、表層の線路変換器4やDC端子11を形成する第1の導体パターン層20と第2の導体パターン層21及び第3の導体パターン層31を電気的に接続する。13は接地用下部電極21に設けた線路変換器4のコプレーナ部用の導体抜きパターンであり、この部分の導体が切り抜かれたパターン領域には誘電体60が存在している。14は回路基板の層間導体を接続するviaであり、第2の導体パターン層21と第3の導体パターン層31とを電気的に接続する。
第5の導体パターン層51には、ミリ波回路モジュールのミリ波入出力用インターフェイスとなるアンテナ51a、51b等を設ける。
図3Aは、半導体チップ2の表面パターンの例を示すものである。チップ表層に複数の導体パターンが形成される。201は、表層に近い導体層でミリ波信号が伝播する導体パターンであり、バンプ5を介してマイクロストリップ線路主線路3に接続されると共に、半導体チップ2の回路、例えばRF信号を増幅するPA等に接続される。202はウェハー基材200に近い層の導体層で接地用GNDパターンである。203はバンプが接続されるチップの入出力端子パッドを示し、導体パターン201の両側に位置する端子パッド203はバンプ5を介して接地用上部電極に接続される。また、表面パターンの上辺及び下辺に位置する端子パッド203は電源、信号線路(IF端子8やDC端子11等)に接続される。
図3Bは、アンテナ構造を示す回路基板1の底面図の一例であり、ここではアンテナが1個の例を示している。すなわち、回路基板1には、ミリ波回路モジュールに、送信用、受信用、もしくは送受兼用の1個のアンテナ51が設けられている。このアンテナ51と導体パターン層20に設けたミリ波回路やフリップチップ実装した半導体チップ2との間において、線路変換器4によって、ミリ波信号が送受信される。
なお、レーダ等送受のアイソレーションを確保したい場合には、図3Cに示すように複数個のアンテナ51a,51b、51cを形成する場合もある。この場合は、各アンテナ51a,51b、51cが各々線路変換器4を介して半導体チップ2の回路に接続される。
図4に、アンテナ51a、51bを備えミリ波帯送受信機能を有する半導体チップ2の回路構成例を示す。半導体チップ2には、Lo信号を生成するVCO、Mixerに必要なLo電力まで増幅するPA、アップコンバートMixer、ダウンコンバートMixer、LNA、RF信号を増幅するPAなどが実装されている。ミリ波モジュール100は、例えば車載用のレーダシステムを構成するものであり、送受信のアイソレーションを確保するために、1つの送信アンテナ51aと、受信アンテナ51bが形成されている。VCOで発生したLo信号をPAでMixerに必要なLo電力まで増幅した後、MixerにてIF信号をRF信号へアップコンバートし、所望するミリ波電力となるようPAにて電力増幅後、線路変換器4を介してアンテナ51aから送信する。一方、送信信号が標的で反射した電波がアンテナ51bで受信され、これらのミリ波RF信号が線路変換器4を介して半導体チップ2に入力される、入力信号はLNAで増幅し、MixerにてIF信号端子8にダウンコンバートする。
半導体チップ2が送信回路の場合、VCOで発生したLo信号をPAでMixerに必要なLo電力まで増幅した後、MixerにてIF信号をRF信号へアップコンバートし、所望するミリ波電力となるようPAにて電力増幅後、線路変換器4を介してアンテナ51から送信する。
ミリ波回路モジュールに利用される半導体チップが、ミリ波帯受信の機能を有する場合、半導体チップ2は、LNAとMixer、PA,VCOからなり、VCOで発生したLo信号をPAでMixerに必要なLo電力増幅し、アンテナ51から入力されたミリ波RF信号を、線路変換器4を介して、LNAで増幅し、MixerにてIF信号端子8にダウンコンバートする。
また、半導体チップ2が送受兼用の場合には、アンテナ51と送信回路の間に切替えスイッチが配置される。すなわち、スイッチ信号半導体チップがLo信号を生成するVCO、Mixerに必要なLo電力まで増幅するPA、アップコンバートMixer、ダウンコンバートMixer、LNA、RF信号を増幅するPA、時分割で1つのアンテナを共用化するためのスイッチとで構成される。周波数分割にて、1つのミリ波アンテナを共有する場合には、スイッチの替わりにサーキュレータやダイプレクサを用いて構成することも可能である。
ミリ波回路モジュールにおいて、アンテナ51と半導体チップ2を接続する際に、線路変換器4を介することによって、低損失のミリ波回路モジュールが実現可能である。
なお、線路変換器4に加えて、回路基板に設けた、viaと導体パターンからなる構造体による擬似同軸線路や擬似導波管(特許文献2参照)擬似同軸線路もしくは擬似導波管線路を介して、半導体チップと各アンテナとを接続してもよい。
次に、本発明の特徴である線路変換器4の構成について、さらに詳細に説明する。
図5は、図1の導体パターン層20を上面から見た図であり、図6は接地用下部電極21を上面から見た図である。導体パターン層20として図5の左右に線路変換器4に接続されたマイクロストリップ線路3、上下に半導体チップ2への電源供給やチップ動作制御用のDC端子11、8が形成されている。接地用下部電極21には、線路変換器4に対応する位置に、導体抜きパターン13が形成されている。すなわち、半導体チップ2の下方のバンプ5を中心にして、via12、via14に近接した位置に導体抜きパターン13が設けられている。
図7は、導体パターン層20の一部を拡大した、線路変換器4の詳細を示す図である。線路変換器4は、マイクロストリップ線路3、グランド・コプレーナ線路15、コプレーナ線路16、接地用下部電極抜きパターン13、via12、バンプ5(5a〜5c)から構成される。グランド・コプレーナ線路15及びコプレーナ線路16は、各々、マイクロストリップ線路3に接続された中央の主線路と、この主線路の両側に位置する一対の接地用上部電極70a、70cとで構成されている。換言すると、マイクロストリップ線路3はマイクロストリップ線路の本来の幅と同じ幅の主線路区間3−1と、グランド・コプレーナ線路15の主線路を構成するテーパ状の区間3−2、及びコプレーナ線路16の主線路を構成する幅の狭い区間3−3の3部分からなっている。コプレーナ線路16の主線路は中央のバンプ5bを介して半導体チップ2の入出力端子パッド201に接続される。一方、グランド・コプレーナ線路15及びコプレーナ線路16の一対の接地用上部電極70a、70cは、左右のバンプ5a、5cを介して半導体チップ2の入出力端子パッド203に接続されると共に、via12を介して第2の導体パターン層21及び第3の導体パターン層31に接続されている。
マイクロストリップ線路3、グランド・コプレーナ線路15、コプレーナ線路共に、破線で示した各線路間の接続点での反射を抑制するため、これらの接続点でほぼ同一の特性インピーダンスとなるよう(例えば50Ω)に、パターンを起こす。
図8は、図7のB−B’線での断面図である。導体パターン層20で、マイクロストリップ線路3は、グランド・コプレーナ線路15、コプレーナ線路16を介し、バンプ5と接続され、via12を介して、グランド・コプレーナ線路15、コプレーナ線路16のGNDパターンが電気的に接続されている。via14は導体パターン21と導体パターン31を接続し、第2の導体パターン層21に設けた抜き穴パターン13から伝播する電磁波が導体パターン21,31層間で伝播しないようシールドの効果を果たす。
図7に示したように、接地用下部電極抜きパターン13の平面形状は、半導体チップ2の入出力端子パッド201及びコプレーナ線路16の主線路3−3に接続された中央のバンプ5bを中心にして、楕円形やひし形、あるいはこれらの形状を模倣した略多角形とする。例えば、長径L3、短径(幅)W3の略楕円形とする。
また、グランド・コプレーナ線路15においては、両隣のマイクロストリップ線路及びコプレーナ線路16との接続点の幅を、各々、マイクロストリップ線路とコプレーナ線路の各主線路(3−1,3−3)の幅に揃えるよう、表面導体パターン20の主線路3−2とその両側の接地用上部電極70a、70cとのギャップを連続的に変化させて(コプレーナ線路16側のギャップを狭くして)、線路特性インピーダンスの連続性を確保する。
さらに、コプレーナ線路16では、バンプ5近辺において、表面導体パターンの主線路3−3と接地用上部電極70a、70cとのギャップ間にミリ波信号の電磁波を集中させるため、中央の主線路3−3から見た接地用GND導体として、表面の接地用上部電極70a、70cがほぼ主体的なGNDとなるよう、第2の導体パターン層21に接地用下部電極抜きパターン13を配置する(図8参照)。抜きパターン13は有限のサイズを有するため、所望のミリ波信号で不要共振を避けるべく、ミリ波信号の波長をλとしたとき、抜き穴の長径のサイズL3をλ/2未満、もしくはλ/4の奇数倍とし、抜き穴の幅W3は、主線路(中央のバンプ5b)から上記ギャップ距離の3倍程度離れるようパターンニングする。抜き穴形状はvia12が第2の導体パターン層21に接続でき、且つ、バンプ5bからλ/4(すなわちλ/4およびその±5%以内)に位置するよう多角形もしくは曲線により形成する。(以下、本発明の線路変換器4の数値範囲は、λ/2、λ/4の各値に対して±5%以内を含むものとする。)
また、コプレーナ線路16は、回路基板加工時のパターン設計ルールに沿って設計した際、グランド・コプレーナ線路と同一の特性インピーダンスと若干異なってしまった場合においても、線路変換器4での反射損失を最小限に抑えるため、コプレーナ線路長さL1はλ/4とする。
また、コプレーナ線路16は、回路基板加工時のパターン設計ルールに沿って設計した際、グランド・コプレーナ線路と同一の特性インピーダンスと若干異なってしまった場合においても、線路変換器4での反射損失を最小限に抑えるため、コプレーナ線路長さL1はλ/4とする。
グランド・コプレーナ線路15とコプレーナ線路16の接地用表面導体70a、70cは、導体パターン端がvia5a、5cから離れる程、オープンスタブ的な動作を誘発し、寄生容量が付加されるため、via5a、5cからの最大長L2をλ/2未満とし、グランド・コプレーナ線路の長さL4は0<L4<λ/4とする。また、幅に関しても同様に寄生容量低減のため、グランド・コプレーナ線路15のパターン幅W2はλ/2未満かつ設計ルール最小限の幅が好ましい。
本実施例に基づき、コプレーナーグランド・コプレーナーマイクロストリップ線路変換線路を仕立て、フリップチップ実装時の評価TEGを測定した周波数特性を図9に示す。表面電極に形成したマイクロストリップ線路やグランド・コプレーナ線路の下部GND電極層において、回路基板の誘電率にあわせ、75GHzのλ/2に相当するサイズでコプレーナ線路下部の電極パターンをくりぬいた試料である。フリップチップ実装の周波数特性は、太線で示したように、おおむね良好である。比較のために破線で示したものは、GND電極抜きパターンの形状が上記条件を満たしていない例であり、パターンサイズに応じた共振が周波数特性に現れており、コプレーナ線路下部のGND電極抜きパターンの形状にも工夫が必要であることがわかる。
本実施例によれば、マイクロストリップ線路からフリップチップ実装部接続面のコプレーナ線路までミリ波信号が澱みなく伝播することで、電波吸収体を設けずとも半導体チップ実装部での電磁波不要放射が低減できる。そのため、ミリ波半導体チップのフロップチップ実装における特性劣化を最低限に抑えることが可能となる。さらに、この実装構造は、多層基板に設けた導体用電極パターンのみで実現可能であり、抜き穴構造形成による回路基板平坦度が向上し、フリップチップ実装での実装歩留まりが向上する。よって、実装構造と組立工程の簡略化でよりいっそうのコスト低減を実現できる。
次に、本発明になるミリ波回路モジュール100の第2の実施形態を、図10に示す。図10は、ミリ波信号を3信号以上取扱う場合の回路基板1の上面図である。この例では4つの線路変換器4aが設けられている。半導体チップ2の端四面に1つずつミリ波用RF端子を設けることも可能であるが、チップ1端に複数のRF端子を設けることも可能である。隣り合うマイクロストリップ線路3a,3bを互いにあまり干渉しない程度(主線路幅の2倍以上)に離れて配置するが、それぞれの接地用下部電極抜きパターンは独立してパターン化することで、抜きパターンのサイズをλ/2未満に押さえ、不要共振の発生を防止する。
例えば、車載用のレーダシステムにおいては、1個の受信アンテナと2個ある意派それ以上の受信アンテナとが用いられるが、図3Cに示したアンテナパターンと本実施例を応用した3個の線路変換器4aとの組み合わせを採用することで、レーダ等送受のアイソレーションを確保することができる。
次に、第3の実施形態として、本発明の特徴の1つである、接地用下部電極抜きパターン13の構成例について述べる。図11は、抜きパターンの形状の例として、抜きパターン13a〜13dを示している。このように、抜きパターンは、図7で説明した条件を満たす範囲で、直線や曲線を多用した多角形を基本として、種々の形状の選択が可能である。
図12は、第4の実施形態として、差動入力を想定した線路変換器での回路基板1の上面図である。4bは、各々、差動入力用の線路変換器である。隣り合うマイクロストリップ線路3a,3b間は線路幅の2倍以下の間隔で配置するが、接地用下部電極パターン13は、マイクロストリップ線路毎に各々、独立となるよう配置する。
本発明のミリ波回路モジュール100の第5の実施形態を、図13に示す。図13は半導体チップ2の表面パターンの他の例である。チップ表層に複数の導体パターンが形成され、201は、表層に近い導体層でミリ波信号が伝播するパターンを形成し、202はウェハー基材に近い層の導体層で接地用GNDパターンを形成する。この例では、ミリ波伝播用パターン201はマイクロストリップ線路を想定したパターンとなっており、左右端がバンプ5bを介して回路基板1の表層に形成されたマイクロストリップ線路3に接続される。また、パターン201には、半導体チップ2の回路も接続される。
図14Aは、回路基板の線路変換器のコプレーナ線路と接続される、ミリ波用入出力端子201の拡大斜視図である。マイクロストリップ線路を形成するミリ波伝播用パターン201と、接地用GNDパターン202は、チップ入出力端でコプレーナ線路を形成し、パッドのサイズとパッド間ギャップにより、回路基板1の特性インピーダンス(例では50Ω)と同等になるようパターンニングされている。マイクロストリップ線路部においても特性インピーダンスを継承してパターンニングするが、パッド部との接続は特性インピーダンスが変化しないようテーパ状にパターン211を形成する。
半導体プロセスにおいてテーパ上に導体パターンを形成できない場合は、図14Bに示すよう、波長よりも十分短い長さで垂直水平のパターン212を繰り返し、テーパ状の形を模倣して形成する。
図15に、本発明のミリ波回路モジュール100の第5の実施形態を示す。図15は、半導体チップの封止実装を施したミリ波回路モジュール1の断面図である。205は低誘電率低誘電損失の誘電体であり、半導体チップ2と回路基板を密着させるためのアンダーフィル材である。特に、テフロン(登録商標)系誘電体(例えばサンユレック性熱硬化樹脂RL-4842など)の熱硬化材は低誘電率低誘電損失であるため、アンダーフィル材として低損失な材料である。206は半導体封止用樹脂であり、半導体チップ側面を用いて回路基板1への固定を実施し、回路基板表面に拡散しないよう、硬化前液体の粘度が40000[mPa・s]以上のものが望ましい。本発明の線路変換部4および接地用下部電極抜きパターンを持って形成したミリ波回路モジュールは、フリップチップ実装での特性インピーダンスが不連続となる線路がなくなり、不要共振の元となるλ/2サイズの導体パターン/導体抜きパターンを排除した結果、フリップチップ実装でのミリ波不要放射が抑制されている。従って、半導体チップ封止のためアンダーフィルや半導体封止樹脂をチップに施しても、線路変換部の特性インピーダンスの連続性は維持され、ミリ波回路モジュールの特性劣化は最小限で実現される。
図16に、本発明の第6の実施形態になるミリ波帯送受信機101の回路構成図を示す。通信用途でのミリ波帯送受信機101は、ミリ波回路モジュール100と、ミリ波RF回路制御基板121及び入出端子131から構成される。ミリ波回路モジュール100には送受信用のミリ波アンテナ51と、ミリ波帯の回路を形成する半導体チップ2からなる。RF回路制御基板121は、アナログ回路122とA/D変換回路123、デジタル回路124、記録回路125、電源回路126から構成される。ミリ波帯送受信機101は、通信アプリケーションの初動動作のため、記録回路125に記載された動作プログラムに従い、デジタル回路124はCPUやDSPを稼働させ、D/A,A/D変換回路123を介してアナログ回路122により半導体チップ2を駆動する。半導体チップ2はアンテナ51を介し外部とのミリ波通信を行うが、RF信号とIF信号の周波数変換を受け持つ。デジタル回路124は、記録回路125のプログラムに従い、送信データの作成、受信データの復元を担当し、それら計算結果は、記録回路125に記録すると共に入出力回路131から外部へ伝達される。
図17は、ミリ波帯送受信機101の実施の形態を示す。ミリ波RF回路制御基板121は、ガラスエポキシ基板等の有機多層基板からなり、ミリ波RF回路制御基板121表面に、ミリ波回路モジュール100、アナログ回路122、A/D変換回路123、デジタル回路124、記録回路125、電源回路126、及び入出端子131が搭載される。ミリ波回路モジュール100は送受信用ミリ波アンテナ51の裏面側にミリ波RF回路制御基板121と接続する端子(Ball Arid Arrayなど)を設け 、他のアナログ回路素子と共に表面実装にて実装する。
本実施例によれば、マイクロストリップ線路からフリップチップ実装部接続面のコプレーナ線路までミリ波信号が澱みなく伝播することで、電波吸収体を設けずとも半導体チップ実装部での電磁波不要放射が低減できる。そのため、ミリ波半導体チップのフロップチップ実装における特性劣化を最低限に抑えることが可能となる。さらに、この実装構造は、多層基板に設けた導体用電極パターンのみで実現可能であり、抜き穴構造形成による回路基板平坦度が向上し、フリップチップ実装での実装歩留まりが向上する。よって、実装構造と組立工程の簡略化でよりいっそうのコスト低減を実現できる。
1 回路基板、
2 半導体チップ、
3 マイクロストリップ線路、
4 線路変換器、
4a,4b 線路変換器、
5 フリップチップ用バンプ、
7 スイッチ等、
8 IF端子、
11 DC線路(電源配線、チップ制御用配線等)、
12 第1(表層)の導体パターンと第3の導体パターン層を接続するvia、
13 第2の導体パターン層に形成する導体抜きパターン、
14 第2の導体パターンと第3の導体パターン層を接続するvia、
15 グランド・コプレーナ線路、
16 コプレーナ線路、
20 第1の導体パターン層、
21 第2の導体パターン層、
31 第3の導体パターン層、
41 第4の導体パターン層、
51 第5の導体パターン層(アンテナパターン等)、
52 第5の導体パターン層で作製した受信アンテナ、
53 第5の導体パターン層で作製した送信アンテナ、
60 誘電体の層、
70a、70c 接地用表面導体、
100 ミリ波回路モジュール、
101 ミリ波送受信機、
121 ミリ波RF回路制御基板、
122 アナログ回路、
123 A/D D/A変換回路、
124 デジタル回路、
125 記録回路、
126 電源回路、
131 入出端子、
201 半導体チップ上のミリ波伝播用パターン、
202 半導体チップ上の接地用GNDパターン、
203 半導体チップ上の入出力パッド、
204 アンダーフィル樹脂、
205 半導体封止樹脂、
301 電波吸収体、
302 基台、
303 回路基板抜き穴。
2 半導体チップ、
3 マイクロストリップ線路、
4 線路変換器、
4a,4b 線路変換器、
5 フリップチップ用バンプ、
7 スイッチ等、
8 IF端子、
11 DC線路(電源配線、チップ制御用配線等)、
12 第1(表層)の導体パターンと第3の導体パターン層を接続するvia、
13 第2の導体パターン層に形成する導体抜きパターン、
14 第2の導体パターンと第3の導体パターン層を接続するvia、
15 グランド・コプレーナ線路、
16 コプレーナ線路、
20 第1の導体パターン層、
21 第2の導体パターン層、
31 第3の導体パターン層、
41 第4の導体パターン層、
51 第5の導体パターン層(アンテナパターン等)、
52 第5の導体パターン層で作製した受信アンテナ、
53 第5の導体パターン層で作製した送信アンテナ、
60 誘電体の層、
70a、70c 接地用表面導体、
100 ミリ波回路モジュール、
101 ミリ波送受信機、
121 ミリ波RF回路制御基板、
122 アナログ回路、
123 A/D D/A変換回路、
124 デジタル回路、
125 記録回路、
126 電源回路、
131 入出端子、
201 半導体チップ上のミリ波伝播用パターン、
202 半導体チップ上の接地用GNDパターン、
203 半導体チップ上の入出力パッド、
204 アンダーフィル樹脂、
205 半導体封止樹脂、
301 電波吸収体、
302 基台、
303 回路基板抜き穴。
Claims (20)
- 表層に信号線路やGNDの回路パターンが集積されてミリ波帯の回路が形成された半導体チップが、多層基板に形成された回路基板にフリップチップ実装されて成るミリ波回路モジュールであって、
前記回路基板の配線パターンであるマイクロストリップ線路から前記フリップチップ実装下面に位置するコプレーナ線路への変換を行う線路変換器を備え、
前記多層基板は、前記表層との間に誘電体層を介して形成され接地用下部電極を構成する第2の導体パターン層を有し、
前記線路変換器は、前記回路基板の配線パターンであるマイクロストリップ線路と、前記回路基板のフリップチップ実装下面に位置するコプレーナ線路と、前記マイクロストリップ線路と前記コプレーナ線路との間に位置するグランド・コプレーナ線路とを有し、
ミリ波信号の波長をλとした場合に、
前記コプレーナ線路のフリップチップ実装位置を中心として最大幅がλ/2未満の導体抜きパターンにて、前記接地用下部電極が除去されており、
前記コプレーナ線路と前記グランド・コプレーナ線路との接続端から前記フリップチップ実装位置までの距離がλ/4である
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記フリップチップ実装位置は、前記半導体チップの内部回路と前記コプレーナ線路とを接続するフリップチップ実装用バンプの位置である
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記グランド・コプレーナ線路及び前記コプレーナ線路は、各々、前記マイクロストリップ線路に接続された中央の主線路と、該主線路の両側に位置する一対の接地用上部電極とで構成される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記表層の前記コプレーナ線路のパターンと前記第2の導体パターン層とを接続するviaの位置が、前記フリップチップ実装下面に位置する前記コプレーナ線路の端からλ/4未満となるよう、前記導体抜きパターンが形成される
ことを特徴とするミリ波回路モジュール。 - 請求項4において、
前記導体抜きパターンは、
前記via位置が、前記コプレーナ線路端からλ/4未満となるよう、楕円形、菱形、およびこれらの形状を模擬した略多角形のいずれかで構成される
ことを特徴とするミリ波回路モジュール。 - 請求項5において、
前記導体抜きパターンは、直線と曲線とを組み合わせた略多角形で形成される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記導体抜きパターンの抜き穴の長径のサイズがλ/2未満およびλ/4の奇数倍のいずれかである
ことを特徴とするミリ波回路モジュール。 - 請求項3において、
前記フリップチップ実装位置は、前記半導体チップの内部回路と前記コプレーナ線路とを接続する少なくとも3つのフリップチップ実装用バンプの位置であり、
前記マイクロストリップ線路は該マイクロストリップ線路の本来の幅と同じ幅の主線路区間と、前記グランド・コプレーナ線路の前記主線路を構成するテーパ状の区間、及び前記コプレーナ線路の主線路を構成する幅の狭い区間の少なくとも3部分からなり、
前記コプレーナ線路の主線路は中央に位置する前記バンプを介して前記半導体チップの入出力端子パッドに接続され、
前記グランド・コプレーナ線路及び前記コプレーナ線路の一対の接地用上部電極は、両側に位置する前記バンプを介して前記半導体チップの入出力端子パッドに接続される
ことを特徴とするミリ波回路モジュール。 - 請求項3において、
前記導体抜きパターンは、最大幅が、前記コプレーナ主線路の端から該コプレーナ主線路と前記接地用上部電極とのギャップ距離の3倍以上である
ことを特徴とするミリ波回路モジュール。 - 請求項3において、
前記線路変換器は、前記接地用上部電極として、ミリ波伝播方向に対し電極長さがλ/4以上λ/2未満となるコプレーナ線路の接地用表層電極、及びグランド・コプレーナ線路の接地用表層電極を有する
ことを特徴とするミリ波回路モジュール。 - 請求項3において、
前記グランド・コプレーナ線路は、両隣の前記マイクロストリップ線路及び前記コプレーナ線路との接続点の幅が、各々、前記マイクロストリップ線路及び前記コプレーナ線路の各主線路の幅に揃うよう、前記表面導体パターンの主線路とその両側の接地用上部電極とのギャップが連続的に変化しており、もって前記線路特性インピーダンスの連続性が確保されている
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記半導体チップの1端辺に複数の前記線路変換器が配置され、
該複数の線路変換器の接地用表層電極は、隣接する接地用表層電極が共用され、
該複数の線路変換器の前記導体抜きパターンは、前記第2の導体パターン層に各々独立して形成される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記半導体チップの1端辺に差動入力用の複数の前記線路変換器が配置され、
前記線路変換器は、隣り合うマイクロストリップ線路間が、該マイクロストリップ線路の幅の2倍以下の間隔で配置され、
前記導体抜きパターンは、前記マイクロストリップ線路毎に、各々、独立して配置される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記多層基板は、前記第2の導体パターン層との間に誘電体層を介して形成され接地用下部電極を構成する第3の導体パターン層を有し、
前記表層の前記コプレーナ線路のパターンと前記第2、第3の導体パターン層とを接続するviaの位置が、前記フリップチップ実装下面に位置する前記コプレーナ線路の端からλ/4未満となるよう、前記導体抜きパターンが形成される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記多層基板は、前記表層とは反対側の裏面に、ミリ波入出力用インターフェイスとなるアンテナが設けられた導体パターン層を有する
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記半導体チップのパッド部がコプレーナ線路形状で形成されると共に、特性インピーダンスが前記回路基板の前記線路変換器と同等となるよう、前記半導体チップ内部にまで特性インピーダンスの連続性が維持される
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記線路変換器は、チップ表面の複数導体層でテーパ状にパターンが形成された構造を有することをもって、前記半導体チップのパッド部のコプレーナ線路形状から、該半導体チップ内のマイクロストリップ線路への変換を行う
ことを特徴とするミリ波回路モジュール。 - 請求項1において、
前記半導体チップの封止構造の前記回路基板と前記半導体チップとの間のアンダーフィルに3以下の誘電率を有する熱硬化樹脂が用いられ、前記半導体チップの側面に硬化前液体粘度が40000[mPa・s]以上の半導体封止用樹脂が用いられて前記半導体チップが固定化される
ことを特徴とするミリ波回路モジュール。 - ミリ波帯の送信回路及び受信回路を備えた半導体チップが多層基板に実装されたミリ波送受信機であって、
前記送信回路は第一の線路変換器を介して第一のアンテナに、前記受信回路は第二の線路変換器を介して第二のアンテナに、それぞれ接続され、
前記半導体チップは、表層に信号線路およびGNDの回路パターンの少なくともいずれか一方が集積されてミリ波帯の回路が形成され、前記多層基板に形成された回路基板にフリップチップ実装されて成り、
前記第一及び第二の線路変換器は、前記回路基板の配線パターンであるマイクロストリップ線路から前記フリップチップ実装下面に位置するコプレーナ線路への変換を行う線路変換器を備え、
前記多層基板は、前記表層との間に誘電体層を介して形成され接地用下部電極を構成する第2の導体パターン層を有し、
前記線路変換器は、前記回路基板の配線パターンであるマイクロストリップ線路と、前記回路基板のフリップチップ実装下面に位置するコプレーナ線路と、前記マイクロストリップ線路と前記コプレーナ線路との間に位置するグランド・コプレーナ線路とを有し、
ミリ波信号の波長をλとした場合に、
前記コプレーナ線路のフリップチップ実装位置を中心として最大幅がλ/2未満の導体抜きパターンにて、前記接地用下部電極が除去されており、
前記コプレーナ線路と前記グランド・コプレーナ線路との接続端から前記フリップチップ実装位置までの距離がλ/4である
ことを特徴とするミリ波送受信機。 - 請求項19において、
前記ミリ波送受信機は、少なくともミリ波回路モジュールと、ミリ波RF回路制御基板と、アナログ回路と、A/D-D/A変換回路と、少なくともCPUおよびDSPのいずれかを有するデジタル回路と、記録回路と、電源回路と、入出力端子とを含んで構成され、
通信アプリケーションの動作のため、前記記録回路に記載された動作プログラムに従い、前記デジタル回路が前記A/D-D/A変換回路を介して前記アナログ回路により前記ミリ波回路モジュールを駆動し、RF信号とIF信号との間の周波数変換をし、前記ミリ波回路モジュールを介して外部とのミリ波通信を行う
ことを特徴とするミリ波送受信機。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015213151A (ja) * | 2014-04-16 | 2015-11-26 | 株式会社村田製作所 | 半導体パッケージおよびこれを備える半導体モジュール |
WO2020070919A1 (ja) * | 2018-10-05 | 2020-04-09 | 株式会社 東芝 | 高周波回路基板の接地構造 |
WO2020115978A1 (ja) * | 2018-12-06 | 2020-06-11 | ソニーセミコンダクタソリューションズ株式会社 | 伝送装置、印刷配線基板、並びに情報機器 |
-
2010
- 2010-02-22 JP JP2010036417A patent/JP2011172173A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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WO2020115978A1 (ja) * | 2018-12-06 | 2020-06-11 | ソニーセミコンダクタソリューションズ株式会社 | 伝送装置、印刷配線基板、並びに情報機器 |
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