JPH10340222A

JPH10340222A - メモリ装置の入力回路及び出力回路

Info

Publication number: JPH10340222A
Application number: JP9151279A
Authority: JP
Inventors: Atsushi Okamura; 淳岡村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-06-09
Filing date: 1997-06-09
Publication date: 1998-12-22

Abstract

(57)【要約】【課題】メモリコントローラと複数のメモリチップから
構成されるメモリシステムなどにおいて、メモリチップ
内に内蔵され、スキューを防止することができる出力回
路及び入力回路を提供する。【解決手段】バスに対してデータを出力する出力回路に
おいて、出力データを保持するデータラッチ１０５,１
０６のクロック入力端子に対しディレイ素子１０８〜１
１０及びセレクタ１１１〜１１３からなるディレイ回路
を接続し、基準となる外部クロックＣＬＫに対してこの
ディレイ回路により所望の遅延を与えてから、このクロ
ックをデータラッチ１０５,１０６のクロック入力端子
に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速メモリインタ
ーフェース回路に関し、特に、コンピュータのメモリイ
ンターフェースにおけるスキューコントロール回路に関
する。

【０００２】

【従来の技術】大容量で高速のメモリ装置に対する需要
が増大しているが、このようなメモリ装置は、単一のメ
モリチップによっては構成されず、メモリコントローラ
と複数のメモリチップとを備え、メモリコントローラと
メモリチップとをバスで接続したメモリシステムとして
構成するのが一般的である。メモリシステムの高性能化
には、メモリシステムを構成する個々のメモリチップの
高性能化のほか、メモリチップの接続方法、複数のメモ
リチップ間でのスキューの制御、各メモリチップへのク
ロックの与え方、バスでのデータタイミング、バスファ
イトの防止、などの種々の観点を考慮に入れなければな
らない。以下、従来のメモリシステムと、この従来のメ
モリシステムでの高性能化の方策について、説明する。

【０００３】(1) メモリの性能向上：汎用メモリの高性
能化には、アクセスタイムの短縮と、バースト転送能力
の向上の２つの方向がある。メモリの構成上、アクセス
タイムの短縮は困難であるが、バースト転送能力の向上
は可能である。このため、Ｒａｍｂｕｓ（ラムバス）Ｄ
ＲＡＭ（Dynamic Random Access Memory）やＳＤＲＡＭ
（シンクロナスＤＲＡＭ）等では、バースト転送能力の
高性能化が図られている。バースト転送能力を向上する
ためには、データ転送を行うバス幅の拡大したり、転送
の繰り返し周期の短縮をすればよい。

【０００４】データ転送のバス幅の拡大は、メモリチッ
プを多数並べて配置することで達成できる。例えば、１
回のデータ転送サイクルが１００ｎｓで実行できるとす
ると、４ビット幅のバスをもつメモリシステムなら８０
Ｍバイト／秒、倍の１２８ビット幅のバスをもつメモリ
システムを構成すれば１６０Ｍバイト／秒の転送能力を
実現できる。バス幅を広げれば広げる程、転送能力の向
上を図れる。

【０００５】転送の繰り返し周期の短縮は、１回目のメ
モリ転送サイクルと、それに続く転送サイクルをオーバ
ーラップさせ、２回目以降の転送サイクルは短い時間で
行うことができるようにすることで実現できる。これに
は、メモリチップ自体の機能の変更が必要になるため、
メモリチップ自体を再設計する必要がある。

【０００６】(2) メモリの接続方法：メモリシステムの
構成例を図２に示す。メモリシステムは、最小単位とし
て、１個のメモリコントローラと複数のメモリチップか
ら構成される。メモリチップにはいくつかの種類があ
り、１／４／８／１６ビット程度のデータ幅と、４Ｍビ
ット／１６Ｍビット／６４Ｍビット等の決まった容量と
を有するメモリチップの中から、適切なものを選択する
ことになる。図２に示した例では、８ビット幅であるデ
ータ幅と１６Ｍビットの容量をそれぞれ有する１６個の
メモリチップ２０２〜２１７と、メモリコントローラ２
２２とを用いて、３２Ｍバイトの容量をもつメモリシス
テムを構成した場合を示している。各メモリチップ２０
２〜２１７には、アドレス入力端子２１８、８ビット幅
のデータ入出力端子２１９、ＣＡＳ（カラムアクセスス
トローブ：Column Access Strobe）制御端子２２０及び
ＲＡＳ（ロウアクセスストローブ：Row Access Strob
e）制御端子２２１が設けられており、これら端子はメ
モリコントローラ２２２に接続している。

【０００７】メモリコントローラ２２２には、アドレス
出力端子ＡＤＤＲ、データ入出力端子、４本のＣＡＳ出
力端子ＣＡＳ０〜ＣＡＳ３及び４本のＲＡＳ出力端子Ｒ
ＡＳ０〜ＲＡＳ３が設けられている。図では、データ入
出力端子は、８ビットずつ、Ｄ[7:0]、Ｄ[15:8]、Ｄ[2
3:16]、Ｄ[17:24]のように記載されている。

【０００８】データ幅が３２ビットのメモリシステムを
８ビット幅のメモリチップで構成するに場合は、４個の
メモリチップに同時にアクセスできるようにする。図２
に示したものでは、図示縦に並んだ４個のメモリチップ
が同じＲＡＳ信号線に接続され、同時にアクセスされる
ようになっている。

【０００９】また３２Ｍバイトの記憶容量を実現するに
は、前記４個を１組みとして４組みを並列に並べるよう
にする必要がある。アドレス線とデータ線は各チップに
パラレルに接続され、制御信号で前記４組みの並びから
１組みを選択できるようになっている。

【００１０】コンピュータシステムの配線ボード上にこ
のメモリシステムを実装する場合もは、同時にアクセス
する４個のメモリチップからなる組みをＳＩＭＭ（シン
グルインラインメモリモジュール：Single In-line Mem
ory Module）として実装する。図２の例では、４枚のＳ
ＩＭＭをパラレルに接続することで、メモリシステムが
構成できる。

【００１１】(3) スキューのコントロール：図２に示し
たメモリシステムの構成例では、メモリチップは４×４
のアレイ状に配置される。ＣＡＳ制御信号やＲＡＳ制御
信号、アドレスは、すべてメモリコントローラ２２２か
ら供給される。またデータバスは、バスバッファ（不図
示）を介してプロセッサ（不図示）等に接続される。こ
の場合、アドレスバスはすべてのメモリチップ２０２〜
２１７に共通に接続され、データは、８ビットづつ、そ
れぞれ４個のメモリに共通に接続する。また、各制御信
号は、アクセスするメモリチップの選択のために、行列
状に並んだメモリチップに対して縦横に供給される。

【００１２】一般に、信号は、配線上を瞬時に伝わるわ
けではなく、信号をドライブする位置から順に遠方へ伝
わっていく。このため、配線により共通の信号を複数の
チップに供給する場合、通常のバス結合方式を採用する
と、チップごとに信号の到達時間がずれてしまう。この
観点で理想的な配線は、各メモリチップに対してコント
ローラから同じ長さの配線を用いて、できるだけ短く接
続するものである。しかしながら、４×４のアレイ状に
メモリチップを配列したメモリシステムでは、１６個の
メモリチップに対してこの最適な条件での配線を行うこ
とは難しい。

【００１３】このため一般には、図２に示す通り、アド
レスについてはメモリチップ間で従属接続し、タイミン
グのマージンによって時間差を吸収するように設計する
ことになる。この従属接続方式でも、メモリのアクセス
サイクルのタイミングに十分な余裕がある場合には、問
題が生じない。しかしながら、アクセスサイクルの短縮
を図ろうとしてマージンを削った場合に、問題が発生す
る。例えば３ｃｍ間隔でメモリチップが配置されている
とすれば、アドレス線やデータ線は、図２から分かるよ
うに、３ｃｍづつ配線の長さが異なることになる。これ
によって、各メモリにアドレスが到達するまでの時間
は、メモリコントローラによる信号のドライブ端子から
遠いほど遅くなっていく。図２のように配置配線された
メモリシステムにおいて、リードアクセスを仮定する
と、アドレスは、メモリコントローラ２２２から右方向
に伝播し、データは、各メモリチップから左方向に伝播
するため、メモリコントローラに一番近いメモリチップ
と最も遠いメモリチップとの間で、配線遅延の２倍の時
間のアクセスタイム差が発生することになる。

【００１４】各メモリチップに対して共通に接続される
線は、アドレス、データ、制御線など数多くあり、これ
らの配線についても、メモリチップの位置に対応して配
線長のばらつきが発生する。従来のメモリシステムで
は、これらのばらつきの影響は、設計時にマージン（余
裕）として考慮していた。

【００１５】(4) クロックツリーＳＤＲＡＭ等、タイミング用のクロック信号が供給され
るチップを用いるシステムでは、クロックツリーという
手法が使われる。これは、すべてのチップのクロック入
力端子位置でのクロックの位相を合わせるという技術で
ある。

【００１６】図４は、クロックツリー技術を説明する図
であり、図４(a)はクロックツリーを用いない場合を、
図４(b)はクロックツリーを用いた場合を示している。

【００１７】すべてのメモリチップ（ＳＤＲＡＭチッ
プ）４０１〜４１６にクロック端子が備えられていると
して、図４(a)に示すようにこれらクロック端子に対し
て連続して（芋づる式に）配線４１９を設けた場合が、
クロックツリーを用いない場合にあたる。このケースで
は、クロック発振器４１７で作られたクロック信号は、
クロックドライバ４１８で増幅され、配線４１９を伝播
する。クロック信号は、メモリチップ４０１から順に、
各メモリチップへの到着が少しづつ遅くなっていく。ク
ロックドライバ４１８に一番近いメモリチップ４０１と
一番遠いメモリチップ４１６とでは、クロック信号がず
れてしまう。

【００１８】一方、クロックツリー技術を使用した場合
には、図４(b)に示すように、メモリチップ（ＳＤＲＡ
Ｍチップ）４２０〜４３５に対して、クロック発振器４
３９で生成したクロック信号が、クロックドライバ４３
６,４３７を介して供給されている。この場合、配線４
３８はＨツリー状に分岐しており、クロック発振器４３
９からクロック端子までの配線距離は各メモリチップ４
２０〜４３５で同一になるように、また、通過するクロ
ックドライバの段数も同じになるように、接続が行われ
ている。その結果、各メモリチップのクロック端子での
クロックスキューはほとんどなくなる。

【００１９】(5) クロックとパイプライン化：ＳＤＲＡ
Ｍ等での高性能化は、一定周期のクロックを用いたパイ
プライン動作により達成させる。すなわち、従来のメモ
リチップの入出力インターフェースを変更して、一定の
周期でＨ（ハイ）レベルとＬ（ロウ）レベルとの間で遷
移を繰り返すタイミング生成用のクロック信号がメモリ
チップに入力し、制御信号がクロック信号に同期して入
力するように構成する。

【００２０】図３は、このようなパイプライン動作にお
ける入出力信号のタイミング例を示す図である。クロッ
ク信号ＣＬＫのクロック３０１において、第１のアクセ
スに対応するアドレスＡＤＤＲとしてアドレスＡ０が入
力し、また、読み出しコマンドが入力する。次のクロッ
ク３０２では、第２のアクセスに対応するアドレスＡ１
と読み出しコマンドが入力すると同時に、メモリチップ
の内部では、第１のアクセスに対応するデータの読み出
しが行われる。このデータの読み出しは、セレクタにお
ける選択動作期間（図示３０４）として表される。次の
クロック３０３では、第３のアクセスに対応するアドレ
スＡ２と読み出しコマンドが入力し、内部で、第２のア
クセスに対応するデータの読み出しが行われ（図示、セ
レクタでの選択動作期間３０５）が行われる。また同時
に、第１のアクセスに対応するデータがバスに出力され
る。このバスへの出力は、バッファＦＩＦＯにおける出
力期間３０６として、図示されている。

【００２１】それぞれのアクセスは３クロックずつ必要
とするが、複数のアクセスをオーバーラップすることが
できるため、一定時間に転送するデータ量を増やすこと
ができる。

【００２２】(6) バスファイト防止回路：図５はバスに
おける各信号線の構成を模式的に示す図であり、図６は
バスファイト防止回路を示す回路図である。バスは、図
５に示すように、複数の出力端子５０５,５０６を１本
の信号線５０１に接続したものである。信号線５０１上
の信号を入力とする入力バッファ５０２も、信号線５０
１に接続している。信号線５０１において、各出力端子
５０５,５０６ごとに設けられた３ステートコントロー
ル付きの出力バッファ５０３,５０４により、一時には
唯一の出力端子だけがＨ（ハイ）／Ｌ（ロウ）レベルを
出力し、他の出力端子は高インピーダンス状態になるよ
うに制御することによって、その唯一の出力端子からの
出力データを他の端子が妨げないように設計されてい
る。すなわち、バスの信号線５０１に接続されたバスド
ライバ５０３,５０４は、それぞれ排他的に信号線５０
１をドライブするようになっている。いずれか一方のド
ライバがバス５０１をＨ／Ｌレベルにドライブしている
間は、もう一方のドライバの出力は、高インピーダンス
状態になっている。

【００２３】出力ドライバ５０３,５０４は、そのイネ
ーブル端子（３ステート制御入力端子）５０７,５０８
がＨレベルになっている時は、入力端子５０９,５１０
のデータを出力端子５０５,５０６に伝達し、イネーブ
ル端子がＬレベルになっている場合は、入力端子の状態
にかかわらず出力端子が高インピーダンス状態になる。

【００２４】各出力ドライバのイネーブル端子は、排他
的にＨレベルになるわけだが、イネーブル端子への信号
を作る論理回路に遅延が発生するため、一時的に両方の
イネーブル端子５０８,５０７が同時にＨレベルになる
場合も発生する。その結果、各出力端子からの出力デー
タがバス上で競合するバスファイトが発生する。

【００２５】このバスファイトを防止するための回路
が、図６に示す回路である。このバスファイト防止回路
は、入力端子６０３に入力した信号をバスに出力する出
力バッファ６０２に接続されるものであって、３個のデ
ィレイ素子６０７〜６０９と３個のセレクタ６１０〜６
１２とＡＮＤゲート６０５からなるものである。出力バ
ッファ６０２は、３ステート制御が可能なものであっ
て、出力バッファ６０２の出力端子６０１がバスに接続
されている。出力バッファ６０２のイネーブル端子６０
４には、バスファイト防止回路の出力すなわちＡＮＤゲ
ート６０５の出力が接続している。

【００２６】このバスファイト防止回路において、ＡＮ
Ｄゲート６０５の一方の入力端子は、イネーブル入力６
０６が直接入力する。またイネーブル入力６０６は、デ
ィレイ素子６０７を介してセレクタ６１０の一方の入力
端子に入力するとともに、セレクタ６１０の他方の入力
端子に直接入力している。セレクタ６１０には、選択制
御入力６１３が設けられている。セレクタ６１０の出力
は、ディレイ素子６０８を介してセレクタ６１１の一方
の入力端子に入力するとともに、セレクタ６１１の他方
の入力端子に直接入力している。セレクタ６１１には、
選択制御入力６１４が設けられている。セレクタ６１１
の出力は、ディレイ素子６０９を介してセレクタ６１２
の一方の入力端子に入力するとともに、セレクタ６１２
の他方の入力端子に直接入力している。セレクタ６１２
には、選択制御入力６１５が設けられている。

【００２７】このように構成されたバスファイト構成回
路では、イネーブル入力６０６がＬレベルからＨレベル
に変化するときに、その遷移を遅らして出力バッファ６
０４のイネーブル端子に与えることができる。これによ
り、バスドライバのドライブ開始を遅らせるようにする
ことができる。遅延量は、選択制御入力６１３〜６１５
によってセレクタ６１０〜６１２を制御することによ
り、変化させることができる。

【００２８】図７は、このようなバスファイト防止回路
を備えた２つの出力バッファ（ドライバＡとドライバ
Ｂ）によってバスをドライブするときのタイミングチャ
ートである。ドライバＡへのイネーブル入力の波形が符
号７０１で示され、ドライバＢへのイネーブル入力の波
形が符号７０２で示されている。ドライバＡがアクティ
ブである期間７０４、ドライバＢがアクティブである期
間７０５とも、それぞれのイネーブル入力がＨレベルに
なってから一定の遅延時間７０３だけ遅れて開始してい
る。このようにして、各ドライバのイネーブル端子が同
時にＨレベルにならないように構成され、バスファイト
が防止されている。

【００２９】

【発明が解決しようとする課題】従来のメモリシステム
には、複数のメモリチップにバス状に接続された信号で
は、メモリチップの位置によって信号のタイミングにス
キューが発生することがあるという問題点がある。一般
的なメモリシステムでは、１つのメモリコントローラに
必ず数多くのメモリチップが共通のバス状の信号線によ
って配線されるので、メモリコントローラからの配線長
がまちまちになり、配線長の差に応じて信号の到達時間
に差が生じる。

【００３０】クロックツリー技術を用いたとしても、デ
ータや制御線のすべての配線長をチップによらず一定に
することは難しく、クロックのスキューを防止すること
はできても、データや制御信号でのスキューを防止する
ことは難しい。

【００３１】本発明の目的は、複数のメモリチップから
構成されるメモリシステムなどにおいて、スキューを防
止することができるメモリ装置の入力回路及び出力回路
を提供することにある。

【００３２】

【課題を解決するための手段】本発明のメモリ装置の入
力回路は、バスに接続され外部から入力する一定の周期
のクロックに応じて動作するメモリ装置において使用さ
れる入力回路において、バスの信号線に直接あるいは何
らかの回路を介してデータ入力端子が接続し、信号線上
の信号をラッチするフリップフロップと、制御信号に応
じて異なる遅延量を与えるディレイ回路と、を有し、ク
ロックをディレイ回路に入力し、ディレイ回路の出力を
フリップフロップのクロック入力に接続したことを特徴
とする。

【００３３】本発明のメモリ装置の出力回路は、バスに
接続され外部から入力する一定の周期のクロックに応じ
て動作するメモリ装置において使用される出力回路にお
いて、バスの信号線に直接あるいは何らかの回路を介し
てデータ出力端子が接続し、信号をラッチして信号を信
号線に送出するフリップフロップと、制御信号に応じて
異なる遅延量を与えるディレイ回路と、を有し、クロッ
クをディレイ回路に入力し、ディレイ回路の出力をフリ
ップフロップのクロック入力に接続したことを特徴とす
る。

【００３４】すなわち本発明では、１つのメモリコント
ローラに対して複数のメモリチップが同一のデータバス
に接続されたメモリシステムにおいて、メモリチップの
クロック入力に対する入力のサンプリングタイミング、
出力更新タイミングの位相を設定できるようにしてい
る。

【００３５】本発明の入力回路や出力回路を用いる場合
には、メモリコントローラと複数のメモリチップが共通
のアドレスバスやデータバスを用いて接続されたシステ
ムにおいて、メモリコントローラからメモリチップまで
のバスでの配線長が長いメモリチップでは、メモリチッ
プからのデータの読み出し時にバスに対するデータ出力
をクロックに対して早い位相で出力し、アドレスまたは
データ入力をクロックに対して遅い位相でサンプリング
するように設定する。これに対し、メモリコントローラ
に近くて短いバス配線で接続されているチップは、クロ
ックに対して遅い位相でデータを出力し、データまたは
アドレス入力は、クロックに対して早い位相でサンプリ
ングするように設定する。

【００３６】このように設定することで、信号がバス上
を、メモリコントローラ側からメモリチップ側に伝播す
る場合、近いメモリチップ程サンプリングタイムが早く
なり、各チップのバス信号のセットアップホールド時間
を最低限にすることができる。また、メモリチップ側か
らメモリコントローラに伝播する信号は、メモリコント
ローラから遠いメモリチップ程、信号を早めに出力する
ことで、メモリコントローラに信号が到達するタイミン
グを一致させ、メモリコントローラに必要なセットアッ
プ／ホールド時間を最低にする。

【００３７】つまり、各メモリでの信号のセットアップ
ホールド時間を最低限にすることで、セットアップ／ホ
ールド時間の和を１周期とする周波数まで最高クロック
周波数を向上することができる。

【００３８】

【発明の実施の形態】本発明の入力回路及び出力回路
は、同期型メモリチップでのアドレスバス／データバス
への入出力端子などに適用する。

【００３９】同期型メモリチップでは、入力信号、出力
信号は、クロックの立ち上がりまたは立ち下がりに同期
して入出力される。これは、入力端子の場合は、入力バ
ッファの後にエッジトリガ型のフリップフロップでデー
タの取り込みを行い、出力端子の場合は、出力バッファ
の前段にやはりエッジトリガ形のフリップフロップを入
れることでデータのクロック同期化を行うことによって
実現される。このとき、従来は、入出力のフリップフロ
ップのクロック入力端子には、メモリチップに外部から
入力されるクロック信号がそのまま供給されていた。こ
れに対して本実施形態では、このフリップフロップに入
力するクロックとして、ディレイ素子の組み合わせまた
はＰＬＬで発生した、元のクロックとそれぞれ異なる位
相を有する複数のクロック信号から選択機構によって選
ばれた任意の１つを用いることができるようにする。ク
ロックの選択は、メモリチップ内部のレジスタに記憶さ
れ、このレジスタの値は初期化時に設定するかは、動作
中に新しい値を書き込むことができるようにする。すな
わち、入出力端子のフリップフロップの出力が変化する
タイミングは、レジスタへの設定によって変更すること
ができる。

【００４０】本発明は、メモリコントローラとメモリチ
ップが一本のバスに複数接続されるクロック同期型メモ
リシステムのデータ端子等に使用すると効果的である。
１本のバスにメモリコントローラと複数のメモリチップ
が接続される場合は、すべてのメモリチップの端子がメ
モリコントローラの端子から等しい距離に接続できるわ
けではない。

【００４１】通常のメモリシステムでは、大量の記憶容
量を必要とするために、データバスとアドレスバスがい
くつかのメモリチップに共通に配線される。本発明が効
果的な例としては、メモリコントローラとメモリチップ
を一列にならべ、一番端にコントローラを配置して配線
する場合がある。この場合、バス配線は、平行に配線
し、コントローラからの距離が遠いほど、配線の長さも
長いことになる。なお、クロックについては、Ｈツリー
方式で、すべてのチップにスキューがないように配線す
る。メモリコントローラとそれぞれのメモリチップまで
のバス配線は、バスのそれぞれのビット線相互の間で
は、メモリコントローラからそれぞれのメモリチップま
での配線長さが同じになるように配線する。

【００４２】そして、このように一列にならべたメモリ
システムで、一方の端にメモリコントローラを配置す
る。そして、コントローラに近いメモリチップから遠い
メモリチップにいくにしたがって、入力端子のセットア
ップタイムを遅くし、出力端子のディレイ時間を早くな
るように設定する。こうすると、メモリコントローラか
ら出力される信号は、遠くに伝播するために長い時間が
かかっても、時間がメモリチップの入力端子でのデータ
サンプル時間も遅くすることができるため、問題なくデ
ータを取り込むことができる。またメモリが出力しメモ
リコントローラが取り込む信号に関しては、コントロー
ラが取り込む時間はかわらないが、遠いメモリチップほ
ど早めにデータを出力するためコントローラの入力端子
に信号が到着する時刻はどのメモリチップでも等しくす
ることができる。

【００４３】本実施形態によれば、最大の配線長は、信
号のインピーダンス等でも異なるが、伝播遅延が１クロ
ックを越えない範囲で可能になる。

【００４４】なお、メモリコントローラとメモリチップ
を一列に並べない配列でも、配線は可能で、この場合
は、各メモリチップとメモリコントローラの間のバス配
線を各ビットごとに同じ長さにすればよく、分岐も可能
である。もちろｎ、終端には十分留意する必要がある。
本発明では、信号に重畳するリンギング等のノイズを取
り除くことはできないためである。

【００４５】以下、本発明について、さらに詳しく説明
する。

【００４６】《第１の実施形態》図１は、本発明の第１
の実施形態のメモリシステムの構成を示すブロック図で
ある。このブロック図は、ＳＤＲＡＭ等、クロック入力
を有するメモリチップにおけるデータ出力端子部の改良
点を示したものである。

【００４７】出力端子１０１,１０２は、ＳＤＲＡＭ等
のメモリチップのデータ入出力端子に接続されものであ
り、出力バッファ１０３,１０４によってドライブされ
る。出力バッファ１０３,１０４は、メモリからのデー
タの出力時には、出力端子１０１,１０２をＨ／Ｌレベ
ルをドライブし、メモリへのデータの入力時には、高イ
ンピーダンス状態になる。

【００４８】データラッチ１０５,１０６は、メモリア
レイから読み出されたデータを入力して保持するラッチ
であり、その入力端子はデータ信号線１１８,１１９を
介してメモリアレイからのデータ出力ポートに接続さ
れ、出力端子は、それぞれ出力バッファ１０３,１０４
に接続される。データラッチ１０５,１０６はエッジト
リガタイプのＤ型フリップフロップである。

【００４９】クロック入力１０７には、メモリチップの
クロック端子から入力される一定周期のクロックが接続
される。また、それぞれ一定の時間をディレイを与える
３個のディレイ素子１０８〜１１０が設けられている。
各ディレイ素子による遅延量は、ここでは、ディレイ素
子１０８が２ｎｓ、ディレイ素子１０９が４ｎｓ、ディ
レイ素子１１０が８ｎｓとなっている。また、各ディレ
イ素子１０８〜１１０の出力側には、それぞれ、セレク
タ１１１〜１１３が設けられている。セレクタ１１１〜
１１３は、その選択制御入力端子１１５〜１１７の状態
によって、ディレイ素子１０８〜１１０の出力か、ある
いはディレイ素子を通らないクロックかを選択すること
ができるように接続されている。選択制御入力端子１１
５〜１１７をＨレベルにするとディレイ素子を通った側
の入力、Ｌレベルにするとディレイ素子を通らない側の
入力が選択される。

【００５０】具体的には、クロック入力１０７が、ディ
レイ素子１０８を介してセレクタ１１１の一方の入力端
子に入力するとともに、セレクタ１１１の他方の入力端
子に直接入力している。このセレクタ１１１の出力は、
ディレイ素子１０９を介してセレクタ１１２の一方の入
力端子に入力するとともに、セレクタ１１２の他方の入
力端子に直接入力している。セレクタ１１２の出力は、
ディレイ素子１１０を介してセレクタ１１３の一方の入
力端子に入力するとともに、セレクタ１１３の他方の入
力端子に直接入力している。セレクタ１１３の出力が、
各フリップフロップ１０５,１０６のクロック入力端子
に接続している。

【００５１】各セレクタ１１１〜１１３の選択制御入力
端子１１５〜１１７は不図示の制御レジスタに接続され
ており、初期化時あるいはデータのタイミングを変化さ
せたい場合に、任意の値を設定できるようにする。

【００５２】次に、上述した回路の動作について説明す
る。図１１は、上述の回路でのタイミングを説明するタ
イミングチャートである。

【００５３】図１に示すクロック入力１０７として、図
１１においてクロック入力と示す一定周期でＨ／Ｌレベ
ル間での遷移を繰り返すクロック信号１１１２が入力す
るものとする。クロック信号１１１２が、データ出力の
変化するタイミングを決定する信号である。本実施形態
では、ディレイ素子１０８〜１１０とセレクタ１１１〜
１１３とによって、クロック信号１１２に対して遅れた
いくつかの種類のクロック１１１５を作り出すことがで
きる。

【００５４】例えば、各セレクタ１１１〜１１３の選択
制御入力端子１１５〜１１７がすべてロウであるとすれ
ば、データラッチ１０５,１０６に加えられるクロック
は、入力したクロック（クロック信号１１１２）に対し
て０ｎｓのディレイを有する（もちろん、セレクタ１１
１〜１１３でのディレイを入れればもう少し増加する）
ことになり、入力クロックにほぼ等しいタイミングを有
する。一方、選択制御入力端子１１５〜１１７をすべて
Ｈレベルにすれば、１４ｎｓのディレイを有することに
なる。クロック周波数が１００ＭＨｚなら、この１４ｎ
ｓというディレイは、１クロック以上に相当する。

【００５５】図１に示す回路において、データラッチ１
０５,１０６の入力端子に接続するデータ信号線１１８,
１１９にはメモリセルアレイから読み出されたデータが
乗り、メモリセルアレイから読み出されたデータは、通
常、フリップフロップで構成されたデータラッチ１０
５,１０６でタイミング合わせが行われ、出力バッファ
１０３,１０４で増幅され、出力端子１０１,１０２経由
でデータバス（不図示）に出力されることになる。

【００５６】通常の場合、すなわちセレクタ１１１〜１
１４の選択制御入力端子１１５〜１１７がＬレベルの場
合には、データラッチ１０５,１０６のクロック入力端
子にはクロック入力がそのまま供給されるため、出力ド
ライバ１０３,１０４の出力端子１０１,１０２には、図
１１で通常の出力と示した信号１１１３のようなタイミ
ングでデータ１１０６,１１０７が出力される。図１１
の符号１１０１は、出力ドライバ１０３,１０４の内部
遅延など、ＬＳＩの内部要因による遅延である。出力端
子１０１,１０２に何も接続されていない場合は、図１
１の信号１１１３のように出力されるので、この端子の
データ１１０６,１１０７は、クロック入力１１１２の
立ち上がりエッジ１１１８でサンプルすることができ
る。

【００５７】ここで出力端子１０１,１０２に、バスや
他のチップが接続されるとともにバスに入力端子が接続
され、出力端子１０１,１０２から入力端子までバスを
介してデータが伝送される場合を考える。上述の入力端
子の位置での信号タイミングでは、出力端子から入力端
子までの配線遅延１１０２が上述の遅延１１０１に加わ
り、図１１に「通常の出力＋配線遅延」と表した信号１
１１４のように、タイミングが遅れてしまう。このよう
にタイミングが遅れた場合、クロック入力１１１２の立
ち上がりエッジ１１１８で、データ１１０８,１１０９
をサンプルすることはできない。

【００５８】ところで、複数の出力端子がバスに接続さ
れた信号線では、配線遅延１１０２の大きさは、その出
力端子の接続位置によってまちまちである。したがっ
て、入力端子の位置において、クロック入力に対する各
出力端子からのデータのタイミングがばらつくことにな
る。極端な場合、ある出力端子からのデータはクロック
入力１１１２の立ち上がりエッジ１１１８でサンプルで
きるが、別の出力端子からのデータは立ち上がりエッジ
１１１８ではサンプルできないということが起こり得
る。

【００５９】そこで、本実施の形態では、バスに接続さ
れる出力端子の側で、図１に示す回路を用いて、バスに
送出するデータの出力タイミングを配線遅延に応じて遅
らせ、入力端子の位置において、同一のタイミングで各
出力端子からのデータをサンプルできるようにしてい
る。

【００６０】クロック入力１１１２を一定の値だけ遅ら
せたものが遅らせたクロック１１１５である。クロック
入力１１１２に対する遅らせたクロック１１１５の遅延
量１１０３は、ディレイ素子１０８〜１１０及びセレク
タ１１１〜１１３からなるディレイ回路によって作り出
された値であって、セレクタ１１１〜１１３の選択制御
入力端子１１５〜１１７への信号を制御することによっ
て切り替えることができる。

【００６１】この遅らせたクロック１１１５は、データ
ラッチ（フリップフロップ）１０５,１０６のクロック
入力端子に加えられ、データラッチ１０５,１０６は、
メモリから読み出されたデータを記憶してその出力タイ
ミングをクロックのエッジで揃える。データラッチ１０
５,１０６でタイミングをコントロールされたデータ
は、バッファ１０３,１０４で増幅されて出力される。

【００６２】出力端子に何もつながっていない場合は、
その出力端子での信号波形は、図１１において遅らせた
出力と示した信号１１１６で表す波形になる。データ１
１１０,１１１１は、バッファの遅延等によって、遅ら
せたクロック１１１５から遅延１１０４だけ遅れる。こ
の遅延時間は、遅延１１０１に等しい。したがって、メ
モリリップへのクロック入力１１１２から、遅延量１１
０３と遅延１１０４の和の時間だけ遅れたタイミング
で、データ１１１０,１１１１が出力されることにな
る。

【００６３】出力端子がバスに接続されたとして、この
出力端子からバスに接続された入力端子までの配線遅延
が存在するとする。入力端子の位置では、さらに、配線
遅延１１０５だけ遅れたタイミングで信号が伝播し、出
力データのタイミングはほぼ１クロック分遅れることに
なり、１個遅いクロックエッジ１１１９で取り込むこと
ができるようになる。

【００６４】バスなどのように複数の出力端子が１つの
信号線に接続される場合に、各出力端子が属するチップ
までの距離に応じて、出力端子側のフリップフロップ
（データラッチ）に加えるクロックのディレイを変化さ
せれば、以上の説明したようにして、配線遅延を見かけ
上なくすようにすることができる。

【００６５】つまり、メモリシステムの場合を考えれ
ば、メモリコントローラには、メモリチップ側からのデ
ータを取り込むフリップフロップ（入力データラッチ）
が設けられる。そこで、この入力データラッチから配線
上で遠いメモリチップでの上述のディレイ量を小さく
し、近いチップのディレイ量を大きくすることで、メモ
リコントローラの入力データラッチに取り込まれるデー
タのタイミングをすべて等しくなるようにすることがで
きる。

【００６６】《第２の実施形態》上述の第１の実施形態
では、ディレイ素子とセレクタとを用いて出力端子での
出力タイミングに所望のディレイを与えるようにしてい
たが、この第２の実施形態では、ディレイ素子の代わり
にＰＬＬ（フェーズ・ロックド・ループ）を用いてディ
レイを保証している。半導体装置の製造プロセスにおけ
るばらつきなどによって一定のディレイ時間を保証する
のが困難な場合には、この第２の実施形態は、第１の実
施形態に代わって有利なものとなる。

【００６７】第１の実施形態と同様に、データ信号線８
０７,８０８が入力するデータラッチ８０５,８０６と、
データラッチ８０５,８０６の出力に接続された出力バ
ッファ８０３,８０４を備えており、出力バッファ８０
３,８０４の出力は、バスに接続する出力端子８０１,８
０２に接続している。データラッチ８０５,８０６は、
エッジトリガタイプであって、クロックの立ち上がりで
入力端子のデータを保持するＤ型フリップフロップによ
って構成されている。データ信号線８０７,８０８は、
例えば、メモリセルアレイのデータ出力ポートに接続す
る。

【００６８】ＰＬＬは、電圧制御型発振器（ＶＣＯ）８
１８、ローパスフィルタ（ＬＰＦ）８１９及び位相比較
器（ＰＤ）８２０からなる一般的な構成のものである。
ただし、電圧制御型発振器８１８は、相互に６０°づつ
の位相差を有する６系統のクロックを出力するために、
６つのクロック出力８１２〜８１７を備えている。位相
比較器８２０には、クロック出力８１２からのクロック
と、基準クロック入力８２１を介して入力する基準クロ
ックＣＬＫとが入力している。その結果、電圧制御型発
振器８２２は、そのクロック出力８１２からのクロック
が基準クロックＣＬＫと一致するように制御される。こ
のようにＰＬＬが構成されていることにより、電圧制御
型発振器８２２からは、基準クロックＣＬＫに対して、
位相がそれぞれ、０°,６０°,１２０°,１８０°,２４
０°及び３００°のクロックが出力する。

【００６９】電圧制御型発振器８２２から出力されたこ
れら６つのクロックは、６入力のセレクタ８０９に入力
する。セレクタ８０９は、その選択制御入力信号８１１
によって、６つのクロックのうちの１つを選択して各デ
ータラッチ８０５,８０６のクロック端子に供給する。
選択制御入力信号８１１は、レジスタ８１０から出力し
ており、レジスタ８１０は、セレクタ８０９で選択され
るクロックの位相を選択するセレクト条件を記憶する。

【００７０】次に、この第２の実施態様の回路の動作を
説明する。

【００７１】基準クロック入力８２１に１００ＭＨｚの
基準クロックＣＬＫが入力している場合を考えると、電
圧制御型発振器８１８の出力端子８１２〜８１７は、そ
れぞれ、基準クロックＣＬＫに対して、０ｎｓ、１.６
７ｎｓ、３.３ｎｓ、５.０ｎｓ、６.６７ｎｓ、８.３ｎ
ｓずつ位相の違ったクロックを出力する。レジスタ８１
０には、これらのクロックのいずれかを選択するデータ
が内蔵されており、そのデータによってセレクタ８０９
がクロック出力のうち１つを選択する。レジスタ８１０
に格納する値は、データの出力タイミングに依存する。
最も近い（バス配線の短い）チップでは、クロック出力
８１７、すなわち一番位相が遅れたクロックがデータラ
ッチ８０５,８０６に供給されるようにし、このチップ
から配線が遠いチップでは、それからの配線遅延分だけ
さかのぼった位相のクロックがデータラッチに供給され
るようにする。

【００７２】これによって、同じバスに接続される異な
るチップからは、異なるタイミングでデータが出力され
ることになるが、バスに接続されたデータの受信地点で
は、同じタイミングでそれらのデータを取り込むことが
できるようになる。

【００７３】《第３の実施形態》次に、本発明の第３の
実施形態について説明する。上述の第１及び第２の実施
形態では、バスに複数の出力端子と１つの入力端子が接
続するような場合に、配線遅延の差によらず、各出力端
子からのデータがクロックに関して同じタイミングで入
力端子に到達するように構成したが、この第３の実施形
態は、バスに１つの出力端子と複数の入力端子が接続す
る場合に、各入力端子側での受信タイミングをクロック
に関して一定にしようとするものである。例えば、メモ
リシステムにおいて、共通のデータバスにメモリコント
ローラと複数のメモリチップが接続しているとして、メ
モリコントローラ側からメモリチップにデータを転送す
る場合に、どのメモリチップでも確実にデータをフェッ
チできるようにする。

【００７４】クロックについては、従来技術として説明
したクロックツリー技術を用いて、どのチップでもスキ
ューが発生しないように接続する。しかしながら、デー
タバス配線については、レイアウト上の問題などによ
り、メモリコントローラから各メモリチップまでの配線
長を同一にすることは困難であり、クロックツリー技術
によるクロックに基づいてメモリチップ側でデータを取
り込むと、メモリチップの位置により、データの取り損
ねが発生する恐れがある。

【００７５】そこで本実施態様では、各メモリチップ
に、図９に示すような回路を内蔵する。具体的には、メ
モリチップのデータ入出力端子とメモリコントローラの
データ入出力端子が共通のデータバスに接続されるとし
て、各メモリチップにおいて、入力データ取り込み用の
フリップフロップ（入力データラッチ）９０３,９０４
の入力端子９０１,９０２は、そのデータ入出力端子に
接続している。なお、ここでは、説明のため、バスへの
データ出力のための回路は示されていない。

【００７６】フリップフロップ９０３,９０４は、エッ
ジトリガタイプのものであって、入力端子９０１,９０
２のデータをクロック入力の立ち上がりで保持する。フ
リップフロップ９０３,９０４の出力端子９０５,９０６
は、メモリアレイへの書き込みを行うためのメモリチッ
プ内の内部データバスに接続される。

【００７７】従来の技術の欄で述べたクロックツリー技
術により、各メモリチップに対してスキューが生じない
ように供給されたクロックＣＬＫは、クロック入力９１
６から入力する。クロックＣＬＫは、一定の周期でＨレ
ベルとＬレベルとを繰り返す信号である。クロック入力
９２１と各フリップフロップ９０３,９０４のクロック
入力端子との間には、第１の実施形態と同様に、３個の
ディレイ素子９０７〜９０９と３個のセレクタ９１０〜
９１２とからなるディレイ回路が設けられている。セレ
クタ９１０〜９１２には、ディレイ時間を選択するため
に、選択制御入力端子９１３〜９１５が設けられてい
る。

【００７８】この回路では、入力端子９０１,９０２か
ら入力したデータはフリップフロップ（入力データラッ
チ）９０３,９０４で保持され、メモリシステム全体で
同じクロックＣＬＫがクロック入力９１６から入力す
る。第１の実施形態と同様にして、クロックＣＬＫを任
意の時間だけ遅らせたクロックをフリップフロップ９０
３,９０４に供給することができ、これによって、フリ
ップフロップ９０３,９０４のセットアップ時間／ホー
ルド時間を変更することができるようになる。このセッ
トアップ時間／ホールド時間の設定は、セレクタ９１０
〜９１２の選択制御入力端子９１３〜９１５のへの入力
値（設定信号）を変化させればよい。この設定信号は、
一般的には、レジスタに記録され、場合に応じて変更が
できるようになっている。

【００７９】《第４の実施形態》この第４の実施形態
も、バスに１つの出力端子と複数の入力端子が接続する
場合に、各入力端子側での受信タイミングをクロックに
関して一定にしようとするものであり、第２の実施形態
と同様に、ＰＬＬを用いてクロックを遅らせるようにし
ている。図１０は、第４の実施形態での回路の構成を示
す図である。

【００８０】第３の実施形態と同様に、メモリチップの
データ入出力端子とメモリコントローラのデータ入出力
端子が共通のデータバスに接続されるとして、各メモリ
チップにおいて、入力データ取り込み用のフリップフロ
ップ１００３,１００４の入力端子１００１,１００２
は、そのデータ入出力端子に接続している。また、フリ
ップフロップ１００３,１００４の出力端子１００５,１
００６は、メモリアレイへの書き込みを行うためのメモ
リチップ内の内部データバスに接続される。

【００８１】また、第２の実施形態と同様に、相互の６
０°ずつ位相が異なるクロックを出力する６つのクロッ
ク出力１０１２〜１０１７を有する電圧制御型発振器
（ＶＣＯ）１００８と、ローパスフィルタ（ＬＰＦ）１
００９と、位相比較器（ＰＤ）１０１０とによってＰＬ
Ｌが構成されている。各メモリチップに対してスキュー
が生じないように供給されたクロックＣＬＫは、クロッ
ク入力１０１１から入力する。また、電圧制御型発振器
１００８のクロック出力１０１２〜１０１７からの各ク
ロックのうち１つが、セレクタ１００７の選択制御入力
端子１０１９への値に応じてセレクタ１００７で選択さ
れ、セレクタ１００７で選択されたクロックがフリップ
フロップ１００３,１００５のクロック端子に供給され
る。選択制御入力端子１０１９への値は、レジスタ１０
１８に格納されている。

【００８２】次に、本実施形態の動作について説明す
る。上述の第３の実施形態では、ディレイ素子によって
クロックを遅延させているため、選択するタイミングの
間隔が温度やプロセスのばらつきで変化する。そこで本
実施形態では、基準クロックに基づいて動作するＰＬＬ
を用いることにより、遅延量の安定化を計っている。

【００８３】基準クロックＣＬＫがクロック入力１０１
１に入力し、ＰＬＬにおいて、電圧制御型発振器１００
８が、６つの異なる位相をもった出力を生成する。それ
ぞれクロック出力は、３６０度を６等分にした位相差、
すなわち６０°の位相差となっている。その中から唯一
のクロックをセレクタ１００７で選択し、選択したクロ
ックによってデータ入力用のフリップフロップ１００
３,１００４を動作させ、このクロックに対するセット
アップホールドを規定する。

【００８４】これによって、配線遅延まで含めた時間に
メモリチップのＡＣ（交流）スペックを変化させること
ができ、システムの高速化が可能になる。

【００８５】

【発明の効果】以上説明したように本発明は、メモリ装
置（メモリチップ）の入力回路や出力回路でデータをラ
ッチするフリップフロップのクロック入力端子に対し、
制御信号に応じて異なる遅延量を与えるディレイ回路を
介してクロックを供給することにより、１つのメモリコ
ントローラに対して複数のメモリチップが同一のデータ
バスに接続されたメモリシステムにおいて、メモリチッ
プのクロック入力に対する入力のサンプリングタイミン
グ、出力更新タイミングの位相を設定できるようにな
り、データでのスキューを防止できるようになるという
効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の出力回路を示す回路
図である。

【図２】メモリシステムの配線図である。

【図３】同期型メモリシステムの読み出し時の動作を示
すタイミング図である。

【図４】クロックの配線方法を説明する図であって、
(a)はクロックツリー技術を用いないものを、(b)はクロ
ックツリー技術を用いたものを示している。

【図５】バスでの配線を説明する図である。

【図６】従来のバスファイト防止回路の構成を示す回路
図である。

【図７】図６のバスファイト防止回路の動作を説明する
タイミング図である。

【図８】本発明の第２の実施形態の出力回路を示す回路
図である。

【図９】本発明の第３の実施形態の入力回路を示す回路
図である。

【図１０】本発明の第４の実施形態の入力回路を示す回
路図である。

【図１１】図１の回路の動作を説明するタイミング図で
ある。

【符号の説明】

１０１,１０２,８０１,８０２出力端子１０３,１０４,８０３,８０４出力バッファ１０５,１０６,８０５,８０６データラッチ１０７クロック入力端子１０８〜１１０ディレイ素子１１１〜１１３,８０９セレクタ１１５〜１１７,８１１選択制御入力端子１１８,１１９,８０７,８０８データ信号線８１０制御レジスタ８１８電圧制御発信器８１９低域フィルタ８２０位相比較器８２１基準クロック入力９０１,９０２,１００１,１００２入力端子９０３,９０４,１００３,１００４フリップフロッ
プ９０５,９０６,１００５,１００６出力端子９０７〜９０９ディレイ素子９１０〜９１２,１００７セレクタ９１３〜９１５,１００９選択制御入力端子１００８電圧制御発振器１００９低域フィルタ１０１０位相比較器１０１１基準クロック入力１０１８レジスタ

Claims

【特許請求の範囲】

【請求項１】バスに接続され外部から入力する一定の
周期のクロックに応じて動作するメモリ装置において使
用される入力回路において、バスの信号線に直接あるいは何らかの回路を介してデー
タ入力端子が接続し、前記信号線上の信号をラッチする
フリップフロップと、制御信号に応じて異なる遅延量を与えるディレイ回路
と、を有し、前記クロックを前記ディレイ回路に入力し、前記ディレ
イ回路の出力を前記フリップフロップのクロック入力に
接続したことを特徴とする、メモリ装置の入力回路。
【請求項２】前記ディレイ回路が、複数のディレイ素
子と、複数の入力信号から前記制御信号に応じて１つを
選択するセレクタとから構成されている請求項１に記載
のメモリ装置の入力回路。
【請求項３】前記ディレイ回路が、ディレイ素子と２
入力のセレクタとからなる組を直列に複数組接続して構
成され、各組において、前記ディレイ素子の出力と前記
セレクタの第１の入力が接続し、前記ディレイ素子の入
力と前記セレクタの第２の入力が接続し、前記セレクタ
を前記制御信号によって制御することにより、前記組ご
とに遅延量を与えるか与えないかを設定できる回路であ
る請求項１の記載のメモリ装置の入力回路。
【請求項４】前記ディレイ回路が、それぞれ位相の異
なる信号を出力する複数の出力を有する電圧制御型発振
器と、前記電圧制御型発振器の１つの出力と前記クロッ
クとの位相を比較する位相比較器と、前記位相比較器の
出力に設けられたローパスフィルタと、前記電圧制御型
発振器の複数の出力のうちの１つを前記制御信号に応じ
て選択するセレクタとから構成され、前記ローパスフィ
ルタの出力に応じて前記電圧制御型発振器の発振周波数
が制御される、請求項１に記載のメモリ装置の入力回
路。
【請求項５】バスに接続され外部から入力する一定の
周期のクロックに応じて動作するメモリ装置において使
用される出力回路において、バスの信号線に直接あるいは何らかの回路を介してデー
タ出力端子が接続し、信号をラッチして前記信号を前記
信号線に送出するフリップフロップと、制御信号に応じて異なる遅延量を与えるディレイ回路
と、を有し、前記クロックを前記ディレイ回路に入力し、前記ディレ
イ回路の出力を前記フリップフロップのクロック入力に
接続したことを特徴とする、メモリ装置の出力回路。
【請求項６】前記ディレイ回路が、複数のディレイ素
子と、複数の入力信号から前記制御信号に応じて１つを
選択するセレクタとから構成されている請求項５に記載
のメモリ装置の出力回路。
【請求項７】前記ディレイ回路が、ディレイ素子と２
入力のセレクタとからなる組を直列に複数組接続して構
成され、各組において、前記ディレイ素子の出力と前記
セレクタの第１の入力が接続し、前記ディレイ素子の入
力と前記セレクタの第２の入力が接続し、前記セレクタ
を前記制御信号によって制御することにより、前記組ご
とに遅延量を与えるか与えないかを設定できる回路であ
る請求項５の記載のメモリ装置の出力回路。
【請求項８】前記ディレイ回路が、それぞれ位相の異
なる信号を出力する複数の出力を有する電圧制御型発振
器と、前記電圧制御型発振器の１つの出力と前記クロッ
クとの位相を比較する位相比較器と、前記位相比較器の
出力に設けられたローパスフィルタと、前記電圧制御型
発振器の複数の出力のうちの１つを前記制御信号に応じ
て選択するセレクタとから構成され、前記ローパスフィ
ルタの出力に応じて前記電圧制御型発振器の発振周波数
が制御される、請求項５に記載のメモリ装置の出力回
路。
【請求項９】前記フリップフロップの前記データ出力
端子と前記信号線との間に、出力バッファが挿入されて
いる請求項５乃至８いずれか１項に記載のメモリ装置の
出力回路。