JP2017049713A - メモリコントローラ - Google Patents
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Abstract
【解決手段】メモリコントローラ30において、アドレス取得部32は、レイテンシ指定アドレス51を取得する。レイテンシ指定アドレス51は、読み出しコマンドを受け付けた場合に最短レイテンシで送信すべきデータを格納する半導体メモリ40のアドレスであり、ホスト装置10が保持するアドレスと同じである。事前取得部331は、レイテンシ指定アドレス51のデータを半導体メモリ40から読み出してバッファ36に格納させる。比較部332は、読み出しコマンドに含まれるアドレスをレイテンシ指定アドレス51と比較する。送信制御部333は、比較部332による比較結果に基づいて、最短レイテンシが終了するタイミングでバッファ36に格納されたデータをホスト装置10に送信する。
【選択図】図3
Description
{1.1.全体構成}
図1は、本発明の実施の形態に係るメモリシステム100の構成を示す機能ブロック図である。図1に示すように、メモリシステム100は、ホスト装置10と、半導体記憶装置20とを備える。半導体記憶装置20は、メモリコントローラ30と、半導体メモリ40とを備える。
図2は、図1に示すホスト装置10の構成を示す機能ブロック図である。図2に示すように、ホスト装置10は、CPU(Central Processing Unit)11と、RAM(Random Access Memory)12と、乱数生成器13と、ホスト側コントローラ14とを備える。CPU11と、RAM12と、乱数生成器13と、ホスト側コントローラ14とは、バスを介して接続される。
図3は、図1に示す半導体記憶装置20の構成を示す機能ブロック図である。図3に示すように、メモリコントローラ30は、コマンドデコーダ31と、アドレス取得部32と、アクセス制御部33と、バッファ34と、乱数生成器35と、セレクタ36とを備える。
図4は、図1に示す半導体メモリ40の構成を示す機能ブロック図である。図4に示すように、半導体メモリ40は、1枚のダイで構成される。ダイは、J個のブロックを含む。ブロックは、N個のページを含む。J及びNは、いずれも1以上の自然数である。ブロックは、半導体メモリ40におけるデータの消去単位である。ページは、半導体メモリ40におけるデータの読み出し単位及び書き込み単位である。
以下、メモリシステム100の動作について説明する。なお、メモリコントローラ30において実行される論理アドレスから物理アドレスへの変換処理についての説明を省略する。
レイテンシ指定アドレス51は、ホスト装置10の電源がオンにされたときに、ホスト装置10及びメモリコントローラ30で生成される。レイテンシ指定アドレス51は、乱数13A及び乱数35Aから生成されるため、ランダムな値を有する。また、レイテンシ指定アドレス51は、メモリコントローラ30がレイテンシ指定アドレス51のデータをホスト装置10に送信した後に更新される。
図5は、レイテンシ指定アドレス51を決定するときにおけるホスト装置10及びメモリコントローラ30の動作を示すシーケンス図である。図5に示すシーケンス図は、ホスト装置10の電源がオンされたときに開始される。
図6は、ホスト装置10がレイテンシ指定アドレス51以外のアドレスを含む読み出しコマンドを送信するときのホスト装置10及びメモリコントローラ30の動作を示すシーケンス図である。以下、レイテンシ指定アドレス51以外のアドレスを「通常アドレス」と記載する。
図7は、ホスト装置10がレイテンシ指定アドレス51を含む読み出しコマンドを送信するときのホスト装置10及びメモリコントローラ30の動作を示すシーケンス図である。
図7に示す処理が終了した場合、ホスト装置10及びメモリコントローラ30がそれぞれ保持するレイテンシ指定アドレス51が更新される。レイテンシ指定アドレス51を更新する手順は、図5に示す処理と同じ手順で実行される。レイテンシ指定アドレス51の更新は、メモリコントローラ30においては、レイテンシ指定アドレス51のデータを送信してから次の読み出しコマンドを受け付けるまでの間に実行される。ホスト装置10においては、レイテンシ指定アドレス51の更新は、レイテンシ指定アドレス51のデータを受信してから次の読み出しコマンドを生成するまでの間に実行される。すなわち、ホスト装置10及びメモリコントローラ30は、レイテンシ指定アドレス51のデータの読み出し処理が完了してから、予め設定された期間内に更新する。
次に、メモリコントローラ30が、レイテンシ指定アドレス51のデータをレイテンシがゼロとなるタイミングで送信することにより、第三者が複製品を製造することが困難となる理由を説明する。
上記実施の形態において、メモリコントローラ30が読み出しコマンドの受信直後にレイテンシ指定アドレス51のデータを出力する例を説明したが、これに限られない。
10 ホスト装置
11 CPU
12 RAM
13,35 乱数生成器
14 ホスト側コントローラ
20 半導体記憶装置
30 メモリコントローラ
31 コマンドデコーダ
32 アドレス取得部
33,141 アクセス制御部
34 バッファ
36 セレクタ
40 半導体メモリ
51 レイテンシ指定アドレス
142,323 アドレス生成部
143 記憶部
144,332 比較部
331 事前取得部
333 送信制御部
Claims (11)
- ホスト装置からの要求に応じて半導体メモリにアクセスするメモリコントローラであって、
前記ホスト装置から受信した読み出しコマンドに応答して最短レイテンシで送信すべきデータを格納する半導体メモリのアドレスであって、前記ホスト装置により保持されるアドレスと同一のレイテンシ指定アドレスを取得するアドレス取得部と、
前記レイテンシ指定アドレスのデータを前記半導体メモリから読み出してバッファに格納する事前取得部と、
前記ホスト装置から受信した読み出しコマンドに含まれるアドレスを、前記アドレス取得部により取得されたレイテンシ指定アドレスと比較する比較部と、
前記比較部による比較結果に基づいて、前記最短レイテンシが終了するタイミングで前記バッファに格納されたデータを前記ホスト装置に送信する送信制御部と、
を備えるメモリコントローラ。 - 請求項1に記載のメモリコントローラであって、
前記アドレス取得部は、前記送信制御部が前記バッファに格納されたデータを前記ホスト装置へ送信した後に、前記レイテンシ指定アドレスを更新し、
前記事前取得部は、更新されたレイテンシ指定アドレスのデータを前記半導体メモリから読み出し、前記バッファに格納されたデータを前記更新されたレイテンシ指定アドレスのデータで更新するメモリコントローラ。 - 請求項1に記載のメモリコントローラであって、
前記送信制御部は、前記読み出しコマンドに含まれるアドレスが前記レイテンシ指定アドレスと一致すると前記比較部により判断された場合、前記送信制御部は、前記最短レイテンシが終了するタイミングで前記バッファに格納されたデータを前記ホスト装置に送信するメモリコントローラ。 - 請求項1ないし請求項3のいずれかに記載のメモリコントローラであって、
前記送信制御部は、前記読み出しコマンドに含まれるアドレスが前記レイテンシ指定アドレスと一致しないと前記比較部により判断された場合、前記読み出しコマンドに含まれるアドレスのデータを前記半導体メモリから読み出し、前記半導体メモリから読み出したデータを送信するメモリコントローラ。 - 請求項1ないし請求項4のいずれかに記載のメモリコントローラであって、
前記送信制御部は、前記読み出しコマンドに含まれるアドレスが前記レイテンシ指定アドレスに一致すると前記比較部により判断された場合、前記読み出しコマンドの受け付けを完了した直後に、前記バッファに格納されたデータを送信するメモリコントローラ。 - 請求項1ないし請求項4のいずれかに記載のメモリコントローラであって、
前記送信制御部は、前記読み出しコマンドに含まれるアドレスが前記レイテンシ指定アドレスに一致すると前記比較部により判断された場合、1つのビジー信号及び1つのレディ信号の後に続けて前記バッファに格納されたデータを送信するメモリコントローラ。 - 請求項1ないし請求項6のいずれかに記載のメモリコントローラであって、
前記アドレス取得部は、
前記レイテンシ指定アドレスの生成に用いられる乱数を生成する乱数生成器と、
所定のアルゴリズムを用いて、前記乱数生成器により生成された乱数から前記レイテンシ指定アドレスを生成するアドレス生成部と、
を含むメモリコントローラ。 - 請求項1ないし請求項6のいずれかに記載のメモリコントローラであって、
前記アドレス取得部は、前記ホスト装置により生成されたレイテンシ指定アドレスを取得するメモリコントローラ。 - ホスト装置と、
半導体メモリと、
前記ホスト装置からの要求に応じて前記半導体メモリにアクセスするメモリコントローラと、
を備え、
前記メモリコントローラは、
前記ホスト装置から受信した読み出しコマンドに応答して最短レイテンシで送信すべきデータを格納する半導体メモリのアドレスであるレイテンシ指定アドレスを取得するアドレス取得部と、
前記レイテンシ指定アドレスのデータを前記半導体メモリから読み出してバッファに格納する事前取得部と、
前記ホスト装置から受信した読み出しコマンドに含まれるアドレスを、前記アドレス取得部により取得されたレイテンシ指定アドレスと比較する第1比較部と、
前記第1比較部による比較結果に基づいて、前記最短レイテンシが終了するタイミングで前記バッファに格納されたデータを前記ホスト装置に送信する送信制御部と、
を備え、
前記ホスト装置は、
前記レイテンシ指定アドレスを記憶する記憶部と、
前記読み出しコマンドを前記メモリコントローラに送信する前に、前記読み出しコマンドに含まれるアドレスを前記記憶部に記憶されたレイテンシ指定アドレスと比較する第2比較部と、
前記第2比較部による比較結果に基づいて、前記最短レイテンシが終了するタイミングで、前記バッファに格納されたデータを前記メモリコントローラから受信するアクセス制御部と、
を備えるメモリシステム。 - 請求項9に記載のメモリシステムであって、
前記アクセス制御部は、前記バッファに格納されたデータを前記メモリコントローラから受信してから予め設定された期間が経過するまでに、前記レイテンシ指定アドレスを更新し、
前記アドレス取得部は、前記送信制御部が前記バッファに格納されたデータを前記ホスト装置へ送信してから前記予め設定された期間が経過するまでに、前記レイテンシ指定アドレスを更新し、
前記事前取得部は、更新されたレイテンシ指定アドレスのデータを前記半導体メモリから読み出し、前記バッファに格納されたデータを前記更新されたレイテンシ指定アドレスのデータで更新するメモリシステム。 - 請求項9又は請求項10に記載のメモリシステムであって、
前記メモリコントローラは、さらに、
第1乱数を生成する第1乱数生成器、
を備え、
前記ホスト装置は、さらに、
第2乱数を生成する第2乱数生成器、
を備え、
前記アドレス取得部及び前記アクセス制御部の各々は、所定のアルゴリズムを用いて、前記第1乱数と前記第2乱数から、前記レイテンシ指定アドレスを生成するメモリシステム。
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JP2004318940A (ja) * | 2003-04-14 | 2004-11-11 | Renesas Technology Corp | 記憶装置 |
JP2008500668A (ja) * | 2004-05-21 | 2008-01-10 | ラムバス・インコーポレーテッド | 多重メモリアクセスレイテンシ時間をサポートするコンピュータメモリシステムにおける性能を改善するためのシステムおよび方法 |
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