JP2008500668A5 - - Google Patents

Claims (38)

1. メモリシステムにおけるメモリ装置へのアクセスを制御する方法であって、
   前記メモリシステムにおけるメモリ装置を、第１のレイテンシ時間グループおよび第２のレイテンシ時間グループを含むレイテンシ時間グループに割り当てるステップであって、前記第１のレイテンシ時間グループが、前記第２のレイテンシ時間グループより短いレイテンシ時間を有するステップと、
   メモリアドレス空間の少なくとも第１および第２の部分を識別するステップと、
   前記アドレス空間の前記第１の部分を、前記第１のレイテンシ時間グループに割り当てられた少なくとも１つのメモリ装置にマップするステップと、
   前記アドレス空間の前記第２の部分を、前記第２のレイテンシ時間グループに割り当てられた少なくとも１つのメモリ装置にマップするステップと、
   を含む方法。
2. 前記マッピングが、前記アドレス空間の前記第１の部分に、前記アドレス空間の前記第２の部分より短いレイテンシ時間を提供し、それにより、結果としてシステム性能の改善をもたらす、請求項１に記載の方法。
3. 前記識別が、前記メモリアドレス空間の様々な部分へのアクセスの頻度に基づいており、前記アドレス空間の前記第１の部分が、前記アドレス空間の前記第２の部分より頻繁にアクセスされる、請求項１に記載の方法。
4. メモリ装置識別子を含むメモリアクセス要求を受信するステップと、
   前記識別子に基づいて、前記メモリ装置のレイテンシ時間グループを決定するステップと、
   前記メモリ装置の前記レイテンシ時間グループに基づいて、タイミング制御信号を生成するステップと、
   をさらに含む、請求項１に記載の方法。
5. 前記メモリ装置の前記レイテンシ時間グループを決定するステップが、
   前記レイテンシ時間グループを、前のメモリ要求に関連するレイテンシ時間グループと比較するステップと、
   前記比較に基づいて、タイミング制御信号を生成するステップと、
   をさらに含む、請求項４に記載の方法。
6. 前記第１および第２のレイテンシ時間グループの前記レイテンシ時間が、前記第１および第２のレイテンシ時間グループに割り当てられたメモリ装置ならびにメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項１に記載の方法。
7. 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおいて用いるように構成されたメモリ装置であって、
   メモリアレイと、
   前記メモリアレイに結合され、かつ遅延値を受信するためにメモリシステムに結合されるように構成されたコマンドインターフェースであって、前記遅延値が、複数のレイテンシ時間グループにおけるそれぞれのレイテンシ時間グループに関連するコマンドインターフェースと、
   前記コマンドインターフェースおよび出力データパスに結合された遅延装置であって、前記メモリアレイから検索されかつ前記出力データパスで伝送されるデータを、前記遅延値によって決定された遅延期間、遅延させるように構成された遅延装置と、
   を含むメモリ装置。
8. 各レイテンシ時間グループが、異なる遅延値に関連している、請求項７に記載のメモリ装置。
9. 少なくとも１つのレイテンシ時間グループに関連する少なくとも１つの遅延値が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項８に記載のメモリ装置。
10. 前記それぞれのレイテンシ時間グループに関連する前記遅延値が、前記グループにおける最大アクセスレイテンシ時間に基づく、請求項７に記載のメモリ装置。
11. 前記メモリ装置がメモリモジュールに含まれ、前記メモリモジュールが、前記それぞれのレイテンシ時間グループに割り当てられる、請求項７に記載のメモリ装置。
12. 前記メモリモジュールが、バッファを介して前記メモリコントローラに結合される、請求項１１に記載のメモリ装置。
13. 前記遅延装置がシフトレジスタを含む、請求項７に記載のメモリ装置。
14. 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御する方法であって、
    メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
    前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記レイテンシ時間グループが、前記メモリシステムにおける複数のレイテンシ時間グループの１つであるステップと、
    前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
    前記比較の結果に応じてタイミング制御信号を生成するステップと、
    を含む方法。
15. タイミング制御信号を生成するステップが、
    前記識別されたレイテンシ時間グループおよび前記前のメモリアクセス要求に関連する前記レイテンシ時間グループに対応する最小時間差が、前記メモリアクセス要求と前記前のメモリアクセス要求との間の時間差より大きいかどうかを決定するステップと、
    前記決定が正である場合には、バス衝突を回避するのに十分な時間、前記メモリアクセス要求のためのメモリアクセスコマンドの発行を遅延させるステップと、
    をさらに含む、請求項１４に記載の方法。
16. メモリアクセスコマンドの発行を遅延させるステップが、
    前記メモリアクセスコマンドを発行する前に、少なくとも１つのノーオペレーションコマンドを発行するステップをさらに含む、請求項１５に記載の方法。
17. 前記タイミング制御信号が、前記メモリアクセス要求に関連するメモリアクセスコマンドの伝送を遅延させるために用いられる、請求項１４に記載の方法。
18. 多重アクセスレイテンシ時間をサポートするコンピュータシステムで用いるためのコンピュータプログラムプロダクトであって、前記コンピュータプログラムプロダクトが、コンピュータ可読記憶媒体およびそこに埋め込まれたコンピュータプログラム機構を含み、前記コンピュータプログラム機構が、
    メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
    前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記識別されたレイテンシ時間グループが、前記コンピュータシステムのメモリシステムにおける複数のレイテンシ時間グループの１つであるステップと、
    前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
    前記比較の結果に応じてタイミング制御信号を生成するステップと、
    を含むコンピュータプログラムプロダクト。
19. 前記レイテンシ時間グループが、前記メモリ装置識別子を用いてルックアップ表にアクセスすることによって識別される、請求項１８に記載のコンピュータプログラムプロダクト。
20. 各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連する、請求項１８に記載のコンピュータプログラムプロダクト。
21. 少なくとも１つのレイテンシ時間グループに関連する少なくとも１つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項２０に記載のコンピュータプログラムプロダクト。
22. 前記識別されたレイテンシ時間グループに関連する前記メモリアクセスレイテンシ時間が、前記識別されたレイテンシ時間グループにおける最大アクセスレイテンシ時間に基づく、請求項２０に記載のコンピュータプログラムプロダクト。
23. 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御するためのシステムであって、
    プロセッサに結合されるように構成され、かつ命令を含むコンピュータプログラムプロダクトを含むメモリであって、前記命令が、前記プロセッサによって実行されたときに、
    メモリアクセス要求を復号してメモリ装置識別子を提供するステップと、
    前記メモリ装置識別子に関連するレイテンシ時間グループを識別するステップであって、前記識別されたレイテンシ時間グループが、前記システムのメモリシステムにおける複数のレイテンシ時間グループの１つであるステップと、
    前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するステップと、
    前記比較の結果に応じてタイミング制御信号を生成するステップと、
    の動作を前記プロセッサに実行させるメモリを含むシステム。
24. 前記レイテンシ時間グループが、前記メモリ装置識別子を用いてルックアップ表にアクセスすることによって識別される、請求項２３に記載のシステム。
25. 前記レイテンシ時間グループが、多くのレイテンシ時間グループから選択され、各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連している、請求項２３に記載のシステム。
26. 少なくとも１つのレイテンシ時間グループに関連する少なくとも１つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項２５に記載のシステム。
27. 前記識別されたレイテンシ時間グループに関連する前記メモリアクセスレイテンシ時間が、前記識別されたレイテンシ時間グループにおける最大アクセスレイテンシ時間に基づく、請求項２５に記載のシステム。
28. 多重メモリアクセスレイテンシ時間をサポートするメモリシステムにおけるメモリ装置へのアクセスを制御するためのシステムであって、
    メモリアクセス要求を復号してメモリ装置識別子を提供するための手段と、
    前記メモリ装置識別子に関連するレイテンシ時間グループを識別するための手段であって、前記識別されたレイテンシ時間グループが、前記システムのメモリシステムにおける複数のレイテンシ時間グループの１つである手段と、
    前記識別されたレイテンシ時間グループを、前のメモリアクセス要求に関連するレイテンシ時間グループと比較するための手段と、
    前記比較の結果に応じてタイミング制御信号を生成するための手段と、
    を含むシステム。
29. 各レイテンシ時間グループが、異なるメモリアクセスレイテンシ時間に関連している、請求項２８に記載のシステム。
30. 少なくとも１つのレイテンシ時間グループに関連する少なくとも１つのメモリアクセスレイテンシ時間が、このレイテンシ時間グループに割り当てられたメモリ装置およびメモリコントローラを相互接続するチャネルにおける信号の電気的なフライト時間に少なくとも部分的に起因する、請求項２９に記載のシステム。
31. メモリコントローラと、
    前記メモリコントローラに結合された第１のメモリモジュールであって、前記第１のメモリモジュールが、第１のバッファおよび前記第１のバッファに結合された第１のメモリ装置を含み、前記第１のバッファが、第１の割り当てられたメモリアクセスレイテンシ時間を有する第１のメモリモジュールと、
    前記メモリコントローラに結合された第２のメモリモジュールであって、前記第２のメモリモジュールが、第２のバッファおよび前記第２のバッファに結合された第２のメモリ装置を含み、前記第２のバッファが、第２の割り当てられたメモリアクセスレイテンシ時間を有し、前記第１のメモリアクセスレイテンシ時間が前記第２のメモリアクセスレイテンシ時間よりも小さい、第２のメモリモジュールと、
    を含むシステム。
32. 前記第２のメモリモジュールが前記第１のメモリモジュールに結合され、前記メモリコントローラ、第１のメモリモジュール及び第２のメモリモジュールが、直列に結合されている、請求項３１に記載のシステム。
33. 前記第１の割り当てられたメモリアクセスレイテンシ時間が、読み出し要求が前記コントローラから前記第１のバッファに送出される時間から、読み出し完了データが前記第１のバッファから前記コントローラへ送られ、前記コントローラによってサンプリングされる時間までを含む、請求項３１に記載のシステム。
34. 前記第２の割り当てられたメモリアクセスレイテンシ時間が、読み出し要求が前記コントローラから前記第２のバッファに送出される時間から、読み出し完了データが前記第２のバッファから前記コントローラへ送られ、前記コントローラによってサンプリングされる時間までを含む、請求項３３に記載のシステム。
35. 第１の関連するメモリアクセスレイテンシ時間を有する第１のメモリ装置と、
    第２の関連するメモリアクセスレイテンシ時間を有し、前記第１の関連するメモリアクセレイテンシ時間が前記第２の関連するメモリアクセスレイテンシ時間よりも小さい、第２のメモリ装置と、
    前記第１および第２のメモリ装置に結合されたバッファであって、前記メモリ装置とメモリコントローラとの間に置かれるバッファと、
    を含むメモリモジュール。
36. メモリコントローラと、
    第１のメモリモジュールであって、
    前記メモリコントローラに結合されたバッファと、
    前記バッファに結合された第１のメモリ装置と、
    前記バッファに結合された第２のメモリ装置と、
    を含む第１のメモリモジュールと、
    を含み、
    前記第１のメモリ装置が、第１の関連するレイテンシ時間を有し、前記第２のメモリ装置が、第２の関連するレイテンシ時間を有し、前記第１の関連するメモリアクセスレイテンシ時間が、前記第２の関連するメモリアクセスレイテンシ時間よりも小さい、システム。
37. 第１および第２のメモリモジュールに配置されたメモリ装置にアクセスする方法であって、
    第１のメモリアクセスレイテンシ時間を前記第１のメモリモジュールに割り当てるステップであって、前記第１のメモリモジュールが、第１のバッファおよび前記第１のバッファに結合された第１のメモリ装置を含む、ステップと、
    第２のメモリアクセスレイテンシ時間を前記第２のメモリモジュールに割り当てるステップであって、前記第２のメモリモジュールが、第２のバッファおよび前記第２のバッファに結合された第２のメモリ装置を含み、前記第１のメモリアクセスレイテンシ時間が、前記第２のメモリアクセスレイテンシ時間よりも小さい、ステップと、
    を含む方法。
38. 前記第１のメモリ装置及び前記第２のメモリ装置が、前記バッファに直列に結合されている、請求項３６に記載のシステム。