JPH06150694A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH06150694A JPH06150694A JP4302612A JP30261292A JPH06150694A JP H06150694 A JPH06150694 A JP H06150694A JP 4302612 A JP4302612 A JP 4302612A JP 30261292 A JP30261292 A JP 30261292A JP H06150694 A JPH06150694 A JP H06150694A
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- circuit
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Abstract
(57)【要約】
【目的】 ＣＢＲサイクル時にＷＥバーの入力を規格化
する必要がないＤＲＡＭを提供する。 【構成】 ＷＣＢＲ動作を行なうときは、ＯＥバー信号
入力ピン１３にスーパーＶｃｃが入力される。するとＳ
Ｖ判定回路５からはＳＶＥバー信号が出力され、それが
ＮＯＲ回路４の一方の入力端子に接続される。ＮＯＲ回
路４の他方端子にはＷＥバー信号が入力される。したが
って、ＯＥバーにスーパーＶｃｃが入力されたときのみ
ＷＥバー信号が活性化される。その結果、通常ＤＲＡＭ
において用いられるＣＢＲサイクル時にはＷＥバー信号
の電位は自由に設定できる。
する必要がないＤＲＡＭを提供する。 【構成】 ＷＣＢＲ動作を行なうときは、ＯＥバー信号
入力ピン１３にスーパーＶｃｃが入力される。するとＳ
Ｖ判定回路５からはＳＶＥバー信号が出力され、それが
ＮＯＲ回路４の一方の入力端子に接続される。ＮＯＲ回
路４の他方端子にはＷＥバー信号が入力される。したが
って、ＯＥバーにスーパーＶｃｃが入力されたときのみ
ＷＥバー信号が活性化される。その結果、通常ＤＲＡＭ
において用いられるＣＢＲサイクル時にはＷＥバー信号
の電位は自由に設定できる。
Description
【０００１】
【産業上の利用分野】この発明はダイナミック型半導体
記憶装置に関し、特にＷＣＢＲ判定動作を行なうダイナ
ミック型半導体記憶装置に関する。
記憶装置に関し、特にＷＣＢＲ判定動作を行なうダイナ
ミック型半導体記憶装置に関する。
【０００２】
【従来の技術】図５は従来のダイナミック型半導体記憶
装置（以下ＤＲＡＭと略す）の一例を示すブロック図で
ある。図５を参照して、このＤＲＡＭは、データ信号を
ストアするためのメモリセルを備えたメモリアレイ５８
と、メモリセルを選択するためのアドレス信号を受ける
アドレスバッファ５４と、アドレス信号をデコードする
ローデコーダ５５およびコラムデコーダ５６と、メモリ
アレイ５８に接続され、メモリセルにストアされた信号
を増幅して読出すセンスアンプ５７とを含む。データ信
号を入力するための入力バッファ５９およびデータ信号
を出力するための出力バッファ６０は、Ｉ／Ｏゲート５
７を介してメモリアレイ５８に接続される。
装置（以下ＤＲＡＭと略す）の一例を示すブロック図で
ある。図５を参照して、このＤＲＡＭは、データ信号を
ストアするためのメモリセルを備えたメモリアレイ５８
と、メモリセルを選択するためのアドレス信号を受ける
アドレスバッファ５４と、アドレス信号をデコードする
ローデコーダ５５およびコラムデコーダ５６と、メモリ
アレイ５８に接続され、メモリセルにストアされた信号
を増幅して読出すセンスアンプ５７とを含む。データ信
号を入力するための入力バッファ５９およびデータ信号
を出力するための出力バッファ６０は、Ｉ／Ｏゲート５
７を介してメモリアレイ５８に接続される。
【０００３】アドレスバッファ５４は、外部アドレス信
号Ａ０ないしＡ７または図示のないリフレッシュカウン
タにより発生された内部アドレス信号を受けるように接
続される。リフレッシュコントローラは、クロックジェ
ネレータ５１に与えられたＲＡＳバー（ＲＡＳの上に棒
線を引いたもの、以下同じ）およびＣＡＳバー信号のタ
イミングに応答してリフレッシュカウンタを駆動する。
号Ａ０ないしＡ７または図示のないリフレッシュカウン
タにより発生された内部アドレス信号を受けるように接
続される。リフレッシュコントローラは、クロックジェ
ネレータ５１に与えられたＲＡＳバー（ＲＡＳの上に棒
線を引いたもの、以下同じ）およびＣＡＳバー信号のタ
イミングに応答してリフレッシュカウンタを駆動する。
【０００４】クロックジェネレータ５１にはメモリセル
へのデータの書込可能を示すＷＥバー信号が接続され
る。また出力バッファ６０にはデータ入出力ピンＤＱ１
−ＤＱ４を介してデータをメモリセルから入出力するた
めの出力可能信号ＯＥバーが接続される。
へのデータの書込可能を示すＷＥバー信号が接続され
る。また出力バッファ６０にはデータ入出力ピンＤＱ１
−ＤＱ４を介してデータをメモリセルから入出力するた
めの出力可能信号ＯＥバーが接続される。
【０００５】図６は図５に示したクロックジェネレータ
５１の内部の要部を示すブロック図である。図６を参照
して、クロックジェネレータ５１の中には、書込可能信
号ＷＥバー入力ピン１に接続されたインバータ２および
ＷＣＢＲ判定回路３が接続されている。
５１の内部の要部を示すブロック図である。図６を参照
して、クロックジェネレータ５１の中には、書込可能信
号ＷＥバー入力ピン１に接続されたインバータ２および
ＷＣＢＲ判定回路３が接続されている。
【０００６】ＷＣＢＲ判定回路は、ＷＥバー、ＣＡＳバ
ーｂｅｆｏｒｅＲＡＳバー（以下ＷＣＢＲと略す）を判
定する回路であり、ＷＣＢＲとは、ＲＡＳバーが“Ｈ”
から“Ｌ”になる前にＷＥバーとＣＡＳバーが“Ｌ”で
あることが条件となる。
ーｂｅｆｏｒｅＲＡＳバー（以下ＷＣＢＲと略す）を判
定する回路であり、ＷＣＢＲとは、ＲＡＳバーが“Ｈ”
から“Ｌ”になる前にＷＥバーとＣＡＳバーが“Ｌ”で
あることが条件となる。
【０００７】次のこのＷＣＢＲ判定回路の用途について
説明する。ＷＣＢＲ判定回路はたとえばマルチビットテ
ストモードの入力タイミングに用いられる。
説明する。ＷＣＢＲ判定回路はたとえばマルチビットテ
ストモードの入力タイミングに用いられる。
【０００８】ＤＲＡＭは、メモリ容量が増すに連れ、測
定時間の長さが問われ続けてきた。製造メーカーでは出
荷検査、ユーザー側では受入検査に時間が掛かるのが問
題となりつつあった。この検査に要する時間の１サイク
ルがたとえば１００ｎｓとすると、１ＭビットＤＲＡＭ
においては、全ビット書込、読出に要する時間は、 １００ｎｓ×１Ｍ×２Å０．２２秒 ４ＭビットＤＲＡＭでは０．８秒、１６ＭビットＤＲＡ
Ｍでは３．２秒と単純に４倍ずつ増していく。
定時間の長さが問われ続けてきた。製造メーカーでは出
荷検査、ユーザー側では受入検査に時間が掛かるのが問
題となりつつあった。この検査に要する時間の１サイク
ルがたとえば１００ｎｓとすると、１ＭビットＤＲＡＭ
においては、全ビット書込、読出に要する時間は、 １００ｎｓ×１Ｍ×２Å０．２２秒 ４ＭビットＤＲＡＭでは０．８秒、１６ＭビットＤＲＡ
Ｍでは３．２秒と単純に４倍ずつ増していく。
【０００９】そこで、内部回路において、たとえば４ビ
ットに同じデータを書込み、その４ビットが一致したら
ＰＡＳＳ、不一致でＦＡＩＬという様にして、検査時間
短縮の機能をＤＲＡＭに内蔵させることが考えられた。
その機能をマルチビットテストモードと呼ぶ。その入力
タイミングにＷＣＢＲが使用される。
ットに同じデータを書込み、その４ビットが一致したら
ＰＡＳＳ、不一致でＦＡＩＬという様にして、検査時間
短縮の機能をＤＲＡＭに内蔵させることが考えられた。
その機能をマルチビットテストモードと呼ぶ。その入力
タイミングにＷＣＢＲが使用される。
【００１０】次にＤＲＡＭの動作について説明する。図
７は先に説明したメモリのリフレッシュに使用されるＣ
ＡＳバーｂｅｆｏｒｅＲＡＳバー（以下ＣＢＲと略す）
サイクルを示す各信号の波形図である。図７を参照し
て、ＷＥバー信号が“Ｈ”または“Ｌ”と規定されてい
る。ＣＢＲサイクルは、ＲＡＳバー信号が“Ｈ”から
“Ｌ”になる前にＣＡＳバー信号が“Ｌ”であることが
条件であるのでＲＡＳバー信号とＣＡＳバー信号のレベ
ルのみが規定されている。なお、ＣＢＲ判定回路喪クロ
ックジェネレータ５１の中に設けられている。
７は先に説明したメモリのリフレッシュに使用されるＣ
ＡＳバーｂｅｆｏｒｅＲＡＳバー（以下ＣＢＲと略す）
サイクルを示す各信号の波形図である。図７を参照し
て、ＷＥバー信号が“Ｈ”または“Ｌ”と規定されてい
る。ＣＢＲサイクルは、ＲＡＳバー信号が“Ｈ”から
“Ｌ”になる前にＣＡＳバー信号が“Ｌ”であることが
条件であるのでＲＡＳバー信号とＣＡＳバー信号のレベ
ルのみが規定されている。なお、ＣＢＲ判定回路喪クロ
ックジェネレータ５１の中に設けられている。
【００１１】
【発明が解決しようとする課題】通常常時使用されるＣ
ＢＲサイクルは上記のようにＲＡＳバー信号とＣＡＳバ
ー信号の規定でよいのだが、上記したように出荷時等に
しか使用されないＷＣＢＲ判定回路３がクロックジェネ
レータ５１に含まれているため、ＷＣＢＲ判定時におい
てＷＥバー信号が“Ｈ”か“Ｌ”に規定されていないと
ＷＥバー信号が入力されたインバータ２において、イン
バータ２を構成しているｐチャネル、ｎチャネルトラン
ジスタがともにＯＮし貫通電流が流れる場合がある。す
なわち、ＣＢＲサイクル時、ＷＥバーピン１に中間電位
を入力すると貫通電流が流れたり、誤動作を引起こすこ
とがあるため、これを避けるには、常時使用しないＷＣ
ＢＲの判定用に常時使用するＣＢＲのサイクルに必要で
ないＷＥバー信号の条件付が必要になる。
ＢＲサイクルは上記のようにＲＡＳバー信号とＣＡＳバ
ー信号の規定でよいのだが、上記したように出荷時等に
しか使用されないＷＣＢＲ判定回路３がクロックジェネ
レータ５１に含まれているため、ＷＣＢＲ判定時におい
てＷＥバー信号が“Ｈ”か“Ｌ”に規定されていないと
ＷＥバー信号が入力されたインバータ２において、イン
バータ２を構成しているｐチャネル、ｎチャネルトラン
ジスタがともにＯＮし貫通電流が流れる場合がある。す
なわち、ＣＢＲサイクル時、ＷＥバーピン１に中間電位
を入力すると貫通電流が流れたり、誤動作を引起こすこ
とがあるため、これを避けるには、常時使用しないＷＣ
ＢＲの判定用に常時使用するＣＢＲのサイクルに必要で
ないＷＥバー信号の条件付が必要になる。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、通常使用するＣＢＲサイクル時
にＷＥバーピン１の入力規格を定める必要がないＤＲＡ
Ｍを提供することを目的とする。
ためになされたもので、通常使用するＣＢＲサイクル時
にＷＥバーピン１の入力規格を定める必要がないＤＲＡ
Ｍを提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係るＤＲＡＭ
は、外部から所定の信号を与える手段と、与えられた所
定の信号の電位が電源電圧以上か否かを判定する第１判
定手段と、第１判定手段と書込可能信号に接続され、第
１判定手段が、外部から与えられた所定の信号の電位が
電源電圧以上であると判断したときのみ書込可能信号を
活性化させる手段と、活性化手段に接続され、書込可能
信号が活性化されたときのみＷＣＢＲを判定する第２判
定手段とを含む。
は、外部から所定の信号を与える手段と、与えられた所
定の信号の電位が電源電圧以上か否かを判定する第１判
定手段と、第１判定手段と書込可能信号に接続され、第
１判定手段が、外部から与えられた所定の信号の電位が
電源電圧以上であると判断したときのみ書込可能信号を
活性化させる手段と、活性化手段に接続され、書込可能
信号が活性化されたときのみＷＣＢＲを判定する第２判
定手段とを含む。
【００１４】
【作用】外部から与えられる所定信号が電源電圧以上の
ときのみ書込可能信号が活性化され、ＷＣＢＲの判定が
行なわれるため、通常のＣＢＲサイクル時には外部から
の所定信号によっては書込可能信号は活性化されない。
ときのみ書込可能信号が活性化され、ＷＣＢＲの判定が
行なわれるため、通常のＣＢＲサイクル時には外部から
の所定信号によっては書込可能信号は活性化されない。
【００１５】
【実施例】以下この発明の実施例を図面を参照して説明
する。図１は図５に示したクロックジェネレータ５１内
の主要部を示すブロック図であり、従来の図６に対応す
る。図１を参照して、クロックジェネレータ５１は、Ｏ
Ｅバーピン１３に接続されたＳＶ判定回路５と、ＳＶ判
定回路５の出力およびＷＥバーピン１からの入力に接続
されたＮＯＲ回路４と、ＮＯＲ回路４の出力側に接続さ
れたＷＣＢＲ判定回路３とを含む。ＷＣＢＲ判定回路３
にはＲＡＳバー信号およびＣＡＳバー信号も入力されて
いる。
する。図１は図５に示したクロックジェネレータ５１内
の主要部を示すブロック図であり、従来の図６に対応す
る。図１を参照して、クロックジェネレータ５１は、Ｏ
Ｅバーピン１３に接続されたＳＶ判定回路５と、ＳＶ判
定回路５の出力およびＷＥバーピン１からの入力に接続
されたＮＯＲ回路４と、ＮＯＲ回路４の出力側に接続さ
れたＷＣＢＲ判定回路３とを含む。ＷＣＢＲ判定回路３
にはＲＡＳバー信号およびＣＡＳバー信号も入力されて
いる。
【００１６】電源電圧Ｖｃｃ以上の電圧をスーパーＶｃ
ｃという。ＳＶ判定回路とは、ＯＥバーピン１３に入力
された電圧がスーパーＶｃｃであるか否かを判定し、ス
ーパーＶｃｃが入力されているときのみ出力ＳＶＥバー
信号は“Ｌ”となり、それ以外は“Ｈ”が出力される。
ｃという。ＳＶ判定回路とは、ＯＥバーピン１３に入力
された電圧がスーパーＶｃｃであるか否かを判定し、ス
ーパーＶｃｃが入力されているときのみ出力ＳＶＥバー
信号は“Ｌ”となり、それ以外は“Ｈ”が出力される。
【００１７】スーパーＶｃｃがＯＥバーピン１３より与
えられていない場合は、ＳＶＥバー信号＝“Ｈ”とな
り、ＷＥバーピン１の入力が“Ｈ”でも“Ｌ”でも中間
電位でも関係なくＮＯＲ回路４の出力は“Ｌ”となり、
ＷＣＢＲ回路３は動作しない。また、ＮＯＲ回路４が貫
通電流を流す心配もない。
えられていない場合は、ＳＶＥバー信号＝“Ｈ”とな
り、ＷＥバーピン１の入力が“Ｈ”でも“Ｌ”でも中間
電位でも関係なくＮＯＲ回路４の出力は“Ｌ”となり、
ＷＣＢＲ回路３は動作しない。また、ＮＯＲ回路４が貫
通電流を流す心配もない。
【００１８】図２はＷＣＢＲ判定回路３に入力されるＣ
ＢＲサイクルの入力波形である。図に示すようにＷＥバ
ー信号の値は“Ｈ”、“Ｌ”または中間電位のどれでも
可能となり、入力規格は自由となり、ユーザーが使いや
すいＤＲＡＭとなる。
ＢＲサイクルの入力波形である。図に示すようにＷＥバ
ー信号の値は“Ｈ”、“Ｌ”または中間電位のどれでも
可能となり、入力規格は自由となり、ユーザーが使いや
すいＤＲＡＭとなる。
【００１９】図３は図１に示したＳＶ判定回路５の具体
例を示す回路図である。図３を参照して、ＳＶ判定回路
は、一端をＯＥバー端子１３に接続され、直列接続され
た複数のｎチャネルＭＯＳダイオード６と、一端を接地
され、他端をｎチャネルＭＯＳダイオードに接続された
抵抗７と、抵抗７および複数のｎチャネルＭＯＳダイオ
ードの接点に接続されたインバータ８とを含む。
例を示す回路図である。図３を参照して、ＳＶ判定回路
は、一端をＯＥバー端子１３に接続され、直列接続され
た複数のｎチャネルＭＯＳダイオード６と、一端を接地
され、他端をｎチャネルＭＯＳダイオードに接続された
抵抗７と、抵抗７および複数のｎチャネルＭＯＳダイオ
ードの接点に接続されたインバータ８とを含む。
【００２０】図３を参照してＯＥバーピン１３にスーパ
ーＶｃｃが入力されたときのみ複数のｎチャネルＭＯＳ
ダイオードがＯＮし、インバータ８を介してＳＶ判定回
路５からＳＶＥバー信号が出力される。
ーＶｃｃが入力されたときのみ複数のｎチャネルＭＯＳ
ダイオードがＯＮし、インバータ８を介してＳＶ判定回
路５からＳＶＥバー信号が出力される。
【００２１】次にＷＣＢＲ判定回路３の用途を説明す
る。図４はＡｄｄ Ｋｅｙモードを説明するためのタイ
ミングチャートである。Ａｄｄ Ｋｅｙモードとは、Ｄ
ＲＡＭにおいてあるアドレス入力によりＤＲＡＭの機能
を変化させることを可能としたモードをいう。変化させ
ることが可能な機能の数は、たとえばアドレスピンの数
をＮ個とした場合、最大で２N 種類の機能を内蔵させる
ことができる。このモードは規格外の使用方法のため、
ＤＲＡＭ製造メーカー各社が独自のアドレスを内蔵さ
せ、秘密にしているので、その機能を使用するにはその
アドレスの「鍵」を必要とする。そのためＡｄｄ Ｋｅ
ｙと命名されている。各社においてそのアドレスは秘密
であるが、使用方法はおよそ各社同じであり、以下に示
すようにＷＣＢＲサイクルを用い、ＷＣＢＲサイクル＋
スーパーＶｃｃ＋Ａｄｄ Ｋｅｙ入力という方法をとっ
ている。
る。図４はＡｄｄ Ｋｅｙモードを説明するためのタイ
ミングチャートである。Ａｄｄ Ｋｅｙモードとは、Ｄ
ＲＡＭにおいてあるアドレス入力によりＤＲＡＭの機能
を変化させることを可能としたモードをいう。変化させ
ることが可能な機能の数は、たとえばアドレスピンの数
をＮ個とした場合、最大で２N 種類の機能を内蔵させる
ことができる。このモードは規格外の使用方法のため、
ＤＲＡＭ製造メーカー各社が独自のアドレスを内蔵さ
せ、秘密にしているので、その機能を使用するにはその
アドレスの「鍵」を必要とする。そのためＡｄｄ Ｋｅ
ｙと命名されている。各社においてそのアドレスは秘密
であるが、使用方法はおよそ各社同じであり、以下に示
すようにＷＣＢＲサイクルを用い、ＷＣＢＲサイクル＋
スーパーＶｃｃ＋Ａｄｄ Ｋｅｙ入力という方法をとっ
ている。
【００２２】図４を参照して、ＲＡＳバー信号，ＣＡＳ
バー信号，ＷＥバー信号，ＯＥバー信号はそれぞれ図５
に示したクロックジェネレータに入力される外部クロッ
クピン１２，１１，１，１３からの入力信号である。こ
れに対し、Ａｄｄは同じく図５のＡ０−Ａ７に示した外
部アドレス入力ピンで規定されるアドレスを示す。
バー信号，ＷＥバー信号，ＯＥバー信号はそれぞれ図５
に示したクロックジェネレータに入力される外部クロッ
クピン１２，１１，１，１３からの入力信号である。こ
れに対し、Ａｄｄは同じく図５のＡ０−Ａ７に示した外
部アドレス入力ピンで規定されるアドレスを示す。
【００２３】ＤＲＡＭにおいて、ＲＡＳバー信号が
“Ｌ”になったとき、ＣＡＳバー信号、ＷＥバー信号が
既に“Ｌ”であり（ＷＣＢＲ）、かつ、ＯＥバーピン１
３にＶｃｃ以上の電圧、すなわちスーパーＶｃｃを印加
し、そのときのあるアドレス入力により、ＤＲＡＭの機
能を変化させることが可能になる。
“Ｌ”になったとき、ＣＡＳバー信号、ＷＥバー信号が
既に“Ｌ”であり（ＷＣＢＲ）、かつ、ＯＥバーピン１
３にＶｃｃ以上の電圧、すなわちスーパーＶｃｃを印加
し、そのときのあるアドレス入力により、ＤＲＡＭの機
能を変化させることが可能になる。
【００２４】
【発明の効果】以上のようにこの発明によれば、外部か
ら与えられる所定信号が電源電圧Ｖｃｃ以上のときのみ
書込可能信号が活性化され、ＷＣＢＲの判定が行なわれ
るため、通常のリフレッシュサイクル等で必要なＣＢＲ
サイクル時にＷＥバーの入力を“Ｈ”または“Ｌ”のよ
うに規格化する必要のないＤＲＡＭが提供できる。
ら与えられる所定信号が電源電圧Ｖｃｃ以上のときのみ
書込可能信号が活性化され、ＷＣＢＲの判定が行なわれ
るため、通常のリフレッシュサイクル等で必要なＣＢＲ
サイクル時にＷＥバーの入力を“Ｈ”または“Ｌ”のよ
うに規格化する必要のないＤＲＡＭが提供できる。
【図１】この発明に係るＤＲＡＭに用いられるクロック
ジェネレータ５１の内部構成を示すブロック図である。
ジェネレータ５１の内部構成を示すブロック図である。
【図２】この発明に係るＤＲＡＭにおけるＲＡＳバー，
ＣＡＳバーおよびＷＥバーの電位を示すタイミングチャ
ートである。
ＣＡＳバーおよびＷＥバーの電位を示すタイミングチャ
ートである。
【図３】ＳＶ判定回路の内部構成を示す図である。
【図４】ＷＣＢＲを用いたＡｄｄ Ｋｅｙモードを説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図５】従来のＤＲＡＭの構成を示すブロック図であ
る。
る。
【図６】従来のＤＲＡＭにおけるクロックジェネレータ
の内部構成を示すブロック図である。
の内部構成を示すブロック図である。
【図７】従来のＤＲＡＭにおけるＲＡＳバー，ＣＡＳバ
ーおよびＷＥバーの電位を示すタイミングチャートであ
る。
ーおよびＷＥバーの電位を示すタイミングチャートであ
る。
１ ＷＥバー信号入力ピン ３ ＷＣＢＲ判定回路 ４ ＮＯＲ回路 ５ ＳＶ判定回路 １１ ＣＡＳバー信号入力ピン １２ ＲＡＳバー信号入力ピン １３ ＯＥバー信号入力ピン ５１ クロックジェネレータ
Claims (1)
- 【請求項１】 外部から所定の信号を与える手段と、 前記所定の信号を与える手段に接続され、前記所定の信
号が電源電圧以上の電位を有しているか否かを判定する
第１判定手段と、 前記第１判定手段と書込可能信号に接続され、前記第１
判定手段が前記所定の信号が電源電圧以上の電位を有し
ていると判断したときのみ前記書込可能信号を活性化さ
せる手段と、 前記活性化手段に接続され、前記書込可能信号が活性化
されたときのみＷＣＢＲの判定を行なう第２判定手段と
を含む、ダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302612A JPH06150694A (ja) | 1992-11-12 | 1992-11-12 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302612A JPH06150694A (ja) | 1992-11-12 | 1992-11-12 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150694A true JPH06150694A (ja) | 1994-05-31 |
Family
ID=17911084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302612A Withdrawn JPH06150694A (ja) | 1992-11-12 | 1992-11-12 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150694A (ja) |
-
1992
- 1992-11-12 JP JP4302612A patent/JPH06150694A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |