JP3856048B2 - 同じ極性を有するmisトランジスタを用いるシフトレジスタの改良 - Google Patents

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Description

本発明は、同じ極性のMIS(金属絶縁半導体の略称)トランジスタを用いるシフトレジスタに係る。本発明は、特に、制限された個数の同じ極性のMISトランジスタを使用し、フラットスクリーンの画素のラインを選択し得るシフトレジスタの改良に関する。
フラットスクリーン、特に、液晶フラットスクリーンは、行及び列に配置された多数の電気光学セルから作られ、各電気光学セルは、スイッチング装置によって制御され、、液晶の境界を画成する2個の電極を含み、液晶の光学特性は液晶を横切る電界の値の関数として変えられる。この組立体は、スイッチング装置、電極、液晶、及び、“画素”又は画像ポイントと称される反対電極により構成される。上記画素のアドレス指定は、スイッチング装置又は列のオン状態及びオフ状態を制御する選択ライン、或いは、スイッチング装置がオン状態のとき、表示されるべきデータ信号、即ち、グレイスケールに対応した電極の端子に印加される電圧を伝達するデータのラインを用いて行われる。
特に有利な実施例によれば、電極、スイッチング装置、行及び列は、スクリーンのアクティブマトリックスを形成するように同じ基板上で被覆、食刻される。この場合、周辺制御回路、即ち、表示されるべき水平ラインを選択する選択ラインスキャナ、並びに、列を制御する回路は、能動マトリックスを含む基板上に直接集積させてもよく、能動マトリックスと同時に製造することが可能である。従って、特に、画素数が非常に多いとき、高い製造効率を達成するため、できる限り小さくかつ単純なな制御回路を備えることが必要である。更に、ディスプレイの全体に亘り同じ導電性タイプを備えた画素スイッチング装置として、半導体装置を使用する点が有利である。
半導体装置の制御は、1個以上のシフトレジスタによってアドレス指定されたラインにより行われ得る。特に、上記の説明で示唆された単純さの要求条件に適合し得るシフトレジスタ構造は、出願人THOMSON−LCDによる国際特許出願WO 92/15992に記載されている。この場合、1段のシフトレジスタは、6個のトランジスタを含み、2個のクロック信号、2個の正電源及び1個の負電源が供給される。このレジスタの動作は、レジスタ段の出力を制御するトランジスタのゲートが浮動状態にされ、レジスタ段の電位は、容量性の効果を介してクロック及び出力の電位に追従する。この効果は、“ブートストラップ”効果と称される。これにより、所望の時点に、出力をクロックの最高電位まで完全に充電させることが可能になる。この出力トランジスタには、出力トランジスタを予め充電させるトランジスタ及び出力トランジスタを放電させるトランジスタが関連する。
一方、上記3個のトランジスタの動作は、“ブートストラップ”効果が出力の適切な充電を行えるとしても、3個の補助トランジスタを使用する必要を生じさせる漂遊効果が伴うような動作である。
他の欠点は、あるトランジスタが永久ゲートストレスを受けること、即ち、結果的にトランジスタの閾値電圧をドリフトさせ、やがて装置全体の機能不良を生じさせるゲート上の正電圧を受けることである。
上記の欠点を解決するため、出願人THOMSON−LCDにより1994年5月17日に出願された仏国特許出願第94 05987号は、耐用期間が延ばされた3乃至4個のトランジスタを備えた単純化された回路を提案する。
かくして、仏国特許出願第94 05987号の図2に対応した図1に示される如く、選択ラインを制御し得るシフトレジスタ段21は、3個のトランジスタT1、Tp及びTdにより構成される。この場合、トランジスタT1はラインJ上の出力のノードDを制御する。トランジスタT1は、トランジスタTpにより予め充電され、トランジスタTdにより放電させられる。より厳密に説明すると、段21は、トランジスタTpのドレインを介して、符号22で示される場所で前のラインJ−1に接続される。トランジスタTpのゲートはそのドレインに接続され、一方、トランジスタTpのソースは、トランジスタT1のゲートに接続されたポイントGに接続される。他方で、ポイントGは、放電トランジスタTdを介して負電圧V−に接続され、放電トランジスタTdは次の段の出力で接続されたラインJ+1の電位により制御される。更に、ノードDは、トランジスタT1のソースに接続され、キャパシタンスCbを介してノードGに接続され、接地32に接続されたキャパシタンスC1により充電過程が電気的に表わされた選択されるべきラインJに接続される。クロック信号φ1は出力トランジスタT1のドレインに印加される。出力トランジスタT1のドレインとゲートとの間には、上記国際特許出願WO 92/15992を引用して説明した“ブートストラップ”効果を担う漂遊キャパシタンスCpがある。更に、この配置において、クロックφ1に対し厳密に相補的であるクロックφ2は、漂遊キャパシタンスCpの値と同じ容量値のキャパシタンスC2を介してノードGに接続される。
かくして、漂遊効果、即ち、“ブートストラップ”効果の影響は、(クロックφ1に対し相補的な)クロックφ2を、漂遊キャパシタンスCpの値と同じ容量値CtのキャパシタンスC2を介してトランジスタTpのゲートと連結することによって相殺される。2個のクロックが厳密に相補的であるならば、それらはノードG、即ち、トランジスタT1のゲート上に漂遊電圧を生じさせない。等価回路は、ノードGと接地32との間に、キャパシタンスC1=2×Ctを含む。このような構造は“ブートストラップ”効果を低減するので、ゲートの電圧がソース電圧の変化の小部分に追従するように、ソースノードDとゲートノードGとの間に“ブートストラップ”キャパシタンスCbを加える必要がある。かくして、60%の“ブートストラップ”比を得るためには、キャパシタンスCbがキャパシタンスCtの3倍の値を有するだけで充分である。必要とされるトランジスタの個数が従来技術の半分にされると共に、回路の耐用期間、即ち、装置全体の耐用期間が長くなる。
次に、横軸に時間スケール、縦軸に電位が表わされた図2a乃至2fを参照して上記回路の動作を説明する。前のラインJ−1がライン22にパルスを送るとき(図2c)、予備充電トランジスタTPはオン状態であり、“ブートストラップ”キャパシタンスCbを充電する。ノードGの電位(図2d)は、前の段に対応したラインJ−1の電位からトランジスタTpの閾値電圧の値が差し引かれた値まで上昇する。トランジスタT1はオン状態になる。次いで、クロックφ1が上昇し(図2a)、出力Jは、“ブートストラップ”キャパシタンスによってトランジスタT1のゲートを伴って追従する。トランジスタT1は完全にオン状態になり、ノードD及びラインJは、クロックφ1の電位が降下するまでクロックファイ1の電位(図2a)に完全に追従する。この瞬間に、次のラインJ+1は上昇し(図2f)、トランジスタT1が次のクロックビートの間にオン状態ではなくなるように(図2d)、“ブートストラップ”キャパシタンスCbを放電させるトランジスタTdをターンオンする。
図1を参照して説明した上記回路は、仏国特許出願第94 05987号において、出力信号の振幅よりも5乃至10ボルト小さい振幅を有する制御信号で動作し得るトランジスタを付加することにより改良された。この解決法を図3に示す。図3には、図1を参照して説明した例のトランジスタT1、Tp及びTdと同じ3個のトランジスタMN1、MN2及びMN3が示され、2入力n−1及びn+1はJ−1及びJ+1と同じであり、2個のクロック信号φ1及びφ2は逆位相であり、段の出力nは出力Jと同じであり、キャパシタンスC1、C2及びC1は、夫々、キャパシタンスC2、Cb及びC1に対応する。この例の場合に、ノードDを負電圧Vgoffに接続するリセット・ツウ・ゼロ型トランジスタMN4が設けられる。トランジスタMN4のゲートはノードZに接続され、ノードZ自体は次の段n+1の出力、又は、ラインn+2、即ち、一つおいて次の段の出力ラインに接続される。上記仏国特許出願に記載されている如く、上記構造によれば、単純化された回路を用いてゼロにリセットすることが可能になる。更に、出力ラインnと電圧Vcompとの間に、補償容量Ccompが設けられている。
本発明の目的は上記回路に種々の改良を行うことである。
従って、本発明は、各段が第1のノードに出力を有し、前の段の出力、次の段の出力、並びに、第1及び第2のクロック信号を送出する手段に接続された複数の縦続された段を含み、
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2のノードと上記次の段の出力との間に設けられたキャパシタンスを更に有することを特徴とするシフトレジスタである。
上記キャパシタンスは、出力トランジスタのゲートに印加された信号降下を遅延させることが可能である。更に、このキャパシタンスは、放電トランジスタの寸法及び特性の重要性を緩和させ得る。かくして、放電トランジスタは、出力トランジスタのゲートを非常に急速に放電させないように寸法を定めらるべきである。出力トランジスタのゲートがクロックパルスφ1が降下する前に放電されるならば、クロックφ2に連結されたキャパシタンスの放電時間は、無視し得ない態様で増加する。従って、補助的なキャパシタンスの利用は、出力トランジスタのゲートに印加された電圧の降下を遅延させることが可能である。
また、本発明は、各段が第1のノードに出力を有し、前の段の出力、次の段の出力、並びに、第1及び第2のクロック信号を送出する手段に接続された複数の縦続された段を含み、
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2の半導体装置の制御電圧をゼロ以下の値にラッチする手段を更に有することを特徴とするシフトレジスタである。
本発明の好ましい実施例によれば、上記手段は、上記第2の半導体装置のゲートと上記前の段の出力との間に接続されたキャパシタンスと、上記第2の半導体装置のゲートと負電圧との間に接続され、上記負電圧により制御される第5の半導体装置とにより構成される。
上記第5の半導体装置を用いることにより、第2の予備充電半導体装置のゲートを、半導体出力装置のゲートのあらゆる電圧上昇を充分に防止し得る電圧に維持することが可能になる。
本発明は、更に、各段が第1のノードに出力を有し、前の段の出力、次の段の出力、並びに、第1及び第2のクロック信号を送出する手段に接続された複数の縦続された段を含み、
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、
上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
出力ラインを低いレベルに維持する手段を更に有することを特徴とするシフトレジスタである。
本発明の好ましい実施例によれば、上記手段は、上記出力ラインと負電圧Vgoffとの間に接続された第6の半導体装置により構成され、上記第6の半導体装置はリセット・ツウ・ゼロパルスにより制御される。
これにより、第1の半導体装置を流れるリーク電流を補償し得るようになる。
本発明は、更に、各段が第1のノードに出力を有し、前の段の出力、次の段の出力、並びに、第1及び第2のクロック信号を送出する手段に接続された複数の縦続された段を含み、
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、上記第2のノード自体は、第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2のノードは、
−上記前の段の出力によって制御された第2の半導体装置を介して第1の高電位若しくは低電位に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して第2の高電位若しくは低電位に接続されることを特徴とするシフトレジスタである。
かくして、双方向のライン制御回路が得られる。これにより、第1及び第2の電位の極性に依存して、段n−1から段n+1に、或いは、段n+1から段n−1に、情報を移動させることが可能になる。
本発明の他の特徴及び利点は、以下の添付図面を参照した種々の実施例の説明を読むことにより明らかになる。図面において、
図1は、上記の従来技術によるシフトレジスタの段21を表わす図であり、
図2a乃至2fは、図1の装置の種々の信号のタイミングチャートを表わす図であり、
図3は、上記の従来技術によるシフトレジスタ段の他の実施例を表わす図であり、
図4乃至8は、図3に示されたシフトレジスタ段に対し行われた種々の改良を表わす図である。
図4乃至8の記述を簡単化するため、上記の図3の素子と同じ素子には同じ参照符号が付けられる。
以下の説明において、半導体装置は、トランジスタ、より詳しくは、MOSトランジスタからなり、TFTにより構成してもよい。しかし、本発明は、このタイプのトランジスタに制限されることはない。
図4に示される如く、本発明によれば、図3のシフトレジスタ段の第1の改良は、キャパシタンスC3を次の段n+1への接続用のノードZとノードGとの間に設けることにより得られる。上記キャパシタンスは、出力トランジスタMN2のゲートに印加された電圧の降下を遅延させ得る。かかるキャパシタンスの使用により、放電トランジスタMN3の寸法決定に大きい余裕が得られ、ラインnの降下時間を最適化することが可能になる。かくして、クロックφ1が高レベルにあり、出力ラインが高レベルにあるとき、トランジスタMN2のゲートに印加された電圧は出力電圧に追従する傾向がある。上記ラインの選択が解除されるとき、クロックφ1はゼロに変化する。トランジスタMN2がオン状態であるならば、出力nを低い電圧まで降下させることが可能である。シフトレジスタの次の段n+1は、高レベルに変化する。この場合、トランジスタMN3及びMN4は活性状態である。トランジスタMN4は、ラインをゼロにさせる影響を有し、一方、トランジスタMN3は、トランジスタMN2のゲート電圧を降下させる影響を有する。キャパシタンスC3を用いることにより、充電トランジスタMN1がオン状態になるとき、ポイントGの電圧は増加する。従って、トランジスタMN4はオン状態になり、容量性結合を介して、トランジスタMN4はトランジスタMN2に印加された電圧に追従する傾向がある。これにより、トランジスタMN2のゲートの放電は遅延される。
図5に示されるような他の改良によれば、第2の半導体装置のゲート電圧をゼロ以下の値にラッチする手段が設けられている。半導体装置MN1は、通常、図3に示されるように、ゲートがドレインに接続されたダイオードマウント型MOSトランジスタにより構成される。図5に示された改良型の例によれば、キャパシタンスC5が第1のトランジスタMN1のゲートと、第1のトランジスタのドレイン、即ち、前の段n−1の出力との間に設けられる。ダイオードマウント型MOSトランジスタよりなる補助的な半導体装置MN5が更に設けられている。このトランジスタMN5の一方の電極は、キャパシタンスC5とトランジスタMN1のゲートとの間に接続され、他方の電極は、好ましくは、V1≦V−≦Vgoffであるように選択された電圧V1に接続される。また、トランジスタMN5のゲートがV1に接続される。カップリングキャパシタンスC5と、リークトランジスタとして動作するトランジスタMN5とを使用することにより、充電トランジスタMN1のゲート電圧がゼロ以下になるように、充電トランジスタMN1を正確にラッチすることが可能になる。かくして、出力ラインn−1とトランジスタMN1のゲートとの間の容量性カップリングにより、出力ラインn−1がゼロまで降下したとき、キャパシタンスC5はゼロ未満の電圧になる。従って、トランジスタMN1は適切にラッチされる。更に、トランジスタMN5は、トランジスタMN1のゲート電圧が非常に低く降下するのを防止するため、電圧V1の“クランプ”ダイオードとして作用する。
その上、図5に示された段の動作を最適化するため、図4を参照して説明したキャパシタンスC3を、ノードGとノードZとの間でこの段に付加してもよい。
以下、図6を参照して、図3に示されたシフトレジスタ段に対し行われた他の改良を説明する。この場合、出力ラインnを低レベルに維持する手段が設けられる。図6に示される如く、上記手段は、出力ラインnと負電圧Vgoffとの間に接続された第6の半導体装置MN7により構成される。第6の半導体装置はリセット・ツウ・ゼロパルスにより制御される。詳述すると、第6の半導体装置は、2個の電極が出力ラインnと負電圧Vgoffとの間に接続されたMOSトランジスタMN7からなり、MOSトランジスタのゲートは、リセット・ツウ・ゼロパルスResetを受ける。
MOSトランジスタMN7によれば、出力トランジスタMN2を流れるリークとは無関係に、ラインを低レベルに維持することが可能になる。実際上、トランジスタMN7は、半クロック期間毎にキャパシタンスC1を負電圧Vgoffにリセットする。
以下、図7を参照して、シフトレジスタ段を双方向形式で動作させ得る具体的な実施例を説明する。この段によれば、出力トランジスタMN2を充電及び放電させるため夫々使用されるMOSトランジスタMN1及びMN3の電極に印加された電圧Vh及びVbの極性に依存して、段n−1から段n+1に、若しくは、段n+1から段n−1に情報を移動させることが可能である。かくして、図7に明瞭に示される如く、予備充電トランジスタMN1は段n−1の出力に接続され、トランジスタMN1の一方の電極は、高レベル又は低レベルに選択可能な電圧Vbに接続される。その上、放電トランジスタMN3のゲートは、従来の方法で段n+1に接続され、トランジスタMN3の一方の電極は、電圧Vbに依存して低レベル又は高レベルに選択される電圧Vhに接続される。図7に示された実施例において、出力ラインnと出力電圧Vgoffとの間に接続された第6の半導体装置MN7が使用されるが、MOSトランジスタにより構成される第6の半導体装置は、段n−1から段nへのパス又はその逆のパス毎にキャパシタンスC1を電圧Vgoffにリセットすべく、前の段n−1に連結されたゲートを有する。
図7を参照して説明したシフトレジスタ段は、動作の方向に依存してトランジスタMN1又はMN3を通る電流リークに反応する欠点がある。従って、図3の実施例において、電圧V−は一般的に電圧Vgoffよりも小さく、その結果として、選択されていない段における出力トランジスタMN2は、クロックが正側に変化するとき、キャパシタンスC1を充電させないように充分に小さい出力電流を有する。典型的に、アモルファスシリコンベースのトランジスタの場合に、V−≦Vgoff−2ボルトである。
上記欠点を解決するため、図8に示された解決法が使用される。この場合、トランジスタMN1のゲートは、図5の実施例と同様に、カップリングキャパシタンスC5を介して前の段の出力ラインに接続され、ダイオードマウント型MOSトランジスタMN5は、キャパシタンスC及びトランジスタMN1の共通ポイントと、ポイントGとの間に接続される。同様に、放電トランジスタMN3は、カップリングキャパシタンスC6を介して次の段に接続され、トランジスタMN6からなる“クランプ”ダイオードが更に設けられている。図8の実施例において、ノードGは電圧V1に連結されている。実際上、図7及び8の実施例において、トランジスタMN1及びMN3は、段が双方向に動作し得るように対称的な役割を果たす。
上記の種々の改良は、請求の範囲に記載されるように互いに組み合わせても構わないことが当業者には明らかである。

Claims (10)

  1. 各段(n)が第1のノード(D)に出力を有し、前の段(n−1)の出力、次の段(n+1)の出力、並びに、第1及び第2のクロック信号(φ1,φ2)を送出する手段に接続されている複数の縦続された段(n−1,n,n+1)を含み、
    上記段は上記第1のクロック信号(φ1)の高い値と低い値との間で出力(n)を切り替える第1の半導体出力装置(MN2)を含み、
    上記第1の半導体出力装置は第2のノード(G)の電位により制御され、
    上記第2のノード自体は、
    −上記前の段(n−1)の出力によって制御される第2の半導体装置(MN1)を介して上記前の段(n−1)の出力に接続され、
    −上記次の段(n+1)の出力によって制御される第3の半導体装置(MN3)を介して負電位(V−)に接続され、
    −第1のキャパシタンス(C2)を介して上記第2のクロック信号(φ2)を送出する手段に接続されている、シフトレジスタであって、
    上記第2のノード(G)と上記次の段(n+1)の出力との間に設けられたキャパシタンス(C3)を更に有することを特徴とするレジスタ。
  2. 上記段の出力(n)は、上記次の段(n+1)の出力又は一つおいて次の段(n+2)の出力により制御される第4の半導体装置(MN4)を介して負電圧(Vgoff)に接続されていることを特徴とする請求項1記載のレジスタ。
  3. 上記第2の半導体装置(MN1)の制御電圧をゼロ以下の値にラッチする手段を更に有することを特徴とする請求項1又は2記載のレジスタ。
  4. 上記ラッチする手段は、上記第2の半導体装置(MN1)のゲートと、上記前の段(n−1)の出力との間に接続されたキャパシタンスと、
    上記第2の半導体装置(MN1)のゲートとある電圧(V1)との間に接続され、上記電圧(V1)により制御される第5の半導体装置(MN5)とにより構成されることを特徴とする請求項3記載のレジスタ。
  5. 上記電圧(V1)は、
    V1≦V−≦Vgoff
    となるように選択されることを特徴とする請求項4記載のレジスタ。
  6. 出力ライン(n)を低レベルに維持する手段を更に有することを特徴とする請求項1乃至5のうちいずれか1項記載のレジスタ。
  7. 上記出力ライン(n)を低レベルに維持する手段は、
    上記出力ラインと負電圧(Vgoff)との間に接続され、リセット・ツウ・ゼロパルスにより制御される第6の半導体装置により構成されることを特徴とする請求項6記載のレジスタ。
  8. 上記段の出力(n)は、上記次の段(n+1)の出力又は一つおいて次の段(n+2)の出力により制御される第4の半導体装置(MN4)を介して負電圧(Vgoff)に接続されていることを特徴とする請求項乃至のうちいずれか1項記載のレジスタ。
  9. 上記半導体装置は、MISトランジスタ、好ましくは、TFTトランジスタにより構成されることを特徴とする請求項1乃至のうちいずれか1項記載のレジスタ。
  10. 上記第1及び第2のクロック信号(φ1,φ2)は逆位相の同じクロック信号から得られることを特徴とする請求項1乃至のうちいずれか1項記載のレジスタ。
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