CN102110478B

CN102110478B - 具有移位寄存器的电子系统

Info

Publication number: CN102110478B
Application number: CN200910260298.9A
Authority: CN
Inventors: 刘炳麟
Original assignee: Innolux Display Corp
Current assignee: Innolux Corp
Priority date: 2009-12-28
Filing date: 2009-12-28
Publication date: 2015-09-02
Anticipated expiration: 2029-12-28
Also published as: CN102110478A

Abstract

一种具有移位寄存器的电子系统，该电子系统至少包括一栅极驱动器。栅极驱动器包括，一移位寄存器以及一信号产生单元。移位寄存器包括，一第一晶体管、一第一触发电路、一第二晶体管以及一第二触发电路。第一晶体管接收一第一输入信号，并与第一触发电路串联于一第一电平与一第二电平之间。第二晶体管接收一第二输入信号，并与第二触发电路串联于一第三电平与第二电平之间。第二输入信号反相于第一输入信号。信号产生单元提供第一、第二及第三电平。

Description

具有移位寄存器的电子系统

技术领域

本发明涉及一种电子系统，特别涉及一种具有移位寄存器(shifterregister)的电子系统。

背景技术

图1为已知移位寄存器的示意图。如图所示，移位寄存器(shiftregister)100由D型触发器(flip-flop)101～104所构成。D型触发器101～104串联在一起，根据时钟信号CLK的上升边缘，对起始信号START进行移位。

图2为已知另一移位寄存器的示意图。如图所示，移位寄存器200包括移位暂存胞201～204。移位暂存胞201～204根据时钟信号CLK、XCLK，对起始信号START进行移位。

发明内容

本发明提供一种移位寄存器，包括一第一晶体管、一第一触发电路、一第二晶体管以及一第二触发电路。第一晶体管接收一第一输入信号。第一触发电路与第一晶体管串联于一第一电平与一第二电平之间，并与第一晶体管共同耦接一第一节点。第二晶体管接收一第二输入信号。第二输入信号反相于第一输入信号。第二触发电路接收第一节点的电平，并与第二晶体管串联于一第三电平与第二电平之间。第二触发电路与该第二晶体管共同耦接一第二节点。

本发明还提供一种栅极驱动器，耦接一第一栅极线以及一第二栅极线，并包括一移位寄存器以及一信号产生单元。移位寄存器包括，一第一晶体管、一第一触发电路、一第二晶体管以及一第二触发电路。第一晶体管接收一第一输入信号。第一触发电路与第一晶体管串联于一第一电平与一第二电平之间，并与第一晶体管共同耦接一第一节点。第二晶体管接收一第二输入信号。第二输入信号反相于第一输入信号。第二触发电路接收第一节点的电平，并与第二晶体管串联于一第三电平与第二电平之间。第二触发电路与该第二晶体管共同耦接一第二节点。信号产生单元提供第一、第二及第三电平。

本发明还提供一种电子系统，包括一电源转换单元以及一显示面板。电源转换单元提供一操作电压。显示面板接收操作电压，并包括一栅极驱动器、一源极驱动器以及一第一及第二像素。栅极驱动器耦接一第一及第二栅极线。源极驱动器耦接一第一及第二数据线。第一像素耦接第一栅极线以及第一数据线。第二像素耦接第二栅极线以及第二数据线。栅极驱动器包括，一移位寄存器以及一信号产生单元。移位寄存器包括，一第一晶体管、一第一触发电路、一第二晶体管以及一第二触发电路。第一晶体管接收一第一输入信号。第一触发电路与第一晶体管串联于一第一电平与一第二电平之间，并与第一晶体管共同耦接一第一节点。第二晶体管接收一第二输入信号。第二输入信号反相于第一输入信号。第二触发电路接收第一节点的电平，并与第二晶体管串联于一第三电平与第二电平之间。第二触发电路与该第二晶体管共同耦接一第二节点。信号产生单元提供第一、第二及第三电平。

为让本发明的特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下：

附图说明

图1为已知移位寄存器的示意图。

图2为已知另一移位寄存器的示意图。

图3A、图4A、图5为本发明的移位寄存器的可能实施例。

图3B为图3A所示的输出信号OUT1～OUT4的时序图。

图4B为图4A所示的输出信号OUT1～OUT4的时序图。

图6A为图3A及图4A所示的触发电路的一可能实施例。

图6B为触发电路的另一可能实施例。

图7为本发明的触发电路的控制时序图。

图8A为栅极驱动器的一可能实施例。

图8B为栅极驱动器的另一可能实施例。

图9为图8的切换单元的一可能实施例。

图10为电子系统的示意图。

【主要元件符号说明】

100、200、310、410、510、830、840：移位寄存器；

101～104：触发器

201～204、311～314、411、413、511～514：移位暂存胞；

800、1031：栅极驱动器；

810、880：信号产生单元；

850、820：缓冲单元；

860：切换单元；

851～854、821：缓冲器串；

861～864：开关；

1010：电源转换单元；

1033：源极驱动器；

P₁₁～P_mn：像素；

CLK、XCLK：时钟信号；

TP1～TP4、TN1～TN4、TI1～TI4：触发电路；

MP1～MP4、MN1～MN4、MI1～MI4：晶体管；

NP1～NP4、NN1～NN4：节点；

OUT1～OUT4：输出信号；

V1～V3：电平；

XIN、IN：输入信号；

START：起始信号；

C：电容；

CS：电流源；

MR：重置晶体管；

MS：设定晶体管；

MT：传送晶体管。

具体实施方式

图3A为本发明的移位寄存器的一可能实施例。本发明并不限制移位寄存器内的移位暂存胞的数量。为方便说明，图3A仅显示四个移位暂存胞311～314。

如图所示，移位暂存胞311具有晶体管MP1与触发电路TP1。晶体管MP1接收输入信号XIN。触发电路TP1与晶体管MP1共同耦接于节点NP1，并与晶体管MP1串联于电平V1与V2之间。在一可能实施例中，电平V1为一交流信号，并反相于输入信号XIN。另外，电平V2保持在低电平，如接地电平。

当起始信号START致能触发电路TP1时，触发电路TP1输出电平V2予节点NP1。当起始信号START未致能触发电路TP1时，晶体管MP1输出电平V1予节点NP1。

移位暂存胞312具有晶体管MP2与触发电路TP2。晶体管MP2接收输入信号IN。触发电路TP2与晶体管MP2共同耦接于节点NP2，并与晶体管MP2串联于电平V3与V2之间。在一可能实施例中，电平V3为一交流信号，并反相于输入信号IN。在本实施例中，输入信号IN反相于输入信号XIN。在一可能实施例中，电平V1与输入信号IN相同，电平V3与输入信号XIN相同。

当节点NP1的电平(即输出信号OUT1)致能触发电路TP2时，触发电路TP2输出电平V2予节点NP2。当节点NP1的电平未致能触发电路TP2时，晶体管MP2输出电平V3予节点NP2。

移位暂存胞313具有晶体管MP3与触发电路TP3。晶体管MP3接收输入信号XIN。触发电路TP3与晶体管MP3共同耦接于节点NP3，并与晶体管MP3串联于电平V1与V2之间。由于节点NP3的电平变化与节点NP1相似，故不再赘述。

移位暂存胞314具有晶体管MP4与触发电路TP4。晶体管MP4接收输入信号IN。触发电路TP4与晶体管MP4共同耦接于节点NP4，并与晶体管MP4串联于电平V3与V2之间。由于节点NP4的电平变化与节点NP2相似，故不再赘述。

在本实施例中，晶体管MP1～MP4均为P型晶体管。如图所示，晶体管MP1与MP3的栅极接收输入信号XIN，其源极均接收电平V1，其漏极分别耦接节点NP1与NP3。晶体管MP2与MP4的栅极接收输入信号IN，其源极均接收电平V3，其漏极分别耦接节点NP2与NP4。

另外，节点NP1～NP4的电平即为移位寄存器310的输出信号OUT1～OUT4。图3B为输出信号OUT1～OUT4的时序图。当触发电路被致能时，相对应的输出信号为低电平(即V2)。当触发电路不被致能时，相对应的输出信号为高电平。在本实施例中，同一时间，仅有一输出信号为低电平。

图4A为本发明的移位寄存器的另一可能实施例。图4A相似图3A，不同之处在于，图4A的触发电路TN1～TN4分别耦接至N型晶体管MN1～MN4。以晶体管MN1及MN3为例，晶体管MN1及MN3的栅极接收输入信号XIN，其源极接收电平V2，其漏极分别耦接节点NN1与NN3。另外，如图所示，晶体管MN2与MN4的栅极接收输入信号IN，其源极接收电平V2，其漏极分别耦接节点NN2与NN4。

当起始信号START致能触发电路TN1时，触发电路TN1输出电平V1予节点NN1。当起始信号START未致能触发电路TN1时，晶体管MN1输出电平V2予节点NN1。同样地，当节点NN1的电平(即输出信号OUT1)致能触发电路TN2时，触发电路TN2输出电平V3予节点NN2。当节点NN1的电平未致能触发电路TN2时，晶体管MN2输出电平V2予节点NN2。

节点NN1～NN4的电平即为移位寄存器410的输出信号OUT1～OUT4。图4B为图4A所示的输出信号OUT1～OUT4的时序图。在本实施例中，当触发电路被致能时，相对应的输出信号为高电平。当触发电路不被致能时，相对应的输出信号可能为低电平。如图所示，同一时间，仅有一输出信号为高电平。也就是说，同一时间仅有单一触发电路被致能。

图5为本发明的移位寄存器的另一可能实施例。图5与图4A相似，不同之处在于图5的移位暂存胞511～514分别具有P型晶体管MI1～MI4。再者，图5不同于图4A之处在于，图5的电平V1和V3均为直流信号。

在本实施例中，图5的电平V1和V3为高电平(如10V)，电平V2为低电平(如0V)。另外，图5所示的输入信号IN与XIN互为反相，并且均为交流信号。

移位暂存胞511具有晶体管MI1、MN1以及触发单元TI1。晶体管MI1、MN1以及触发单元TI1串联于电平V1与V2之间，并且触发单元TI1与晶体管MN1共同耦接节点NN1。晶体管MI1与MN1的栅极耦接在一起，并接收输入信号IN。

在本实施例中，晶体管MI1的源极接收电平V1；晶体管MN1的源极接收电平V2。当起始信号START致能触发电路TI1时，节点NN1的电平等于电平V1。当起始信号START未致能触发电路TI1时，节点NN1的电平等于电平V2。

移位暂存胞512具有晶体管MI2、MN2以及触发单元TI2。晶体管MI2、MN2以及触发单元TI2串联于电平V3与V2之间，并且触发单元TI2与晶体管MN2共同耦接节点NN2。晶体管MI2与MN2的栅极耦接在一起，并接收输入信号XIN。

在本实施例中，晶体管MI2的源极接收电平V3；晶体管MN2的源极接收电平V2。当节点NN1的电平致能触发电路TI2时，节点NN2的电平等于电平V3。当节点NN1的电平未致能触发电路TI2时，节点NN2的电平等于电平V2。

移位暂存胞513具有晶体管MI3、MN3以及触发单元TI3。晶体管MI3、MN3以及触发单元TI3串联于电平V1与V2之间，并且触发单元TI3与晶体管MN3共同耦接节点NN3。晶体管MI3与MN3的栅极耦接在一起，并接收输入信号IN。在本实施例中，晶体管MI3的源极接收电平V1；晶体管MN3的源极接收电平V2。

移位暂存胞514具有晶体管MI4、MN4以及触发单元TI4。晶体管MI4、MN4以及触发单元TI4串联于电平V3与V2之间，并且触发单元TI4与晶体管MN4共同耦接节点NN4。晶体管MI4与MN4的栅极耦接在一起，并接收输入信号XIN。在本实施例中，晶体管MI4的源极接收电平V3；晶体管MN4的源极接收电平V2。

如图5所示，在本实施例中，每一移位暂存胞的结构均相同(均具有一P型晶体管、一N型晶体管以及一触发电路)。然而，在其它实施例中，可利用图3A或图4A所示的某一移位暂存胞取代图5的任一移位暂存胞，或是利用图5所示的移位暂存胞取代图3A或图4A的任一移位暂存胞。

另外，由于图3A、图4A及图5所显示的移位暂存胞仅需根据少量的输入信号，便可进行移位动作。因此，可降低移位寄存器的复杂度。以图3A的移位暂存胞311为例，移位暂存胞311仅需根据输入信号XIN与电平V1及V2，便可对起始信号START进行移位，以产生输出信号OUT1。

在一可能实施例中，输入信号XIN与电平V1互为反相。换句话说，只要利用一反相器，反相输入信号XIN与电平V1中的一个，便可得到另一个。因此，更加简化移位寄存器的复杂度。

图6A为图3A及图4A所示的触发电路的一可能实施例。图6A所示的触发电路可应用于图3A或图4A的任一触发电路中。为简洁说明，仅以图4A所示的移位暂存胞411为例，说明触发电路TN1与晶体管MN1的连接关系。

如图6A所示，触发电路TN1包括重置晶体管MR以及一电容C。电容C耦接于重置晶体管MR的栅极与漏极之间。在本实施例中，重置晶体管MR为N型晶体管。另外，触发电路TN1还包括，电流源(current source)CS以及设定晶体管MS。

电流源CS提供固定电流I。在本实施例中，电流源CS由P型晶体管MI所构成。如图所示，晶体管MI的栅极接收接地电平GND，其源极接收高电压VDD，用以提供固定电流I。

设定晶体管MS接收电平V1，并耦接节点NN1。在本实施例中，设定晶体管MS用以将节点NN1的电平上拉(pull-high)至高电平，故设定晶体管MS也可称为上拉晶体管。在另一实施例中，如果图6A所示的触发电路应用于图3A时，则设定晶体管MS用以将节点NP1的电平下拉(pull-low)至低电平，故设定晶体管MS也可称为下拉晶体管。

另外，图6A所示的起始信号START代表上一级移位暂存胞的输出信号，图6A所示的输出信号OUT1代表传送至下一级移位寄存器的信号。以图4A的移位暂存胞413为例，图6A所示的起始信号START即为图4A所示的输出信号OUT2，图6A所示的输出信号OUT1即为图4A所示的输出信号OUT3。

图6B为触发电路的另一可能实施例。图6B相似图6A，不同之处在于，图6B多了传送晶体管MT。传送晶体管MT用以将固定电流I传送至电容C。在本实施例中，重置晶体管MR为N型，设定晶体管MS以及传送晶体管MT均为P型。

重置晶体管MR的栅极接收起始信号START，其源极接收电平V2，其漏极耦接传送晶体管MT的漏极。设定晶体管MS的栅极耦接重置晶体管MR的漏极，其源极耦接节点NN1，其漏极接收电平V1。传送晶体管MT的栅极接收起始信号START，其源极耦接电流源CS，其漏极耦接重置晶体管MR的漏极。

图7为本发明的触发电路的控制时序图。由于第6A及6B图的控制时序均相同，故以图6A为例。如图所示，期间P1，起始信号START为高电平，故导通重置晶体管MR，用以重置电容C。此时，设定晶体管MS的栅极电压VG1为低电平。由于电平V1亦为低电平，故设定晶体管MS为不导通状态。在此期间，输入信号XIN为高电平，故晶体管MN1为导通状态。

在期间P2，起始信号为低电平，故不导通重置晶体管MR。因此，电流源CS开始对电容C进行充电。在此期间，由于重置晶体管MR由原先的导通状态转换成不导通状态，故在期间P2的一开始，设定晶体管MS的栅极电压VG1比低电平还低，然后再逐渐上升(因对电容C充电)。在此期间，设定晶体管MS为导通状态。由于电平V1为高电平，故设定晶体管MS将节点NN1的电平(即输出信号OUT1)上拉至高电平。此时，由于输入信号XIN为低电平，故不导通晶体管MN1。

在期间P3，电容C所存储的电荷保持在一预设值。因此，设定晶体管MS的栅极电压VG1为高电平。在此期间，重置晶体管MR、设定晶体管MS及晶体管MN1均为不导通状态。

在期间P4，输入信号XIN为高电平，故导通晶体管MN1。因此，输出信号OUT1为低电平。此时，重置晶体管MR及设定晶体管MS均为不导通状态。

请参考图7，经由本发明所公开的移位寄存器，确实可将起始信号START进行移位，移位后的结果如输出信号OUT1所示。由于本发明的移位暂存胞仅需根据少数的控制信号，便可达到移位的功能。因此可大幅降低移位寄存器的复杂度。

举例而言，图3A所示的移位寄存器410仅需根据电平V1、V2、V3、输入信号XIN、IN，便可对起始信号START进行移位。在一可能实施例中，当电平V1与V2相互反相时，则只需单一电平(如V1)，便可产生另一反相的电平(如V2)。在另一可能实施例中，当电平V1还等于输入信号IN，电平V2等于输入信号XIN时，则仅需单一电平(如V1)，便可提供反相的电平(如V2及XIN)以及未反相的电平(如IN)。

本发明并不限制移位寄存器的应用领域。在一可能实施例中，移位寄存器可应用于显示面板的栅极驱动器或是数据驱动器之中，但并非用以限制本发明。在其它可能实施例中，移位寄存器可与其它电路相结合。为方便说明，以下仅以栅极驱动器为例。

图8A为栅极驱动器的一可能实施例。如图所示，栅极驱动器800耦接栅极线(gate line)GL-1～GL4。本发明并不限制栅极线的数量。在本实施例中，为方便说明，仅显示四条栅极线，但并非用以限制本发明。另外，栅极驱动器800包括，信号产生单元810、移位寄存器830以及缓冲单元850。

信号产生单元810根据输入电压V_I，产生输入信号XIN、IN以及电平V1～V3。在一可能实施例中，信号产生单元810为一电平转换器(levelshifter)。在另一实施例中，输入信号XIN与IN互为反相。在本实施例中，输入信号XIN与IN均为交流信号。在其它实施例中，电平V1可反相或等于电平V2。也就是说，电平V1与V2可为交流电平或是直流电平。

移位寄存器830接收信号产生单元810的输出信号，用以对起始信号START进行移位。移位寄存器830即为图3A、图4A及图5所示的移位寄存器。本发明并不限定移位寄存器的每一移位暂存胞的结构。在一可能实施例中，移位寄存器的所有移位暂存胞均具有相同的结构(如图3A、图4A及图5所示)。在另一可能实施例中，部分的移位暂存胞的结构可能不同于其它移位暂存胞的结构。

缓冲单元850增加移位寄存器830的输出信号OUT1～OUT4的驱动能力，使其足以驱动栅极线GL₁～GL₄的像素(pixel)。在本实施例中，缓冲单元850具有缓冲器串851～854。缓冲器串851～854均由多个缓冲器(buffer)所构成。

图8B为栅极驱动器的另一可能实施例。如图所示，栅极驱动器800’包括，缓冲单元820、移位寄存器840、切换单元860以及信号产生单元880。在本实施例中，移位寄存器840可如图3A、图4A及图5所示。

信号产生单元880具有电平转换器882及884。电平转换器882用以产生信号SBIN给缓冲器串821。电平转换器884用以产生输入信号XIN、IN以及电平V1～V3给移位寄存器840。在其它实施例中，可仅利用单一电平转换器，产生缓冲单元820以及移位寄存器840所需的信号。

缓冲器串820放大信号SBIN的驱动能力，用以产生输出信号S_BOUT予切换单元860。切换单元860根据移位寄存器840的输出信号OUT1～OUT4，选择性地将输出信号S_BOUT传送至栅极线GL₁～GL₄。

在本实施例中，由于缓冲单元820仅具有单一缓冲器串(即821)，故可大幅降低栅极驱动器800’的尺寸。另外，移位寄存器840所接收的起始信号START，可由一时钟控制器(timing controller，未显示)所提供，但并非用以限制本发明。

图9为图8的切换单元的一可能实施例。如图所示，切换单元860具有开关861～864。开关861～864分别由移位寄存器840的输出信号OUT1～OUT4所控制。举例而言，假设，输出信号OUT1～OUT4如图4B所示。

当输出信号OUT1为高电平时，开关861将缓冲器串821的输出信号S_BOUT传送至栅极线GL₁。此时，开关862～864传送低电平AGND予栅极线GL₂～GL₄，故栅极线GL₂～GL₄的电平均为低电平。同样地，当输出信号OUT2为高电平时，开关862将输出信号S_BOUT传送至栅极线GL₂。此时，开关861、864、864传送低电平AGND予栅极线GL₁、GL₃、GL₄。因此，栅极线GL₁、GL₃、GL₄均为低电平。

另外，第8A及8B图所显示的栅极驱动器可应用于一电子系统之中。该电子系统可为个人数字助理(PDA)、移动电话(cellular phone)、数字相机、电视、全球定位系统(GPS)、车用显示器、航空用显示器、数字相框(digitalphoto frame)、笔记型计算机或是桌上型计算机。

图10为电子系统的示意图。如图所示，电子系统1000包括，电源转换单元1010以及显示面板1030。电源转换单元1010转换输入电源V_IN，以产生操作电压V_OP。显示面板1030接收操作电压V_OP，并呈现像素。在一可能实施例中，输入电源V_IN可为交流电压或是直流电压。在本实施例中，操作电压V_OP为直流电压。

显示面板1030包括，栅极驱动器(gate driver)1031、源极驱动器(sourcedriver)1033以及像素P₁₁～P_mn。栅极驱动器1031提供扫描信号予栅极线GL₁～GL_n。源极驱动器1033提供数据信号给数据线DL₁～DL_m。像素P₁₁～P_mn根据栅极线GL₁～GL_n上的扫描信号，接收数据信号，并根据接收到的数据信号，呈现相对应的亮度。

在一可能实施例中，栅极驱动器1031依序致能栅极线GL₁～GL_n，故栅极驱动器1031需利用一移位寄存器。在另一可能实施例中，源极驱动器1033依序提供数据信号给数据线DL₁～DL_m，故源极驱动器1033亦需利用一移位寄存器的移位功能。然而，不论是栅极驱动器1031或是源极驱动器1033，均可使用图3A、图4A及图5所示的移位寄存器。另外，由于栅极驱动器1031及源极驱动器1033所提供的扫描信号以及数据信号的应用为本领域人士所深知，故不再赘述。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为准。

Claims

1.一种电子系统，包括：

一电源转换单元，提供一操作电压；

一显示面板，接收该操作电压，并包括：

一栅极驱动器，耦接一第一栅极线以及一第二栅极线，该栅极驱动器包括：

一移位寄存器，包括：

一第一晶体管，接收一第一输入信号；

一第一触发电路，与该第一晶体管串联于一第一电平与一第二电平之间，并与该第一晶体管共同耦接一第一节点；

一第二晶体管，接收一第二输入信号，该第二输入信号反相于该第一输入信号；以及

一第二触发电路，接收该第一节点的电平，并与该第二晶体管串联于一第三电平与该第二电平之间，其中该第二触发电路与该第二晶体管共同耦接一第二节点；以及

一信号产生单元，提供该第一、第二及第三电平；

一源极驱动器，耦接一第一数据线以及一第二数据线；

一第一像素，耦接该第一栅极线以及该第一数据线；以及

一第二像素，耦接该第二栅极线以及该第二数据线；

其中该第一电平等于该第二输入信号，该第三电平等于该第一输入信号，该第一电平为交流信号；

其中该第一及第二晶体管均为P型晶体管，该第一晶体管的栅极接收该第一输入信号，其源极接收该第一电平，其漏极耦接该第一节点，该第二晶体管的栅极接收该第二输入信号，其源极接收该第三电平，其漏极耦接该第二节点，当一起始信号致能该第一触发电路时，该第一触发电路输出该第二电平给该第一节点，当该起始信号未致能该第一触发电路时，该第一晶体管输出该第一电平给该第一节点，当该第一节点的电平致能该第二触发电路时，该第二触发电路输出该第二电平给该第二节点，当该第一节点的电平未致能该第二触发电路时，该第二晶体管输出该第三电平给该第二节点。

2.如权利要求1所述的电子系统，其中该信号产生单元为一电平转换器，该信号产生单元更提供该第一及第二输入信号，该栅极驱动器还包括一缓冲单元，该缓冲单元具有一第一缓冲器串以及一第二缓冲器串，该第一缓冲器串耦接于该移位寄存器与该第一栅极线之间，用以增加该第一节点的电平的驱动能力，该第二缓冲器串耦接于该移位寄存器与该第二栅极线之间，用以增加该第二节点的电平的驱动能力。

3.如权利要求1所述的电子系统，其中该栅极驱动器还包括一切换单元，耦接于一缓冲器串与该第一和第二栅极线之间，用以根据该第一及第二节点的电平，选择性地将该缓冲器串的输出信号传送至该第一或第二栅极线，该缓冲器串设置在该栅极驱动器之外，该信号产生单元包括：

一第一电平转换器，用以提供该第一、第二及第三电平、该第一及第二输入信号；以及

一第二电平转换器，用以提供该缓冲器串的输入信号。

4.一种电子系统，包括：

一电源转换单元，提供一操作电压；

一显示面板，接收该操作电压，并包括：

一移位寄存器，包括：

一第一晶体管，接收一第一输入信号；

一信号产生单元，提供该第一、第二及第三电平；

一源极驱动器，耦接一第一数据线以及一第二数据线；

一第一像素，耦接该第一栅极线以及该第一数据线；

一第二像素，耦接该第二栅极线以及该第二数据线；

一第三晶体管，与该第一晶体管和第一触发电路串联于该第一电平与该第二电平之间；以及

一第四晶体管，与该第二晶体管和第二触发电路串联于该第三电平与该第二电平之间。

5.如权利要求4所述的电子系统，其中该第一与第二晶体管均为N型，该第三及第四晶体管均为P型，当一起始信号致能该第一触发电路时，该第一节点的电平等于该第一电平，当该起始信号未致能该第一触发电路时，该第一节点的电平等于该第二电平，当该第一节点的电平致能该第二触发电路时，该第二节点的电平等于该第三电平，当该第一节点的电平未致能该第二触发电路时，该第二节点的电平等于该第二电平。

6.如权利要求5所述的电子系统，其中该第一触发电路包括：

一重置晶体管；以及

一电容，该电容耦接于该重置晶体管的栅极与漏极之间；

一电流源，用以提供一固定电流；以及

一设定晶体管，其栅极耦接该电流源，其源极耦接该第三晶体管，其漏极耦接该第一晶体管。

7.如权利要求1所述的电子系统，其中该电子系统为一个人数字助理、一移动电话、一数字相机、一电视、一全球定位系统、一车用显示器、一航空用显示器、一数字相框、一笔记型计算机或是一桌上型计算机。