KR101452645B1

KR101452645B1 - 디코딩 및 스캔 드라이버

Info

Publication number: KR101452645B1
Application number: KR1020130128600A
Authority: KR
Inventors: 청-흐신 수
Original assignee: 시트로닉스 테크놀로지 코퍼레이션
Priority date: 2012-10-31
Filing date: 2013-10-28
Publication date: 2014-10-22
Also published as: TW201416989A; CN103050104B; US9449710B2; TWI483196B; US20140118234A1; KR20140056038A; CN103050104A

Abstract

본 발명은 레벨-시프트 회로, 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함하는 디코딩 및 스캔 드라이버에 관한 것이다. 레벨-시프트 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호의 전압 레벨들을 시프트하여 복수의 디코딩 제어 신호를 생성한다. 디코딩 회로는 레벨-시프트 회로에 연결되고 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 구동 신호를 출력하여 디스플레이 패널을 구동한다. 제어 회로는 출력 구동 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다. 이로써, 디코딩 및 스캔 드라이버의 회로 면적이 절약되고 따라서 비용이 줄어든다.

Description

디코딩 및 스캔 드라이버{DECODING AND SCAN DRIVER}

본 발명은 일반적으로 디코딩 및 스캔 드라이버에 관한 것이고, 특히 회로 면적을 절약할 수 있는 디코딩 및 스캔 드라이버에 관한 것이다.

기술들이 진보적이고 개발 도상에 있는 현대에, 액정 디스플레이(LCD)는 TV, 컴퓨터 디스플레이, 노트북 컴퓨터, 휴대폰, 또는 PDA(personal digital assistants)와 같은 전자 디스플레이 제품들에 광범위하게 적용되어 있다. LCD는 데이터 드라이버들, 스캔 드라이버들, 및 LCD 패널을 포함한다. LCD 패널은 픽셀 어레이를 포함한다. 스캔 드라이버들은 픽셀 어레이 내의 다수의 픽셀 행들을 순차적으로 온시켜 데이터 드라이버들에 의해 픽셀들에 출력되는 픽셀 데이터를 스캔하고 따라서 영상을 표시하는 데 사용된다.

일반적인 디코딩 및 스캔 드라이버는 디코딩 회로, 복수의 레벨-시프트 회로, 및 드라이버들을 포함한다. 디코딩 회로는 디코딩 제어 신호에 따라 복수의 레벨-시프트 회로 및 드라이버들에 디코딩 신호를 출력한다. 그 후 복수의 레벨-시프트 회로 및 드라이버들은 디코딩 신호에 따라 순차적으로 신호들을 스캔하여 디스플레이 패널을 스캔한다. LCD 패널은 게이트를 사용하여 내부 셀들을 온시키고 소스를 사용하여 정확한 전압들을 전송하여 디스플레이 패널 내의 액정들의 배향을 제어한다. 게이트의 출력 전압들은 고 전원 전압(VGH) 및 저 기준 전압(VGL)이기 때문에, 고전압 디바이스들이 채용되어야 한다. 레벨-시프트 회로들 및 드라이버들은 스캔 신호를 VGH 및 VGL로 높여야 하고, 이는 면적 증가를 초래한다.

그럼에도 불구하고, 일반적인 디코딩 및 스캔 드라이버는 먼저 저전압 스테이지에서 디코딩한 다음 복수의 레벨-시프트 회로를 통해 드라이버들을 구동하고, 각 드라이버는 제어 신호의 레벨을 시프트하기 위한 레벨-시프트 회로를 구비해야 하고, 이는 스캔 드라이버를 형성하기 위해 적어도 10개의 고전압 트랜지스터와 2개의 저항기가 필요하다는 것을 의미한다. 그 결과, 종래 기술에 따르면, 스캔 드라이버의 면적이 증가하고 따라서 그 비용이 증가한다.

더욱이, LCD 패널들, 예를 들어, 상이한 크기의 LCD 패널들 또는 상이한 구동 방법들을 위해 다양한 유형의 스캔 드라이버들이 있기 때문에, 스캔 드라이버들에 의해 생성된 구동 신호들의 전압은 다양하다. 그러나, LCD 패널의 유형에 따라, 스캔 드라이버가 저전압 구동 신호들만을 생성하면 될 때, 1.8V에서 5V로 또는 1.8V에서 -5V로 시프트하는 것과 같이, 디코딩 및 스캔 드라이버가 레벨-시프트 회로를 채용한다면, 디코딩 및 스캔 드라이버의 회로 면적은 증가하고, 그 결과 비용이 증가한다.

따라서, 본 발명은 면적은 물론 비용도 절약하기 위한 새로운 디코딩 및 스캔 드라이버를 제공한다.

본 발명의 목적은 디코딩 및 스캔 드라이버의 회로 면적을 절약하고 따라서 비용을 줄일 수 있는 디코딩 및 스캔 드라이버를 제공하는 것이다.

본 발명의 다른 목적은 인버터를 사용하여 제어 래치 유닛에 피드백하고 따라서 바이어스 전류를 줄이는 디코딩 및 스캔 드라이버를 제공하는 것이다.

본 발명의 또 다른 목적은 인버터의 출력 전압을 사용하고 레벨 시프트 및 디코딩을 위한 레벨-시프트 회로가 필요 없는 디코딩 및 스캔 드라이버를 제공하는 것이다. 이로써, 디코딩 및 스캔 드라이버의 회로 면적이 절약되고 따라서 비용이 줄어든다.

본 발명에 따른 디코딩 및 스캔 드라이버는 레벨-시프트 회로, 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함한다. 레벨-시프트 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호의 전압 레벨들을 시프트하여 복수의 디코딩 제어 신호를 생성한다. 디코딩 회로는 레벨-시프트 회로에 연결되고 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 구동 신호를 출력하여 디스플레이 패널을 구동한다. 제어 회로는 출력 구동 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다.

더욱이, 본 발명에 따른 디코딩 및 구동 회로는 제어 래치 유닛 및 인버터를 포함한다. 제어 래치 회로는 제어 회로 및 디코딩 회로에 연결되고 제어 신호 및 구동 신호에 의해 제어된다. 인버터는 제1 단자 및 제2 단자를 갖고 있다. 인버터의 제1 단자는 디코딩 회로에 연결되고; 인버터의 제2 단자는 제어 래치 유닛에 연결된다. 제어 래치 유닛은 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터의 제1 단자는 전원에 연결되고; 제1 트랜지스터의 제2 단자는 디코딩 회로 및 인버터의 제1 단자에 연결된다. 제1 트랜지스터는 제어 신호에 의해 제어된다. 제2 트랜지스터의 제1 단자는 전원에 연결되고; 제2 트랜지스터의 제2 단자는 제1 트랜지스터의 제2 단자, 디코딩 회로, 및 인버터의 제1 단자에 연결된다. 제2 트랜지스터는 제어 신호에 의해 제어된다. 이로써, 본 발명은 인버터를 사용하여 제어 래치 유닛에 피드백하고 따라서 바이어스 전류를 줄인다.

게다가, 본 발명의 다른 실시예에 따른 디코딩 및 스캔 드라이버는 레벨-시프트 회로, 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함한다. 레벨-시프트 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호의 전압 레벨들을 시프트하여 복수의 디코딩 제어 신호를 생성한다. 디코딩 회로는 레벨-시프트 회로에 연결되고 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 구동 신호를 출력한다. 제어 회로는 출력 구동 회로 및 디코딩 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로 및 디코딩 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다.

또한, 본 발명의 다른 실시예에 따른 디코딩 및 스캔 드라이버 회로는 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함한다. 디코딩 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호에 따라 복수의 디코딩 제어 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 고레벨 구동 신호를 생성하고, 구동 신호를 출력한다. 제어 회로는 출력 구동 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다. 본 발명은 인버터의 출력 전압을 사용하고 레벨-시프트 회로가 필요 없다. 이로써, 디코딩 및 스캔 드라이버의 회로 면적이 절약되고 따라서 비용이 줄어든다.

더욱이, 본 발명의 또 다른 실시예에 따른 디코딩 및 스캔 드라이버는 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함한다. 디코딩 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호에 따라 복수의 디코딩 제어 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 저레벨 구동 신호를 생성하고, 구동 신호를 출력한다. 제어 회로는 출력 구동 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다. 본 발명은 인버터의 출력 전압을 사용하고 레벨-시프트 회로가 필요 없다. 이로써, 디코딩 및 스캔 드라이버의 회로 면적이 절약되고 따라서 비용이 줄어든다.

도 1은 본 발명의 제1 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 2는 본 발명의 제1 실시예에 따른 제어 래치 유닛 및 인버터의 상세 회로도를 보여준다.
도 3은 도 1의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 4는 본 발명의 제2 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 5는 본 발명의 일 실시예에 따른 바이어스 생성 회로의 회로도를 보여준다.
도 6은 도 4의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 7은 본 발명의 제3 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 8은 본 발명의 다른 실시예에 따른 바이어스 생성 회로의 회로도를 보여준다.
도 9는 도 7의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 10은 본 발명의 제4 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 11은 본 발명의 제4 실시예에 따른 출력 구동 유닛의 회로도를 보여준다.
도 12는 본 발명의 제5 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 13은 도 10 및 도 12의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 14는 본 발명의 제6 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 15는 본 발명의 제7 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 16은 도 14 및 도 15의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 17은 본 발명의 제8 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 18은 본 발명의 제9 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 19는 도 17 및 도 18의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.
도 20은 본 발명의 제10 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 21은 본 발명의 제11 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다.
도 22는 도 20 및 도 21의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다.

이 설명과 다음에 나오는 청구항들의 도처에서 특정 컴포넌트를 나타내기 위해 소정 용어들이 사용된다. 숙련된 당업자라면 이해하겠지만, 전자 장비 제조사들은 한 컴포넌트를 상이한 이름들로 나타낼 수 있다. 이 문서는 이름은 다르지만 기능은 다르지 않은 컴포넌트들을 구별하려고 하지 않는다. 다음의 설명에서 그리고 청구항들에서, "포함한다(include)" 및 "포함한다(comprise)"라는 용어들은 제한이 없는(open-ended) 방식으로 사용되며, 따라서 "...를 포함하지만, ...에 제한되지 않는다"를 의미하는 것으로 해석되어야 한다. 또한, "연결한다(couple)"라는 용어는 간접적인 또는 직접적인 전기 접속을 의미하려고 하는 것이다. 따라서, 하나의 디바이스가 다른 디바이스에 연결되어 있다면, 그 접속은 직접적인 전기 접속을 통한 것이거나, 다른 디바이스들 및 접속들을 경유한 간접적인 전기 접속을 통한 것일 수 있다. 본 발명의 구조 및 특성들뿐만 아니라 그의 유효성을 더 잘 이해하고 인지할 수 있게 하기 위해, 다음과 같이 실시예들 및 첨부 도면들과 함께 본 발명의 상세한 설명을 제공한다.

도 1은 본 발명의 일 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 발명에 따른 디코딩 및 스캔 드라이버는 레벨-시프트 회로(10), 디코딩 회로(12), 출력 구동 회로(14), 및 제어 회로(16)를 포함한다. 레벨-시프트 회로(10)는 복수의 입력 신호를 수신하고 복수의 입력 신호의 전압 레벨들을 시프트하여 복수의 디코딩 제어 신호를 생성한다. 디코딩 회로(12)는 레벨-시프트 회로(10)에 연결되고 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성한다. 본 실시예에 따르면, 디코딩 회로(12)는 3 대 8 디코더이다. 즉, 레벨-시프트 회로(10) 및 디코딩 회로(12)는 3-비트 입력 신호 D₂D₁D₀를 수신한다. 이로써, 본 실시예에 따른 레벨-시프트 회로(10)는 제1 레벨-시프트 유닛(100), 제2 레벨-시프트 유닛(102), 및 제3 레벨-시프트 유닛(104)을 포함한다.

제1 레벨-시프트 유닛(100)은 입력 신호 D₀를 수신하고 입력 신호 D₀의 전압 레벨을 시프트하여 제1 동위상(in-phase) 입력 신호 DH0 및 제1 역(inverse) 입력 신호 XH0를 생성한다. 제1 동위상 입력 신호 DH0는 입력 신호 D₀와 같은 위상에 있는 반면, 제1 역 입력 신호 XH0는 입력 신호 D₀의 역이다. 마찬가지로, 제2 레벨-시프트 유닛(102)은 입력 신호 D₁을 수신하고 입력 신호 D₁의 전압 레벨을 시프트하여 제2 동위상 입력 신호 DH1 및 제2 역 입력 신호 XH1을 생성한다. 제2 동위상 입력 신호 DH1은 입력 신호 D₁과 같은 위상에 있는 반면, 제2 역 입력 신호 XH1은 입력 신호 D₁의 역이다. 게다가, 제3 레벨-시프트 유닛(104)은 입력 신호 D₂를 수신하고 입력 신호 D₂의 전압 레벨을 시프트하여 제3 동위상 입력 신호 DH2 및 제3 역 입력 신호 XH2를 생성한다. 제3 동위상 입력 신호 DH2는 입력 신호 D₂와 같은 위상에 있는 반면, 제3 역 입력 신호 XH2는 입력 신호 D₂의 역이다.

디코딩 회로(12)는 제1 동위상 입력 신호 DH0, 제1 역 입력 신호 XH0, 제2 동위상 입력 신호 DH1, 제2 역 입력 신호 XH1, 제3 동위상 입력 신호 DH2, 및 제3 역 입력 신호 XH2를 수신하고 대응하는 8-비트 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀를 출력한다. 즉, 디코딩 회로(12)는 입력 신호 D₂D₁D₀에 따라 대응하는 8-비트 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀를 출력한다. 예를 들어, 입력 신호 D₂D₁D₀가 001일 때, 디코딩 회로(12)에 의해 출력된 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀는 00000010이고; 입력 신호 D₂D₁D₀가 010일 때, 디코딩 회로(12)에 의해 출력된 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀는 00000100이고, 등등이다.

출력 구동 회로(14)는 디코딩 회로(12)에 연결되고, 복수의 디코딩 신호에 따라 저레벨 구동 신호인 구동 신호를 출력한다. 본 발명에 따른 디코딩 및 스캔 드라이버(1)가 LCD에 적용되는 경우, 디코딩 및 스캔 드라이버(1)는 구동 신호를 순차적으로 생성하고 이를 디스플레이 패널의 각 행에 있는 각 픽셀 구조에 출력하여 각 행에 있는 픽셀 구조들 내의 박막 트랜지스터의 온을 제어한다. 이로써, 복수의 디스플레이 데이터가 박막 트랜지스터들을 통해 각 행에 있는 픽셀 구조들에 입력되어 복수의 픽셀 구조를 구동하여 영상을 표시할 수 있다. 이는 LCD의 기본적인 구동 방법이다. 통상의 숙련된 당업자라면 이를 잘 알 수 있다. 따라서, 세부 사항들에 대해 더 이상 설명하지 않는다.

제어 회로(16)는 구동 회로(14)에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호 OEHB를 생성하고 제어 신호 OEHB를 출력 구동 회로(14)를 전송하여 구동 신호를 출력하도록 출력 구동 회로(14)를 제어한다. 본 발명에 따르면, 제어 회로(16)는 복수의 입력 신호 D₂D₁D₀의 최하위 비트 D₀에 따라 제어 신호 OEHB를 생성한다. 제어 회로(16)는 인에이블 회로(160) 및 레벨-시프트 유닛(162)을 포함한다. 인에이블 회로(160)는 입력 신호 D₀를 수신하고 입력 신호 D₀에 따라 인에이블 신호 OE를 생성한다. 레벨-시프트 유닛(162)은 인에이블 회로(160)에 연결되고, 인에이블 신호 OE의 전압 레벨을 시프트하여 제어 신호 OEHB를 생성한다.

또한, 인에이블 회로(160)는 지연 유닛(1600) 및 논리 게이트(1602)를 포함한다. 지연 유닛(1600)은 복수의 입력 신호 D₂D₁D₀의 최하위 비트 D₀를 수신하고 입력 신호 D₀를 지연시켜 지연 신호 DD0를 생성한다. 논리 게이트(1602)는 제1 입력, 제2 입력, 및 출력을 갖고 있다. 논리 게이트(1602)의 제1 입력은 지연 유닛(1600)에 연결되어 지연 신호 DD0를 수신한다. 논리 게이트(1602)의 제2 입력은 입력 신호 D₀를 수신하고, 논리 게이트(1602)의 출력에서 인에이블 신호 OE를 생성하고, 인에이블 신호 OE를 레벨-시프트 유닛(162)에 전송한다. 본 실시예에 따르면, 논리 게이트(1602)는 XNOR 게이트이다.

본 발명에 따른 출력 구동 회로(14)는 복수의 출력 구동 유닛(140)을 포함한다. 각 출력 구동 유닛(140)은 각 디코딩 회로(12)의 출력에, 즉, 디코딩 및 스캔 드라이버(1)의 각 출력에 대응한다. 각 출력 구동 유닛(140)은 복수의 제어 래치 유닛(142) 및 복수의 인버터(144)를 포함한다. 각 제어 래치 유닛(142)은 각 인버터(144)에 대응한다. 또한, 제어 래치 유닛(142) 및 인버터(144)의 각 세트는 각 디코딩 회로(12)의 출력에 대응한다. 예를 들어, 본 실시예에 따른 디코딩 회로(12)의 출력은 8-비트 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀를 갖는다. 이로써, 출력 구동 회로(14)는 8개의 제어 래치 유닛(142) 및 8개의 인버터(144)를 포함한다. 제어 래치 유닛(142)은 제어 회로(16) 및 디코딩 회로(12)에 연결되고 제어 신호 OEHB 및 구동 신호 G7~G0에 의해 제어된다. 인버터(144)는 제1 단자 및 제2 단자를 갖고 있다. 인버터(144)의 제1 단자는 디코딩 회로(12)에 연결되고; 인버터(144)의 제2 단자는 제어 래치 유닛(142) 및 디코딩 및 스캔 드라이버(1)의 출력에 연결된다.

도 2는 본 발명의 일 실시예에 따른 제어 래치 유닛 및 인버터의 상세 회로도를 보여준다. 도면에 도시된 바와 같이, 본 발명에 따른 제어 래치 유닛(142)은 제1 트랜지스터(1420) 및 제2 트랜지스터(1422)를 포함한다. 제1 트랜지스터(1420)의 제1 단자는 전원 단자 VGH에 연결된다. 제1 트랜지스터(1420)의 제2 단자는 디코딩 회로(12) 및 인버터(144)의 제1 단자에 연결된다. 제1 트랜지스터(1420)는 제어 신호 OEHB에 의해 제어된다. 제2 트랜지스터(1422)의 제1 단자는 전원 단자 VGH에 연결된다. 제2 트랜지스터(1422)의 제2 단자는 제1 트랜지스터(1420), 디코딩 회로(12), 및 인버터(144)의 제1 단자에 연결되고; 제2 트랜지스터(1422)는 구동 신호에 의해 제어된다. 본 실시예에 따르면, 제2 트랜지스터(1422)는 전계 효과 트랜지스터이다. 이로써, 제2 트랜지스터(1422)의 게이트는 디코딩 및 스캔 드라이버(1)의 출력에 연결되어 구동 신호를 수신하고 구동 신호에 의해 제어된다. 따라서, 인버터(144)의 제1 및 제2 단자들을 제2 트랜지스터(1422)의 게이트 및 제2 단자에 각각 연결하는 것, 즉, 인버터(144)의 제1 및 제2 단자들을 제어 래치 유닛(142)의 입력 및 출력에 연결하는 것에 의하여, 인버터(144)는 제어 래치 유닛(142)에 피드백되어 바이어스 전류 또는 누설 전류를 줄이는 목적을 달성한다.

다시 도 1을 참조하자. 본 실시예에 따른 디코딩 회로(12)는 제1 스위치(120), 제2 스위치(121), 제3 스위치(122), 제4 스위치(123), 제5 스위치(124), 제6 스위치(125), 제7 스위치(126), 제8 스위치(127), 제9 스위치(128), 제10 스위치(129), 제11 스위치(130), 제12 스위치(131), 제13 스위치(132), 및 제14 스위치(133)를 포함한다. 제1 스위치(120)의 제1 단자는 기준 전압 단자 VGL에 연결된다. 제1 스위치(120)는 레벨-시프트 회로(10)의 제3 레벨-시프트 유닛(104)에 의해 제어되고 따라서 제3 레벨-시프트 유닛(104)에 의해 출력된 제3 역 입력 신호 XH2에 의해 제어된다. 제2 스위치(121)의 제1 단자는 기준 전압 단자 VGL에 연결된다. 제2 스위치(121)는 레벨-시프트 회로(10)의 제3 레벨-시프트 유닛(104)에 의해 제어되고 따라서 제3 레벨-시프트 유닛(104)에 의해 출력된 제3 동위상 입력 신호 DH2에 의해 제어된다.

제3 스위치(122)의 제1 단자는 제1 스위치(120)의 제2 단자에 연결된다. 제3 스위치(122)는 레벨-시프트 회로(10)의 제2 레벨-시프트 유닛(102)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(102)에 의해 출력된 제2 역 입력 신호 XH1에 의해 제어된다. 제4 스위치(123)의 제1 단자는 제1 스위치(120)의 제2 단자 및 제3 스위치(122)의 제1 단자에 연결된다. 제4 스위치(123)는 레벨-시프트 회로(10)의 제2 레벨-시프트 유닛(102)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(102)에 의해 출력된 제2 동위상 입력 신호 DH1에 의해 제어된다. 제5 스위치(124)의 제1 단자는 제2 스위치(121)의 제2 단자에 연결된다. 제5 스위치(124)는 레벨-시프트 회로(10)의 제2 레벨-시프트 유닛(102)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(102)에 의해 출력된 제2 역 입력 신호 XH1에 의해 제어된다. 제6 스위치(125)의 제1 단자는 제2 스위치(121)의 제2 단자에 연결된다. 제6 스위치(125)는 레벨-시프트 회로(10)의 제2 레벨-시프트 유닛(102)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(102)에 의해 출력된 제2 동위상 입력 신호 DH1에 의해 제어된다.

제7 스위치(126)의 제1 단자는 제3 스위치(122)의 제2 단자에 연결되고; 제7 스위치(126)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제7 스위치(126)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 역 입력 신호 XH0에 의해 제어된다. 제8 스위치(127)의 제1 단자는 제3 스위치(122)의 제2 단자에 연결되고; 제8 스위치(127)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제8 스위치(127)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 동위상 입력 신호 DH0에 의해 제어된다. 제9 스위치(128)의 제1 단자는 제4 스위치(123)의 제2 단자에 연결되고; 제9 스위치(128)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제9 스위치(128)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 역 입력 신호 XH0에 의해 제어된다. 제10 스위치(129)의 제1 단자는 제4 스위치(123)의 제2 단자에 연결되고; 제10 스위치(129)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제10 스위치(129)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 동위상 입력 신호 DH0에 의해 제어된다.

제11 스위치(130)의 제1 단자는 제5 스위치(124)의 제2 단자에 연결되고; 제11 스위치(130)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제11 스위치(130)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 역 입력 신호 XH0에 의해 제어된다. 제12 스위치(131)의 제1 단자는 제5 스위치(124)의 제2 단자에 연결되고; 제12 스위치(131)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제12 스위치(131)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 동위상 입력 신호 DH0에 의해 제어된다. 제13 스위치(132)의 제1 단자는 제6 스위치(125)의 제2 단자에 연결되고; 제13 스위치(132)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제13 스위치(132)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 역 입력 신호 XH0에 의해 제어된다. 제14 스위치(133)의 제1 단자는 제6 스위치(125)의 제2 단자에 연결되고; 제14 스위치(133)의 제2 단자는 출력 구동 회로(14)에 연결된다. 제14 스위치(133)는 레벨-시프트 회로(10)의 제1 레벨-시프트 유닛(100)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(100)에 의해 출력된 제1 동위상 입력 신호 DH0에 의해 제어된다. 제1 내지 제14 스위치들(120~133)은 전계 효과 트랜지스터들이다.

따라서, 디코딩 회로(12)는 복수의 입력 신호에 따라 디코딩 회로(12)의 출력에서의 디코딩 신호 C₇C₆C₅C₄C₃C₂C₁C₀의 값을 제어한다. 예를 들어, 입력 신호 D₂D₁D₀가 000일 때, 제1, 제3, 제5, 제7, 제9, 제11, 및 제13 스위치들(120, 122, 124, 126, 128, 130, 132)은 온되고 나머지 스위치들은 오프된다. 제1, 제3, 및 제7 스위치들(120, 122, 126)은 온되기 때문에, 기준 전압이 기준 전압 단자 VGL, 제1, 제3, 및 제7 스위치들(120, 122, 126)로부터 디코딩 및 스캔 드라이버(1)의 출력 G0에 전달되어 디코딩 및 스캔 드라이버(1)를 구동하여 구동 신호 G7G6G5G4G3G2G1G0로서 00000001을 출력할 것이다. 마찬가지로, 입력 신호 D₂D₁D₀가 001일 때, 제1, 제3, 제5, 제8, 제10, 제12, 및 제14 스위치들(120, 122, 124, 127, 129, 131, 133)은 온되고 나머지 스위치들은 오프된다. 제1, 제3, 및 제8 스위치들(120, 122, 127)이 온되기 때문에, 기준 전압이 기준 전압 단자 VGL, 제1, 제3, 및 제8 스위치들(120, 122, 127)로부터 디코딩 및 스캔 드라이버(1)의 출력 G1에 전달되어 디코딩 및 스캔 드라이버(1)를 구동하여 구동 신호 G7G6G5G4G3G2G1G0로서 00000010을 출력할 것이다. 나머지 경우들은 유추에 의해 추론될 수 있으므로, 상세히 설명하지 않는다. 제1 내지 제14 스위치들(120~133)은 n형 전계 효과 트랜지스터들이다.

더욱이, 본 발명에 따른 디코딩 및 스캔 드라이버(1)는 제1 논리 유닛(18) 및 제2 논리 유닛(19)을 더 포함한다. 제1 논리 유닛(18)은 제1 입력, 제2 입력, 및 출력을 갖고 있다. 제1 논리 유닛(18)의 제1 입력은 레벨-시프트 회로(10)의 제3 레벨-시프트 유닛(104)에 연결되어 제3 역 입력 신호 XH2를 수신한다. 제1 논리 유닛(18)의 제2 입력은 제어 신호 OEHB를 수신한다. 제1 논리 유닛(18)의 출력은 디코딩 회로(12)의 제1 스위치(120)에 연결된다. 제2 논리 유닛(19)은 제1 입력, 제2 입력, 및 출력을 갖고 있다. 제2 논리 유닛(19)의 제1 입력은 레벨-시프트 회로(10)의 제3 레벨-시프트 유닛(104)에 연결되어 제3 동위상 입력 신호 DH2를 수신한다. 제2 논리 유닛(19)의 제2 입력은 제어 신호 OEHB를 수신한다. 제2 논리 유닛(19)의 출력은 디코딩 회로(12)의 제2 스위치(121)에 연결된다. 복수의 입력 신호 D₂D₁D₀는 000에서 111까지 순차적으로 진행하기 때문에, 제1 논리 유닛(18)은 먼저 제1 스위치(120)에 고레벨 신호를 생성하여 제1 스위치(120)를 온시킬 것이다. 이때, 제2 논리 유닛(19)은 제2 스위치(121)에 저레벨 신호를 생성하여 제2 스위치(121)를 오프시킬 것이다. 이로써, 큰 과도 전류를 피할 수 있다.

도 3은 도 1의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 복수의 입력 신호 D₂D₁D₀가 000일 때, 제어 회로(16)의 인에이블 회로(160)는 얼마 동안 지연시켜 인에이블 신호 OE 및 제어 신호 OEHB를 생성한다. 이때, 제1, 제3, 제5, 제7, 제9, 제11, 및 제13 스위치들(120, 122, 124, 126, 128, 130, 132)은 온되는 반면 나머지는 오프된다. 제1, 제3, 및 제7 스위치들(120, 122, 126)이 온되기 때문에, 기준 전압이 기준 전압 단자 VGL, 제1, 제3, 및 제7 스위치들(120, 122, 126)로부터 디코딩 회로(12)의 출력 C0에 전달되어 디코딩 및 스캔 드라이버(1)에 의해 출력되는 디코딩 신호 C7C6C5C4C3C2C1C0를 11111110이 되게 할 것이다. 이때, 디코딩 신호 C0의 전압 레벨은 저레벨 VGL이다. 그럼에도 불구하고, 인버터(144)를 지난 후에, 고전압 레벨 VGH를 갖는 구동 신호 G0가 생성된다. 마찬가지로, 복수의 입력 신호 D₂D₁D₀가 001일 때, 제1, 제3, 제5, 제8, 제10, 제12, 및 제14 스위치들(120, 122, 124, 127, 129, 131, 133)은 온되는 반면 나머지는 오프된다. 제1, 제3, 및 제8 스위치들(120, 122, 127)이 온되기 때문에, 기준 전압이 기준 전압 단자 VGL, 제1, 제3, 및 제8 스위치들(120, 122, 127)로부터 디코딩 회로(12)의 출력 C1에 전달되어 디코딩 회로(12)에 의해 출력되는 디코딩 신호 C7C6C5C4C3C2C1C0를 11111101이 되게 할 것이다. 이때, 디코딩 신호 C1의 전압 레벨은 저레벨 VGL이다. 그럼에도 불구하고, 인버터(144)를 지난 후에, 고전압 레벨 VGH를 갖는 구동 신호 G1이 생성된다. 복수의 입력 신호 D₂D₁D₀의 나머지 상태들은 유추에 의해 추론될 수 있으므로, 상세히 설명하지 않는다.

도 4는 본 발명의 제2 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버(1)와 도 1의 실시예에 따른 것과의 차이는 본 실시예에 따른 복수의 출력 구동 유닛(140) 내의 각 제어 래치 유닛(142)은 하나의 제1 트랜지스터(1420)만을 포함한다는 것이다. 제1 트랜지스터들(1420)의 제1 단자들은 서로 연결되고; 각 제1 트랜지스터(1420)의 제2 단자는 인버터(144)의 제1 단자에 연결된다.

또한, 본 실시예에 따른 디코딩 및 스캔 드라이버(1)는 바이어스 생성 회로(20)를 더 포함한다. 바이어스 생성 회로(20)는 제어 회로(16)의 레벨-시프트 유닛(162)에 연결되고 레벨-시프트 유닛(162)의 출력 신호 OEH에 따라 제어 신호 BOE를 생성한다. 도 5는 본 발명의 일 실시예에 따른 바이어스 생성 회로의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 바이어스 생성 회로(20)는 제1 임피던스 디바이스(200), 제1 전류원(202), 제1 스위치(204), 및 제2 스위치(206)를 포함한다. 제1 임피던스 디바이스(200)의 단자는 전원 VGH를 수신하고; 트랜지스터인, 제1 임피던스 디바이스(200)의 다른 단자는 제1 전류원(202)의 제1 단자에 연결된다. 제1 전류원(202)의 제2 단자는 접지에 연결된다. 제1 스위치(204)의 제1 단자는 제1 임피던스 디바이스(200)의 제1 단자 및 제1 전류원(202)의 제1 단자에 연결된다. 제1 스위치(204)는 레벨-시프트 유닛(162)의 출력 신호 OEH에 의해 제어된다. 제2 스위치(206)의 제1 단자는 제1 스위치(204)의 제2 단자에 연결된다. 게다가, 제2 스위치(206)의 제2 단자는 접지에 연결된다. 제2 스위치(206)는 레벨-시프트 유닛(162)의 출력 신호 OEH에 의해 제어된다. 제1 스위치(204) 및 제2 스위치(206)는 레벨-시프트 유닛(162)의 출력 신호 OEH에 따라 제어 신호 BOE를 생성한다. 본 실시예에 따르면, 제1 스위치(204) 및 제2 스위치(206)는 각각 p형 트랜지스터 및 n형 트랜지스터이다. 이로써, 레벨-시프트 유닛(162)의 출력 신호 OEH가 로우일 때, 제1 스위치(204)는 온되는 반면 제2 스위치(206)는 오프되고, 따라서 제어 신호 BOE가 생성된다.

도 6은 도 4의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버의 타이밍도와 도 3의 실시예에 따른 것과의 차이는 본 실시예는 제어 회로(16)에 의해 출력된 신호 OEH에 대한 바이어스 생성 회로를 채용하고, 제어 신호 BOE를 생성하고 출력 구동 회로(14)에 전송하여 복수의 구동 신호 G7~G0를 생성한다는 것이다. 나머지 신호들의 타이밍에 대해서는 도 3에서 이미 설명하였으므로, 더 상세히 설명하지 않는다.

도 7은 본 발명의 제3 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버(3)와 이전 실시예들에 따른 디코딩 및 스캔 드라이버(1)와의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(3)의 디코딩 회로(32)의 복수의 스위치는 p형 전계 효과 트랜지스터들이라는 것이다. 이로써, 출력 구동 회로(34)는 고레벨 구동 신호를 생성하여 출력할 수 있다. 디코딩 회로(32)는 제1 스위치(320), 제2 스위치(321), 제3 스위치(322), 제4 스위치(323), 제5 스위치(324), 제6 스위치(325), 제7 스위치(326), 제8 스위치(327), 제9 스위치(328), 제10 스위치(329), 제11 스위치(330), 제12 스위치(331), 제13 스위치(332), 및 제14 스위치(333)를 포함한다. 제1 스위치(320)의 제1 단자는 전원 VGH를 수신하는 데 사용된다. 제1 스위치(320)는 레벨-시프트 회로(30)의 제3 레벨-시프트 유닛(304)에 의해 제어되고 따라서 제3 레벨-시프트 유닛(304)에 의해 출력된 제3 동위상 입력 신호 D2에 의해 제어된다. 제2 스위치(321)의 제1 단자는 전원 VGH를 수신한다. 제2 스위치(321)는 레벨-시프트 회로(30)의 제3 레벨-시프트 유닛(304)에 의해 제어되고 따라서 제3 레벨-시프트 유닛(304)에 의해 출력된 제3 역 입력 신호 D2B에 의해 제어된다.

제3 스위치(322)의 제1 단자는 제1 스위치(320)의 제2 단자에 연결된다. 제3 스위치(322)는 레벨-시프트 회로(30)의 제2 레벨-시프트 유닛(302)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(302)에 의해 출력된 제2 동위상 입력 신호 D1에 의해 제어된다. 제4 스위치(323)의 제1 단자는 제1 스위치(320)의 제2 단자 및 제3 스위치(322)의 제1 단자에 연결된다. 제4 스위치(323)는 레벨-시프트 회로(30)의 제2 레벨-시프트 유닛(302)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(302)에 의해 출력된 제2 역 입력 신호 D1B에 의해 제어된다. 제5 스위치(324)의 제1 단자는 제2 스위치(321)의 제2 단자에 연결된다. 제5 스위치(324)는 레벨-시프트 회로(30)의 제2 레벨-시프트 유닛(302)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(302)에 의해 출력된 제2 동위상 입력 신호 D1에 의해 제어된다. 제6 스위치(325)의 제1 단자는 제2 스위치(321)의 제2 단자에 연결된다. 제6 스위치(325)는 레벨-시프트 회로(30)의 제2 레벨-시프트 유닛(302)에 의해 제어되고 따라서 제2 레벨-시프트 유닛(302)에 의해 출력된 제2 역 입력 신호 D1B에 의해 제어된다.

제7 스위치(326)의 제1 단자는 제3 스위치(322)의 제2 단자에 연결되고; 제7 스위치(326)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제7 스위치(326)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 동위상 입력 신호 D0에 의해 제어된다. 제8 스위치(327)의 제1 단자는 제3 스위치(322)의 제2 단자에 연결되고; 제8 스위치(327)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제8 스위치(327)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 역 입력 신호 D0B에 의해 제어된다. 제9 스위치(328)의 제1 단자는 제4 스위치(323)의 제2 단자에 연결되고; 제9 스위치(328)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제9 스위치(328)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 동위상 입력 신호 D0에 의해 제어된다. 제10 스위치(329)의 제1 단자는 제4 스위치(323)의 제2 단자에 연결되고; 제10 스위치(329)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제10 스위치(329)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 역 입력 신호 D0B에 의해 제어된다.

제11 스위치(330)의 제1 단자는 제5 스위치(324)의 제2 단자에 연결되고; 제11 스위치(330)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제11 스위치(330)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 동위상 입력 신호 D0에 의해 제어된다. 제12 스위치(331)의 제1 단자는 제5 스위치(324)의 제2 단자에 연결되고; 제12 스위치(331)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제12 스위치(331)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 역 입력 신호 D0B에 의해 제어된다. 제13 스위치(332)의 제1 단자는 제6 스위치(325)의 제2 단자에 연결되고; 제13 스위치(332)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제13 스위치(332)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 동위상 입력 신호 D0에 의해 제어된다. 제14 스위치(333)의 제1 단자는 제6 스위치(325)의 제2 단자에 연결되고; 제14 스위치(333)의 제2 단자는 출력 구동 회로(34)에 연결된다. 제14 스위치(333)는 레벨-시프트 회로(30)의 제1 레벨-시프트 유닛(300)에 의해 제어되고 따라서 제1 레벨-시프트 유닛(300)에 의해 출력된 제1 역 입력 신호 D0B에 의해 제어된다.

더욱이, 본 발명에 따른 디코딩 및 스캔 드라이버(3)는 제15 스위치(334)를 더 포함한다. 제15 스위치(334)의 제1 단자는 전원 VGH를 수신하고; 제15 스위치(334)의 제2 단자는 제1 스위치(320)의 제1 단자 및 제2 스위치(321)의 제1 단자에 연결된다. 제15 스위치(334)는 제어 회로(36)에 의해 제어된다. 즉, 제어 회로(36)의 레벨-시프트 유닛(362)의 출력이 제15 스위치(334)에 연결되어 그것의 온 또는 오프를 제어한다.

더욱이, 본 실시예에 따른 디코딩 회로(32)는 p형 트랜지스터들을 채용하기 때문에, 본 실시예에 따른 바이어스 생성 회로(40)의 구조는 위에 설명한 것과 다르다. 도 8에 도시된 바와 같이, 본 실시예에 따른 바이어스 생성 회로(40)는 제2 임피던스 디바이스(400), 제2 전류원(402), 제3 스위치(404), 및 제4 스위치(406)를 포함한다. 제2 임피던스 디바이스(400)의 한 단자는 기준 전압 VGL을 수신하고; 제2 임피던스 디바이스(400)의 제2 단자는 제2 전류원(402)의 제1 단자에 연결된다. 제2 전류원(402)의 제2 단자는 전원 VGH를 수신한다. 제3 스위치(404)의 제1 단자는 제2 임피던스 디바이스(400)의 제2 단자 및 제2 전류원(402)의 제1 단자에 연결된다. 제3 스위치(404)는 레벨-시프트 유닛(362)의 출력 신호 OE에 의해 제어된다. 제4 스위치(406)의 제1 단자는 전원 VGH를 수신한다. 제4 스위치(406)의 제2 단자는 제3 스위치(404)의 제2 단자에 연결되어 제어 신호 BOE를 출력한다. 제4 스위치(406)는 레벨-시프트 유닛(362)의 출력 신호 OE에 의해 제어된다.

도 9는 도 7의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 타이밍도는 도 6의 실시예에 따른 것과 유사하다. 따라서, 세부 사항들에 대해 더 설명하지 않는다.

도 10은 본 발명의 제4 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버(5)와 도 1의 실시예에 따른 디코딩 및 스캔 드라이버(1)와의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(5)가 중간 전압 또는 저전압에 적용될 때, 디코딩 및 스캔 드라이버(5)는 레벨-시프트 회로(50)가 필요 없다는 것이다. 본 실시예에 따른 디코딩 및 스캔 드라이버(5)는 디코딩 회로(52), 출력 구동 회로(54), 및 제어 회로(56)를 포함한다. 디코딩 회로(52)는 복수의 입력 신호 A₂A₁A₀를 수신하고 복수의 입력 신호 A₂A₁A₀에 따라 복수의 디코딩 신호 XD7XD6XD5XD4XD3XD2XD1XD0를 생성한다. 출력 구동 회로(54)는 디코딩 회로(52)에 연결되고, 복수의 구동 신호에 따라 순차적으로 저레벨 구동 신호 D7D6D5D4D3D2D1D0를 생성하여 출력한다. 제어 회로(56)는 출력 구동 회로(54)에 연결된다. 제어 회로(56)는 복수의 입력 신호 A₂A₁A₀ 중 하나에 따라 제어 신호 OEHB를 생성하고 제어 신호 OEHB를 출력 구동 회로(54)에 전송하여 복수의 구동 신호 D7D6D5D4D3D2D1D0를 출력하도록 출력 구동 회로(54)를 제어한다.

게다가, 본 실시예에 따른 디코딩 및 스캔 드라이버(5)는 복수의 인버터(500, 502, 504)를 더 포함한다. 복수의 인버터(500, 502, 504)는 복수의 입력 신호 A₂A₁A₀를 수신하여 역전시키고 복수의 역전된 입력 신호 A₂A₁A₀를 디코딩 회로(52)로 전송한다. 즉, 복수의 인버터(500, 502, 504)는 복수의 입력 신호 A₂A₁A₀를 역전시켜 복수의 역전된 입력 신호 XA₂XA₁XA₀를 생성하고, 복수의 역전된 입력 신호 XA₂XA₁XA₀를 디코딩 회로(52)로 전송한다.

출력 구동 회로(54)는 복수의 출력 구동 유닛(540)을 포함한다. 각 출력 구동 유닛(540)은 제어 래치 유닛(542) 및 인버터(544)를 포함한다. 제어 래치 유닛(542)은 제3 트랜지스터(5420) 및 제4 트랜지스터(5422)를 포함한다. 제3 트랜지스터(5420)의 제1 단자는 전원 VH를 수신하고; 제3 트랜지스터(5420)의 제2 단자는 디코딩 회로(52)에 연결된다. 제3 트랜지스터(5420)는 제어 회로(56)에 의해 출력된 제어 신호 OEHB에 의해 제어된다. 제4 트랜지스터(5422)의 제1 단자는 전원 VH를 수신하고; 제4 트랜지스터(5422)의 제2 단자는 제3 트랜지스터(5420)의 제2 단자 및 디코딩 회로(52)에 연결된다. 제4 트랜지스터(5422)는 디코딩 신호에 의해 제어된다.

도 11은 본 발명의 제4 실시예에 따른 출력 구동 유닛의 회로도를 보여준다. 도면에 도시된 바와 같이, 인버터(544)는 제5 트랜지스터(5440) 및 제6 트랜지스터(5442)를 포함한다. 제5 트랜지스터(5440)의 제1 단자는 전원 VH를 수신하고; 제5 트랜지스터(5440)의 제2 단자는 제4 트랜지스터(5422)의 제어 단자에 연결된다. 제5 트랜지스터(5440)의 제어 단자는 제3 트랜지스터(5420)의 제2 단자 및 제4 트랜지스터의 제2 단자에 연결된다. 제6 트랜지스터(5442)의 제1 단자는 제4 트랜지스터(5422)의 제2 단자에 연결된다. 제6 트랜지스터(5442)의 제1 단자는 제5 트랜지스터(5440)의 제2 단자에 연결되고; 제6 트랜지스터(5442)의 제2 단자는 접지에 연결된다. 게다가, 제6 트랜지스터(5442)의 제어 단자는 제5 트랜지스터(5440)의 제어 단자, 제3 트랜지스터(5420)의 제2 단자, 및 제4 트랜지스터(5422)의 제2 단자에 연결된다. 제어 래치 유닛(542) 및 인버터(544)의, 일반적인 전원 Vcc보다 큰, 전원 VH 덕분에, 인버터(544)는 전압 레벨을 전원 VH로 시프트할 수 있다. 예를 들어, 인버터(544)는 전압 1.8V를 5V로 시프트할 수 있다. 이로써, 디코딩 및 스캔 드라이브(5)가 중간 전압 또는 저전압 레벨에 적용될 때, 디코딩 및 스캔 드라이버(5)는 어떤 레벨-시프트 회로도 사용하지 않아도 되고, 따라서 회로 면적이 절약된다.

본 발명에 따르면, 인버터를 사용하는 것 외에도, 멀티플렉서를 대신 사용하여 레벨-시프트 회로가 필요 없고 회로 면적이 절약되는 목적을 달성할 수 있다.

더욱이, 본 실시예에 따른 디코딩 회로(52), 출력 구동 회로(54), 및 제어 회로(56)는 도 1의 디코딩 및 스캔 드라이버(1)의 디코딩 회로(12), 출력 구동 회로(14), 및 제어 회로(16)와 동일하다. 따라서, 세부 사항들에 대해 다시 설명하지 않는다.

도 12는 본 발명의 제5 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버(5)와 도 10에 있는 것과의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(5)의 디코딩 회로(52)는 제15 스위치(534)를 더 포함한다는 것이다. 제15 스위치(534)의 제1 단자는 제1 스위치(520)의 제1 단자 및 제2 스위치(521)의 제1 단자에 연결된다. 게다가, 제15 스위치의 제2 단자는 접지 GND에 연결된다.

도 13은 도 10 및 도 12의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 타이밍도는 도 3의 실시예에 따른 것과 유사하다. 따라서, 세부 사항들에 대해 다시 설명하지 않는다.

도 14는 본 발명의 제6 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버(5)와 도 12에 있는 것과의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(5)의 출력 구동 회로(54) 내의 각 제어 래치 유닛(542)은 하나의 제1 트랜지스터(5420)만을 포함한다는 것이다. 제1 트랜지스터들(5420)의 제1 단자들은 서로 연결된다. 각 제1 트랜지스터(5420)의 제2 단자는, 도 4에 대한 설명에서 기술한 바와 같이, 인버터(544)의 제1 단자에 연결된다. 세부 사항들에 대해 다시 설명하지 않는다.

게다가, 본 실시예에 따른 디코딩 및 스캔 드라이버(5)는 입력 전압을 양의 전압 VH로 시프트한다. 제1 트랜지스터(5420)의 한 단자가 양의 전압 VH를 수신하는 반면 그의 다른 단자는 인버터(544)에 연결되기 때문에, 디코딩 회로(52)가 출력해야 할 때, 제1 트랜지스터(5420)는 온되어 인버터(544)가 입력 전압을 양의 전압 VH로 시프트하게 만든다. 예를 들어, 인버터는 전압 1.8V를 양의 전압 5V로 시프트할 수 있다. 이로써, 디코딩 및 스캔 드라이버(5)가 중간 전압 또는 저전압 레벨에 적용될 때, 어떤 레벨-시프트 회로도 필요하지 않아 회로 면적을 절약하는 목적이 달성된다. 양의 전압 VH는 전원 Vcc보다 크거나, 그보다 작거나, 또는 그와 같을 수 있다. 그러나, 양의 전압 VH는 접지 GND보다는 크다.

도 15는 본 발명의 제7 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예와 제6 실시예와의 차이는 본 실시예에 따른 디코딩 회로(52)는 제15 스위치(534)를 더 포함한다는 것이다. 제15 스위치(534)에 대해서는 도 12에 대한 설명에서 기술되었다. 따라서, 세부 사항에 대해 여기에 반복하지 않는다.

도 16은 도 14 및 도 15의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 타이밍도는 도 6의 실시예에 따른 것과 유사하다. 따라서, 세부 사항들에 대해 다시 설명하지 않는다.

도 17은 본 발명의 제8 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예와 도 12에 있는 것과의 차이는 본 실시예에 따른 레벨-시프트 디코딩 및 스캔 드라이버는 양의 전압을 음의 전압 VL로 시프트하여 출력한다는 것이다. 예를 들어, 입력은 0 내지 1.8V인 반면, 출력은 1.8V 내지 -5V이다. 전원 Vcc보다 작은 음의 전압 VL을 갖는 레벨-시프트 디코딩 및 스캔 드라이버의 디코딩 회로(72) 내의 복수의 스위치는 p형 전계 효과 트랜지스터들이다. 디코딩 회로(72)는 제1 스위치(720), 제2 스위치(721), 제3 스위치(722), 제4 스위치(723), 제5 스위치(724), 제6 스위치(725), 제7 스위치(726), 제8 스위치(727), 제9 스위치(728), 제10 스위치(729), 제11 스위치(730), 제12 스위치(731), 제13 스위치(732), 제14 스위치(733), 및 제15 스위치(734)를 포함한다. 제1 내지 제15 스위치들(720~734)은 n형 전계 효과 트랜지스터들이다. 제1 내지 제15 스위치들(720~734)은 도 7의 디코딩 회로(32)의 제1 내지 제15 스위치들(320~334)과 동일하기 때문에, 세부 사항에 대해 더 이상 설명하지 않는다.

본 실시예에 따르면, 입력 전압은 음의 전압 VL로 시프트되고 그 시프트 원리는 도 11에서 설명한 것과 동일하다. 인버터(744)의, 일반적인 전원 Vcc보다 작은, 전원 VL 덕분에, 인버터(744)는 전압 레벨을 전원 VL로 시프트할 수 있다. 예를 들어, 인버터(744)는 전압 1.8V를 -5V로 시프트할 수 있다. 이로써, 디코딩 및 스캔 드라이버(7)가 중간 전압 또는 저전압 레벨에 적용될 때, 디코딩 및 스캔 드라이버(7)는 어떤 레벨-시트프 회로도 사용하지 않아도 되고, 따라서 회로 면적이 절약된다.

도 18은 본 발명의 제9 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예와 도 17에 있는 것과의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(7)는 제3 논리 유닛(78) 및 제4 논리 유닛(79)을 더 포함한다는 것이다. 제3 논리 유닛(78)의 제1 입력은 입력 신호 A2를 수신하고; 제3 논리 유닛(78)의 제2 입력은 제어 회로(76)의 인에이블 회로(760)의 인에이블 신호 OE를 수신한다. 게다가, 제3 논리 유닛(78)의 출력은 디코딩 회로(72)의 제1 스위치(720)에 연결된다. 제4 논리 유닛(79)의 제1 입력은 인버터(704)에 의해 출력된 제3 역 입력 신호 XA2에 연결된다. 제4 논리 유닛(79)의 제2 입력은 제어 회로(76)의 인에이블 회로(760)의 인에이블 신호 OE를 수신한다. 제4 논리 유닛(79)의 출력은 디코딩 회로(72)의 제2 스위치(721)에 연결된다. 제3 및 제4 논리 유닛들(78, 79)은 OR 게이트들이다. 본 발명에 따른 제3 및 제4 논리 유닛들(78, 79)을 사용함으로써, 큰 과도 전류를 피할 수 있다.

도 19는 도 17 및 도 18의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 타이밍도는 도 9의 실시예에 따른 것과 유사하다. 따라서, 세부 사항들에 대해 더 이상 설명하지 않는다.

도 20은 본 발명의 제10 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예와 도 17에 있는 것과의 차이는 본 실시예에 따른 디코딩 및 스캔 드라이버(7)의 출력 구동 회로(74) 내의 각 제어 래치 유닛(742)은 도 2에 설명된 제어 래치 유닛(142)의 제1 및 제2 트랜지스터들(1420, 1422)과 같이 2개의 트랜지스터를 포함한다는 것이다. 따라서, 세부 사항들에 대해 다시 설명하지 않는다.

도 21은 본 발명의 제11 실시예에 따른 디코딩 및 스캔 드라이버의 회로도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 디코딩 및 스캔 드라이버와 도 20의 실시예에 따른 것과의 차이는 본 실시예에 따른 디코딩 회로(72)는 제15 스위치(734)를 더 포함한다는 것이다. 제15 스위치(734)에 대해서는 도 12에 대한 설명에서 기술되었다. 따라서, 세부 사항들에 대해 여기에 설명하지 않는다.

도 22는 도 20 및 도 21의 본 발명에 따른 디코딩 및 스캔 드라이버의 타이밍도를 보여준다. 도면에 도시된 바와 같이, 본 실시예에 따른 타이밍도는 도 9의 실시예에 따른 것과 유사하다. 따라서, 세부 사항들에 대해 더 이상 설명하지 않는다.

요컨대, 본 발명에 따른 디코딩 및 스캔 드라이버는 레벨-시프트 회로, 디코딩 회로, 출력 구동 회로, 및 제어 회로를 포함한다. 레벨-시프트 회로는 복수의 입력 신호를 수신하고 복수의 입력 신호의 전압 레벨들을 시프트하여 복수의 디코딩 제어 신호를 생성한다. 디코딩 회로는 레벨-시프트 회로에 연결되고 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성한다. 출력 구동 회로는 디코딩 회로에 연결되고, 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 구동 신호를 출력하여 디스플레이 패널을 구동한다. 제어 회로는 출력 구동 회로에 연결되고, 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 제어 신호를 출력 구동 회로에 전송하여 구동 신호를 출력하도록 출력 구동 회로를 제어한다. 이로써, 디코딩 및 스캔 드라이버의 회로 면적이 절약되고 따라서 비용이 줄어든다.

따라서, 본 발명은 그의 신규성, 비자명성, 및 유용성 때문에 법적 요건에 따른다. 그러나, 전술한 설명은 단지 본 발명의 실시예들이고, 본 발명의 범위를 제한하기 위해 사용되지 않는다. 본 발명의 청구항들에서 기술된 형상, 구조, 특징, 또는 정신에 따라 이루어진 동등한 변경들 및 수정들은 부속된 본 발명의 청구항들에 포함된다.

Claims

디코딩 및 스캔 드라이버로서,
복수의 입력 신호를 수신하고, 상기 복수의 입력 신호의 전압 레벨들을 시프트하여, 복수의 디코딩 제어 신호를 생성하는 레벨-시프트 회로;
상기 레벨-시프트 회로에 연결되고, 상기 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성하는 디코딩 회로;
상기 디코딩 회로에 연결되고, 상기 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 상기 구동 신호를 출력하여 디스플레이 패널을 구동하는 출력 구동 회로; 및
상기 출력 구동 회로에 연결되고, 상기 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 상기 제어 신호를 상기 출력 구동 회로에 전송하여 상기 구동 신호를 출력하도록 상기 출력 구동 회로를 제어하는 제어 회로
를 포함하는 디코딩 및 스캔 드라이버.
제1항에 있어서, 상기 제어 회로는 상기 복수의 입력 신호의 최하위 비트에 따라 상기 제어 신호를 생성하는 것인 디코딩 및 스캔 드라이버.
제1항에 있어서, 상기 제어 회로는,
상기 입력 신호를 수신하고 상기 입력 신호에 따라 인에이블 신호를 생성하는 인에이블 회로; 및
상기 인에이블 회로에 연결되고, 상기 인에이블 신호의 전압 레벨을 시프트하여 상기 제어 신호를 생성하는 레벨-시프트 유닛을 포함하는 것인 디코딩 및 스캔 드라이버.
제3항에 있어서, 상기 제어 회로는, 상기 레벨-시프트 유닛에 연결되고, 상기 레벨-시프트 유닛의 출력 신호에 따라 상기 제어 신호를 생성하는 바이어스 생성 회로를 더 포함하는 것인 디코딩 및 스캔 드라이버.
제1항에 있어서, 상기 출력 구동 회로는 복수의 출력 구동 유닛을 포함하고, 각 출력 구동 유닛은,
상기 제어 회로 및 상기 디코딩 회로에 연결되고, 상기 제어 신호 및 상기 구동 신호에 의해 제어되는 제어 래치 유닛; 및
제1 단자 및 제2 단자를 갖고 있는 인버터 - 상기 인버터의 상기 제1 단자는 상기 디코딩 회로에 연결되고, 상기 인버터의 상기 제2 단자는 상기 제어 래치 유닛에 연결됨 - 를 포함하는 것인 디코딩 및 스캔 드라이버.
제5항에 있어서, 상기 제어 래치 유닛은,
제1 단자가 전원에 연결되어 있고, 제2 단자가 상기 디코딩 회로 및 상기 인버터의 상기 제1 단자에 연결되어 있고, 상기 제어 신호에 의해 제어되는 제1 트랜지스터; 및
제1 단자가 상기 전원에 연결되어 있고, 제2 단자가 상기 제1 트랜지스터의 상기 제2 단자, 상기 디코딩 회로, 및 상기 인버터의 상기 제1 단자에 연결되어 있고, 상기 구동 신호에 의해 제어되는 제2 트랜지스터를 포함하는 것인 디코딩 및 스캔 드라이버.
제5항에 있어서, 상기 제어 래치 유닛은, 제1 단자가 전원에 연결되어 있고, 제2 단자가 상기 디코딩 회로 및 상기 인버터의 상기 제1 단자에 연결되어 있는 트랜지스터를 포함하는 것인 디코딩 및 스캔 드라이버.
제1항에 있어서,
제1 입력, 제2 입력, 및 출력을 갖고 있는 제1 논리 유닛 - 상기 제1 논리 유닛의 상기 제1 입력은 상기 레벨-시프트 회로에 연결되고, 상기 제1 논리 유닛의 상기 제2 입력은 상기 제어 신호를 수신하고, 상기 출력은 상기 디코딩 회로에 연결됨 -; 및
제1 입력, 제2 입력, 및 출력을 갖고 있는 제2 논리 유닛 - 상기 제2 논리 유닛의 상기 제1 입력은 상기 레벨-시프트 회로에 연결되고, 상기 제2 논리 유닛의 상기 제2 입력은 상기 제어 신호를 수신하고, 상기 출력은 상기 디코딩 회로에 연결됨 - 을 더 포함하는 디코딩 및 스캔 드라이버.
디코딩 및 스캔 드라이버로서,
복수의 입력 신호를 수신하고, 상기 복수의 입력 신호의 전압 레벨들을 시프트하여, 복수의 디코딩 제어 신호를 생성하는 레벨-시프트 회로;
상기 레벨-시프트 회로에 연결되고, 상기 복수의 디코딩 제어 신호에 따라 복수의 디코딩 신호를 생성하는 디코딩 회로;
상기 디코딩 회로에 연결되고, 상기 복수의 디코딩 신호에 따라 순차적으로 구동 신호를 생성하고, 상기 구동 신호를 출력하여 디스플레이 패널을 구동하는 출력 구동 회로; 및
상기 출력 구동 회로 및 상기 디코딩 회로에 연결되고, 상기 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 상기 제어 신호를 상기 출력 구동 회로에 전송하여 상기 구동 신호를 출력하도록 상기 출력 구동 회로를 제어하고, 상기 제어 신호를 상기 디코딩 회로에 전송하여 상기 복수의 디코딩 신호를 출력하도록 상기 디코딩 회로를 제어하는 제어 회로
를 포함하는 디코딩 및 스캔 드라이버.
제9항에 있어서, 상기 제어 회로는 상기 복수의 입력 신호의 최하위 비트에 따라 상기 제어 신호를 생성하는 것인 디코딩 및 스캔 드라이버.
제9항에 있어서, 상기 제어 회로는,
상기 입력 신호를 수신하고 상기 입력 신호에 따라 인에이블 신호를 생성하는 인에이블 회로;
상기 인에이블 회로에 연결되고, 상기 인에이블 신호의 전압 레벨을 시프트하여 상기 제어 신호를 생성하는 레벨-시프트 유닛; 및
상기 레벨-시프트 유닛에 연결되고, 상기 레벨-시프트 유닛의 출력 신호에 따라 상기 제어 신호를 생성하는 바이어스 생성 회로를 포함하는 것인 디코딩 및 스캔 드라이버.
제9항에 있어서, 상기 출력 구동 회로는, 제1 단자가 상기 디코딩 회로 및 상기 출력 구동 회로의 출력에 연결되어 있고, 상기 제어 신호에 의해 제어되는 트랜지스터를 포함하는 것인 디코딩 및 스캔 드라이버.
디코딩 및 스캔 드라이버로서,
복수의 입력 신호를 수신하고, 상기 복수의 입력 신호에 따라 복수의 디코딩 신호를 생성하는 디코딩 회로;
상기 디코딩 회로에 연결되고, 양의 전압을 수신하고, 상기 복수의 디코딩 신호 및 상기 양의 전압에 따라 순차적으로 고레벨 구동 신호를 생성하고, 상기 구동 신호를 출력하여 디스플레이 패널을 구동하는 출력 구동 회로 - 상기 구동 신호의 전압은 상기 복수의 입력 신호의 전압들보다 큰 것임 -; 및
상기 출력 구동 회로에 연결되고, 상기 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 상기 제어 신호를 상기 출력 구동 회로에 전송하여 상기 구동 신호를 출력하도록 상기 출력 구동 회로를 제어하는 제어 회로
를 포함하는 디코딩 및 스캔 드라이버.
제13항에 있어서, 상기 제어 회로는 상기 복수의 입력 신호의 최하위 비트에 따라 상기 제어 신호를 생성하는 것인 디코딩 및 스캔 드라이버.
제13항에 있어서, 상기 출력 구동 회로는 복수의 출력 구동 유닛을 포함하고, 각 출력 구동 유닛은,
상기 제어 회로 및 상기 디코딩 회로에 연결되고, 상기 제어 신호 및 상기 구동 신호에 의해 제어되는 제어 래치 유닛; 및
제1 단자 및 제2 단자를 갖고 있는 인버터 - 상기 인버터의 상기 제1 단자는 상기 디코딩 회로에 연결되고, 상기 인버터의 상기 제2 단자는 상기 제어 래치 유닛에 연결됨 - 를 포함하는 것인 디코딩 및 스캔 드라이버.
디코딩 및 스캔 드라이버로서,
복수의 입력 신호를 수신하고, 상기 복수의 입력 신호에 따라 복수의 디코딩 신호를 생성하는 디코딩 회로;
상기 디코딩 회로에 연결되고, 음의 전압을 수신하고, 상기 복수의 디코딩 신호 및 상기 음의 전압에 따라 순차적으로 저레벨 구동 신호를 생성하고, 상기 구동 신호를 출력하여 디스플레이 패널을 구동하는 출력 구동 회로 - 상기 구동 신호의 전압은 상기 복수의 입력 신호의 전압들보다 작은 것임 -; 및
상기 출력 구동 회로에 연결되고, 상기 복수의 입력 신호 중 하나에 따라 제어 신호를 생성하고, 상기 제어 신호를 상기 출력 구동 회로에 전송하여 상기 구동 신호를 출력하도록 상기 출력 구동 회로를 제어하는 제어 회로
를 포함하는 디코딩 및 스캔 드라이버.
제16항에 있어서, 상기 제어 회로는 상기 복수의 입력 신호의 최하위 비트에 따라 상기 제어 신호를 생성하는 것인 디코딩 및 스캔 드라이버.
제16항에 있어서, 상기 출력 구동 회로는 복수의 출력 구동 유닛을 포함하고, 각 출력 구동 유닛은,
상기 제어 회로 및 상기 디코딩 회로에 연결되고, 상기 제어 신호 및 상기 구동 신호에 의해 제어되는 제어 래치 유닛; 및
제1 단자 및 제2 단자를 갖고 있는 인버터 - 상기 인버터의 상기 제1 단자는 상기 디코딩 회로에 연결되고, 상기 인버터의 상기 제2 단자는 상기 제어 래치 유닛에 연결됨 - 를 포함하는 것인 디코딩 및 스캔 드라이버.