CN103745706B - 三阶驱动的阵列基板行驱动电路 - Google Patents

三阶驱动的阵列基板行驱动电路 Download PDF

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Abstract

本发明提供一种三阶驱动的阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，其中，该阵列基板行驱动电路的第n级阵列基板行驱动单元具有时钟信号输入端、第n-1级信号输入端、第n+1级信号输入端、第n+3级信号输入端、第一低电平输入端、第二低电平输入端及信号输出端；该第n级阵列基板行驱动单元还包括：上拉驱动单元（32）；上拉单元（34）；第一下拉单元（36）；第二下拉单元（38）。本发明三阶驱动的阵列基板行驱动电路有利于降低液晶显示面板的生产成本和实现窄边框，通过三阶阵列基板行驱动可以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响，提高显示质量。

Description

三阶驱动的阵列基板行驱动电路
技术领域
本发明涉及液晶显示器制造领域，尤其涉及一种三阶驱动的阵列基板行驱动电路。
背景技术
液晶显示装置（LCD，LiquidCrystalDisplay）具有机身薄、省电、无辐射等众多优点，得到了广泛的应用，并随着液晶显示装置产业的发展，其要求性能也越来越高，如高分辨率、高亮度、广视角、低功耗等性能，且其相应的技术也持续被开发出来。现有市场上的液晶显示装置大部分为背光型液晶显示装置，其包括液晶显示面板及背光模组（backlightmodule）。液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，通过利用驱动电路在两片玻璃基板上施加驱动电压来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。
驱动电路的二阶驱动的原理中，虽然有各种不同的馈通（feedthrough）电压，但是影响最大的仍是经由寄生电容Cgd（由栅线与数据线产生）所产生的馈通电压，因此在二阶驱动时也需要调整公共电极的电压，以改进灰阶品质。但是由于液晶电容Clc并非是一个固定的参数，通过调整公共电极上的电压以便改进影像品质的目的不易达成，因此便有了三阶驱动的设计，期望在不必变动公共电极上电压的情形下，将馈通电压给补偿回来。三阶驱动的基本原理是利用经由储存电容Cs所产生的馈通电压，来补偿经由寄生电容Cgd所产生的馈通电压，也就是因为需要利用储存电容Cs来补偿，所以三阶驱动的方法只能使用于面板架构为Csongate（存储电容Cs的一个电极与栅极线共电位）的结构。
请参阅图1，其为现有技术中三阶驱动的栅极驱动器（gatedriver）电压的波形，从这个三阶驱动的波形中我们可以知道，三阶驱动波形跟二阶驱动不一样的是，它的栅极驱动器驱动波形之中会有三种不一样的电压。当栅极驱动器走线关闭时，会将电压拉到最低的电压，等到下一条的栅极驱动器走线也关闭后，再将电压拉回，如图1中A处所示。而这个拉回的电压，就是为了去补偿下一条栅极驱动器走线的馈通电压。也就是说，每一条栅极驱动器走线关闭时,经由寄生电容Cgd所产生的馈通电压，是由上一条栅极驱动器走线将电压拉回时，经由储存电容Cs所产生的馈通电压来补偿的。
经寄生电容Cgd产生的馈通电压Vgd=(Vg_high–Vg_low)*Cgd/(Cgd+Clc+Cs)，其中Vg_high与Vg_low分别为栅极驱动器走线打开与关闭的电压。
经储存电容Cs产生的馈通电压Vcs=(Vp2–Vp1)*Cs/(Cgd+Clc+Cs)；其中Vp1与Vp2分别为上一条栅极驱动器走线拉回前与拉回后的电压。
如果需要两者互相抵消，则经寄生电容Cgd产生的馈通电压需要等于经储存电容Cs产生的馈通电压。所以需拉回的电压为Ve=Vp2-Vp1=(Vg_high–Vg_low)*Cgd/Cs，而从图1中我们知道Vg_high–Vg_low=Vg+Ve，所以需拉回的电压Ve=(Vg+Ve)*Cgd/Cs，也就是Ve=Vg*Cgd/(Cs–Cgd)。
从上述的公式推导中，我们发现虽然液晶电容Clc会影响馈通电压的大小。但是藉由三阶驱动的方式，液晶电容Clc的影响就不见了。因此，当我们在面板制程与栅极驱动器的打开电压确定之后,就可以精确的计算出所需要拉回的电压Ve了。
近些年来液晶显示装置的发展呈现出高集成度、低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动（GateDriverOnArray，GOA）技术量产化的实现。利用阵列基板行驱动技术将栅极开关电路集成在液晶显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。这种利用阵列基板行驱动技术集成在阵列基板上的栅极开关电路也称为阵列基板行驱动电路。其中，阵列基板行驱动电路包括若干个阵列基板行驱动单元，每一阵列基板行驱动单元对应一条栅线，具体的每一阵列基板行驱动单元电路中的每一阵列基板行驱动单元连接一条栅线，且一阵列基板行驱动单元的输出端连接下一阵列基板行驱动单元的输入端。请参阅图2，其为现有技术中两阶驱动4T1C阵列基板行驱动电路的电路图，具体包括：四个薄膜晶体管Q100、Q200、Q300、Q400、以及一电容Cb，薄膜晶体管Q100的栅极分别与电容Cb的一端、薄膜晶体管Q400的漏极及薄膜晶体管Q300的源极电性连接，其漏极分别与电容Cb的另一端、薄膜晶体管Q200的源极电性连接；薄膜晶体管Q200的源极分别与电容Cb的另一端、薄膜晶体管Q100的漏极电性连接，其栅极与薄膜晶体管Q300的栅极电性连接；薄膜晶体管Q300的源极分别与薄膜晶体管Q100的栅极、电容Cb的一端及薄膜晶体管Q400的漏极电性连接。其中，薄膜晶体管Q100为驱动晶体管，主要作用控制栅线高电位输出；薄膜晶体管Q200和薄膜晶体管Q300是重置薄膜晶体管，主要作用是将栅线电位拉低，同时将电容Cb电荷释放，使薄膜晶体管Q100处于关闭状态；薄膜晶体管Q400为输出控制晶体管，主要作用是给电容Cb充电，以将薄膜晶体管Q100打开；电容Cb的主要作用是存储电荷，保持薄膜晶体管Q100栅极的电位。请参阅图3，其为二阶驱动4T1C阵列基板行驱动电路的驱动时序图，STV为一激活脉冲信号，输入（input）信号为上一行的栅线的输出信号（gate[n-1]），薄膜晶体管Q100的输出信号为gate[n]，重置信号为gate[n+1]（即下一行栅线的输出信号），薄膜晶体管Q100的输入端为时钟信号。
为了降低液晶显示面板生产成本和实现窄边框，目前一些高端产品上都采用了阵列基板行驱动技术，但，目前的阵列基板行驱动技术主要还是应用在二阶驱动上。
发明内容
本发明的目的在于提供一种三阶驱动的阵列基板行驱动电路，有利于降低液晶显示面板的生产成本和实现窄边框，同时将阵列基板行驱动技术应用在三阶驱动上，通过三阶阵列基板行驱动可以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响，提高显示质量。
为实现上述目的，本发明提供一种三阶驱动的阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，每一所述阵列基板行驱动单元包括：
上拉驱动单元，具有第一输入端及第一输出端；
上拉单元，具有第二输入端、第三输入端及第二输出端，所述第二输入端与所述第一输出端电性连接；
第一下拉单元，具有第三输出端、第四输出端、第四输入端及第五输入端，所述第三输出端分别与所述第一输出端及第二输入端电性连接，所述第四输出端与所述第二输出端电性连接；
第二下拉单元，具有第五输出端、第六输入端及第七输入端，所述第五输出端分别与所述第二输出端及第四输出端电性连接。
所述多级阵列基板行驱动单元中的第n级阵列基板行驱动单元还具有时钟信号输入端、第n-1级信号输入端、第n+1级信号输入端、第n+3级信号输入端、第一低电平输入端、第二低电平输入端及信号输出端；其中，
所述时钟信号输入端电性连接至所述上拉单元的第三输入端，所述第n-1级信号输入端电性连接至所述上拉驱动单元的第一输入端，所述第n+1级信号输入端电性连接至所述第一下拉单元的第四输入端，所述第n+3级信号输入端电性连接至所述第二下拉单元的第六输入端，所述第一低电平输入端电性连接至所述第一下拉单元的第五输入端，所述第二低电平输入端电性连接至所述第二下拉单元的第七输入端，所述信号输出端分别与所述上拉单元的第二输出端、第一下拉单元的第四输出端及第二下拉单元的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平，所述第二低电平输入端用于输入第二低电平，且所述第一低电平小于第二低电平；
当所述第n级阵列基板行驱动单元为第二级至倒数第四级的任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端用于输入一激活脉冲信号，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端悬空设置；当所述第n级阵列基板行驱动单元为倒数第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端与第n+3级信号输入端均悬空设置。
所述上拉驱动单元还包括一第一电开关，所述第一电开关具有第一至第三引脚，所述第一与第二引脚电性连接在一起形成所述第一输入端，所述第三引脚形成所述第一输出端。
所述上拉单元还包括第二电开关及储存电容，所述第二电开关具有第四至第六引脚，所述第四引脚及储存电容的一端电性连接在一起形成所述第二输入端，所述第五引脚形成所述第三输入端，所述第六引脚与储存电容的另一端电性连接在一起形成所述第二输出端。
所述第一下拉单元还包括：第三电开关及第四电开关，所述第三电开关具有第七至第九引脚，所述第四电开关具有第十至第十二引脚，所述第八引脚形成所述第三输出端，所述第七引脚与第十引脚电性连接在一起形成所述第四输入端，所述第十一引脚形成所述第四输出端，所述第九引脚与第十二引脚电性连接在一起形成第五输入端。
所述第二下拉单元还包括第五电开关，所述第五电开关具有第十三至第十五引脚，所述第十三引脚形成所述第六输入端，所述第十四引脚形成所述第五输出端，所述第十五引脚形成所述第七输入端。
所述第一电开关为第一薄膜晶体管，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第一引脚为第一栅极，所述第二引脚为第一源极，所述第三引脚为第一漏极。
所述第二电开关为第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第四引脚为第二栅极，所述第五引脚为第二源极，所述第六引脚为第二漏极。
所述第三电开关为第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第七引脚为第三栅极，所述第八引脚为第三源极，所述第九引脚为第三漏极；
所述第四电开关为第四薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第十引脚为第四栅极，所述第十一引脚为第四源极，所述第十二引脚为第四漏极。
所述第五电开关为第五薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第十三引脚为第五栅极，所述第十四引脚为第五源极，所述第十五引脚为第五漏极。
本发明的有益效果：本发明的三阶驱动的阵列基板行驱动电路，利用阵列基板行驱动技术，将栅极开关电路集成在液晶显示面板的阵列基板上，有利于降低液晶显示面板的生产成本和实现窄边框；同时将阵列基板行驱动技术应用在三阶驱动上，通过第一下拉单元将信号输出端重置至第一低电平，
再通过第二下拉单元将信号输出端重置至第二低电平，如此可以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响，提高显示质量。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有技术中三阶驱动的栅极驱动器电压的波形；
图2为现有技术中两阶驱动4T1C阵列基板行驱动电路的电路图；
图3为图2所示两阶驱动4T1C阵列基板行驱动电路的驱动时序图；
图4为本发明三阶驱动的阵列基板行驱动电路的电路图；
图5为图4所示三阶驱动的阵列基板行驱动电路的驱动时序图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图4，本发明提供一种三阶驱动的阵列基板行驱动电路，包括级联的多级阵列基板行驱动单元，所述级联阵列基板行驱动单元的连接具有相同的结构。
每一所述阵列基板行驱动单元包括：
上拉驱动单元32，具有第一输入端及第一输出端；
上拉单元34，具有第二输入端、第三输入端及第二输出端，所述第二输入端与所述第一输出端电性连接；
第一下拉单元36，具有第三输出端、第四输出端、第四输入端及第五输入端，所述第三输出端分别与所述第一输出端及第二输入端电性连接，所述第四输出端与所述第二输出端电性连接；
第二下拉单元38，具有第五输出端、第六输入端及第七输入端，所述第五输出端分别与所述第二输出端及第四输出端电性连接。
所述多级阵列基板行驱动单元中的第n级阵列基板行驱动单元还具有时钟信号输入端、第n-1级信号输入端、第n+1级信号输入端、第n+3级信号输入端、第一低电平输入端、第二低电平输入端及信号输出端；其中，
所述时钟信号输入端电性连接至所述上拉单元34的第三输入端，所述第n-1级信号输入端电性连接至所述上拉驱动单元32的第一输入端，所述第n+1级信号输入端电性连接至所述第一下拉单元36的第四输入端，所述第n+3级信号输入端电性连接至所述第二下拉单元38的第六输入端，所述第一低电平输入端电性连接至所述第一下拉单元36的第五输入端，所述第二低电平输入端电性连接至所述第二下拉单元38的第七输入端，所述信号输出端分别与所述上拉单元34的第二输出端、第一下拉单元36的第四输出端及第二下拉单元38的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平Vss1，所述第二低电平输入端用于输入第二低电平Vss2，且所述第一低电平Vss1小于第二低电平Vss2；
当所述第n级阵列基板行驱动单元为第二级至倒数第四级的任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端用于输入一激活脉冲信号STV，该激活脉冲信号由时序控制器TCON（未图示）提供，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端悬空设置；
当所述第n级阵列基板行驱动单元为倒数第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端与第n+3级信号输入均端悬空设置。进一步，所述上拉驱动单元32还包括一第一电开关21，所述第一电开关21具有第一至第三引脚1、2、3，所述第一与第二引脚1、2电性连接在一起形成所述第一输入端，所述第三引脚3形成所述第一输出端。换而言之，即，所述第一与第二引脚1、2均与第n-1级信号输入端电性连接，所述第三引脚3分别与第一下拉单元36、及上拉单元34电性连接。
所述上拉单元34还包括第二电开关22及储存电容Cst，所述第二电开关22具有第四至第六引脚4、5、6，所述第四引脚4及储存电容Cst的一端电性连接在一起形成所述第二输入端，所述第五引脚5形成所述第三输入端，所述第六引脚6与储存电容Cst的另一端电性连接在一起形成所述第二输出端。换而言之，即，所述第四引脚4分别与第三引脚3、第一下拉单元36及储存电容Cst的一端电性连接，所述第五引脚5与所述时钟信号输入端电性连接，所述第六引脚分别与储存电容Cst的另一端、第一下拉单元36、第二下拉单元38及信号输出端电性连接。
所述第一下拉单元36还包括：第三电开关23及第四电开关24，所述第三电开关23具有第七至第九引脚7、8、9，所述第四电开关24具有第十至第十二引脚10、11、12，所述第八引脚8形成所述第三输出端，所述第七引脚7与第十引脚10电性连接在一起形成所述第四输入端，所述第十一引脚11形成所述第四输出端，所述第九引脚9与第十二引脚12电性连接在一起形成第五输入端。换而言之，即，所述第七引脚7分别与第十引脚10、第n+1级信号输入端电性连接，所述第八引脚8分别与第三引脚3、第四引脚4及储存电容Cst的一端电性连接，所述第九引脚9分别与第一低电平输入端、及第十二引脚12电性连接，所述第十引脚10分别与第n+1级信号输入端、及第七引脚7电性连接，所述第十一引脚11分别与第六引脚6、储存电容Cst的另一端、信号输出端、及第二下拉单元38电性连接，所述第十二引脚12分别与第一低电平输入端、及第九引脚9电性连接。
所述第二下拉单元38还包括第五电开关25，所述第五电开关25具有第十三至第十五引脚13、14、15，所述第十三引脚13形成所述第六输入端，所述第十四引脚14形成所述第五输出端，所述第十五引脚15形成所述第七输入端。换而言之，即，所述第十三引脚13与所述第n+3级信号输入端电性连接，所述第十四引脚14分别与所述储存电容Cst的另一端、第六引脚6、第十一引脚11、及信号输出端电性连接，所述第十五引脚15与第二低电平输入端电性连接。
在本实施例中，所述第一至第五电开关21、22、23、24、25分别为第一至第五薄膜晶体管。具体的引脚对应关系为：所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第一引脚1为第一栅极，所述第二引脚2为第一源极，所述第三引脚3为第一漏极；所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第四引脚4为第二栅极，所述第五引脚5为第二源极，所述第六引脚6为第二漏极；所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第七引脚7为第三栅极，所述第八引脚8为第三源极，所述第九引脚9为第三漏极；所述第四电开关为第四薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第十引脚10为第四栅极，所述第十一引脚11为第四源极，所述第十二引脚12为第四漏极；所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第十三引脚13为第五栅极，所述第十四引脚14为第五源极，所述第十五引脚15为第五漏极。
请参阅图5，图中CLKA和CLKB是指高低电位在同样时间内相反的两个时钟信号，所述时钟信号输入端输入的信号为其中一个，STV为一激活脉冲信号，该激活脉冲信号STV由时序控制器TCON提供，当所述第n级阵列基板行驱动单元为第一级阵列基板行驱动单元，该激活脉冲信号STV施加于该第n级阵列基板行驱动单元的第n-1级信号输入端。所述阵列基板行驱动电路的第n级阵列基板行驱动单元的工作原理为：当所述第n-1级信号输入端输入的信号为高电平时，第一电开关21导通，该高电平对储存电容Cst进行充电，进而导通第二电开关22，时钟信号输入端输入的时钟信号传送至信号输出端，并对外输出，此时第n+1级信号输入端与第n+3级信号输入端上输入的信号均为低电平，第三至第五电开关23、24、25均处于断开状态；当所述第n-1级信号输入端输入的信号为低电平时，第一电开关21断开，所述第n+1级信号输入端输入的信号转为高电平，所述第n+3级信号输入端输入的信号为低电平，所述第三与第四电开关23、24均导通，所述第五电开关25断开，将信号输出端的输出电平置于第一低电平Vss1，并对储存电容Cst进行放电，随后，所述第n+1级信号输入端输入的信号转为低电平，所述第n+3级信号输入端输入的信号为高电平，所述第三与第四电开关23、24均断开，所述第五电开关25导通，将信号输出端的输出电平置于第二低电平Vss2，且第二低电平Vss2大于第一低电平Vss1，进而实现阵列基板行驱动电路的三阶驱动，之后，所述第n+3级信号输入端输入的信号也转为低电平，所述第五电开关25断开。
综上所述，本发明的三阶驱动的阵列基板行驱动电路，利用阵列基板行驱动技术，将栅极开关电路集成在液晶显示面板的阵列基板上，有利于降低液晶显示面板的生产成本和实现窄边框；同时将阵列基板行驱动技术应用在三阶驱动上，通过第一下拉单元将信号输出端重置至第一低电平，再通过第二下拉单元将信号输出端重置至第二低电平，如此可以有效地消除数据线与栅线产生的馈通电压对薄膜晶体管液晶显示装置带来的影响，提高显示质量。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (9)

1.一种三阶驱动的阵列基板行驱动电路，其特征在于，包括级联的多级阵列基板行驱动单元，
每一所述阵列基板行驱动单元包括：
上拉驱动单元(32)，具有第一输入端及第一输出端；
上拉单元(34)，具有第二输入端、第三输入端及第二输出端，所述第二输入端与所述第一输出端电性连接；
第一下拉单元(36)，具有第三输出端、第四输出端、第四输入端及第五输入端，所述第三输出端分别与所述第一输出端及第二输入端电性连接，所述第四输出端与所述第二输出端电性连接；
第二下拉单元(38)，具有第五输出端、第六输入端及第七输入端，所述第五输出端分别与所述第二输出端及第四输出端电性连接；
所述多级阵列基板行驱动单元中的第n级阵列基板行驱动单元还具有时钟信号输入端、第n-1级信号输入端、第n+1级信号输入端、第n+3级信号输入端、第一低电平输入端、第二低电平输入端及信号输出端；其中，
所述时钟信号输入端电性连接至所述上拉单元(34)的第三输入端，所述第n-1级信号输入端电性连接至所述上拉驱动单元(32)的第一输入端，所述第n+1级信号输入端电性连接至所述第一下拉单元(36)的第四输入端，所述第n+3级信号输入端电性连接至所述第二下拉单元(38)的第六输入端，所述第一低电平输入端电性连接至所述第一下拉单元(36)的第五输入端，所述第二低电平输入端电性连接至所述第二下拉单元(38)的第七输入端，所述信号输出端分别与所述上拉单元(34)的第二输出端、第一下拉单元(36)的第四输出端及第二下拉单元(38)的第五输出端电性连接；
所述第一低电平输入端用于输入第一低电平，所述第二低电平输入端用于输入第二低电平，且所述第一低电平小于第二低电平；
当所述第n级阵列基板行驱动单元为第二级至倒数第四级的任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端用于输入一激活脉冲信号，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端电性连接至第n+3级阵列基板行驱动单元的信号输出端；
当所述第n级阵列基板行驱动单元为倒数第三级或倒数第二级任一阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端电性连接至第n+1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+3级信号输入端悬空设置；当所述第n级阵列基板行驱动单元为倒数第一级阵列基板行驱动单元时，所述第n级阵列基板行驱动单元的第n-1级信号输入端电性连接至第n-1级阵列基板行驱动单元的信号输出端，所述第n级阵列基板行驱动单元的第n+1级信号输入端与第n+3级信号输入端均悬空设置。
2.如权利要求1所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述上拉驱动单元(32)还包括一第一电开关(21)，所述第一电开关(21)具有第一至第三引脚(1、2、3)，所述第一与第二引脚(1、2)电性连接在一起形成所述第一输入端，所述第三引脚(3)形成所述第一输出端。
3.如权利要求1所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述上拉单元(34)还包括第二电开关(22)及储存电容(Cst)，所述第二电开关(22)具有第四至第六引脚(4、5、6)，所述第四引脚(4)及储存电容(Cst)的一端电性连接在一起形成所述第二输入端，所述第五引脚(5)形成所述第三输入端，所述第六引脚(6)与储存电容(Cst)的另一端电性连接在一起形成所述第二输出端。
4.如权利要求1所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第一下拉单元(36)还包括：第三电开关(23)及第四电开关(24)，所述第三电开关(23)具有第七至第九引脚(7、8、9)，所述第四电开关(24)具有第十至第十二引脚(10、11、12)，所述第八引脚(8)形成所述第三输出端，所述第七引脚(7)与第十引脚(10)电性连接在一起形成所述第四输入端，所述第十一引脚(11)形成所述第四输出端，所述第九引脚(9)与第十二引脚(12)电性连接在一起形成第五输入端。
5.如权利要求1所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第二下拉单元(38)还包括第五电开关(25)，所述第五电开关(25)具有第十三至第十五引脚(13、14、15)，所述第十三引脚(13)形成所述第六输入端，所述第十四引脚(14)形成所述第五输出端，所述第十五引脚(15)形成所述第七输入端。
6.如权利要求2所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第一电开关(21)为第一薄膜晶体管，所述第一薄膜晶体管具有第一栅极、第一源极及第一漏极，所述第一引脚(1)为第一栅极，所述第二引脚(2)为第一源极，所述第三引脚(3)为第一漏极。
7.如权利要求3所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第二电开关(22)为第二薄膜晶体管，所述第二薄膜晶体管具有第二栅极、第二源极及第二漏极，所述第四引脚(4)为第二栅极，所述第五引脚(5)为第二源极，所述第六引脚(6)为第二漏极。
8.如权利要求4所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第三电开关(23)为第三薄膜晶体管，所述第三薄膜晶体管具有第三栅极、第三源极及第三漏极，所述第七引脚(7)为第三栅极，所述第八引脚(8)为第三源极，所述第九引脚(9)为第三漏极；所述第四电开关(24)为第四薄膜晶体管，所述第四薄膜晶体管具有第四栅极、第四源极及第四漏极，所述第十引脚(10)为第四栅极，所述第十一引脚(11)为第四源极，所述第十二引脚(12)为第四漏极。
9.如权利要求5所述的三阶驱动的阵列基板行驱动电路，其特征在于，所述第五电开关(25)为第五薄膜晶体管，所述第五薄膜晶体管具有第五栅极、第五源极及第五漏极，所述第十三引脚(13)为第五栅极，所述第十四引脚(14)为第五源极，所述第十五引脚(15)为第五漏极。
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