KR20100021234A - 게이트 구동 회로 및 이를 갖는 표시 장치 - Google Patents

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Abstract

구동 마진이 향상되고 장시간 사용에도 신뢰성이 유지되는 게이트 구동 회로 및 이를 갖는 표시 장치가 제공된다. 게이트 구동 회로는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호의 지연 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함한다
ASG, 신호 지연, 박막 트랜지스터

Description

게이트 구동 회로 및 이를 갖는 표시 장치{Gate driving circuit and display device having the same}
본 발명은 게이트 구동 회로, 이를 갖는 표시 장치에 관한 것으로서, 더욱 상세하게는 구동 마진이 향상되고 장시간 사용에도 신뢰성이 유지되는 게이트 구동 회로 및 이를 갖는 표시 장치에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, 표시 장치(Liquid Crystal Display: LCD) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다. 특히, 표시 장치는 화질이 선명하고 경량화, 박형화가 가능하여 각종 전자 기기에 널리 사용되고 있다.
일반적으로 표시 장치는 박막 트랜지스터가 배열된 하부 표시판, 이에 대향하는 상부 표시판 및 양 표시판 사이에 개재된 액정층으로 구성되며, 액정층에 인가되는 전계의 세기를 조절하여 영상을 표시하는 장치이다. 이러한 표시 장치는 표 시 패널을 구동하는 게이트 구동부와 데이터 구동부를 포함한다.
표시 장치는 표시 패널을 구동하는 게이트 구동부는 게이트 구동 IC(integrated circuit)를 포함하며, 게이트 구동 IC는 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였다. 그러나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 유리한 다른 방법이 모색되고 있다. 예를 들면, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(amorphous silicon Thin Film Transistor, 이하 'a-Si TFT'라 함)를 이용하여 게이트 신호를 발생시키는 게이트 구동부를 표시 패널의 유리 기판에 실장하고 있다.
이와 같이 게이트 구동부를 표시 패널에 직접 실장함으로써, 표시 패널의 공간 문제를 야기할 수 있어, 게이트 구동부를 더 작게 형성하더라도 구동 능력이 유지되고 장시간 사용에도 신뢰성을 확보해야 하는 문제가 있었다.
본 발명이 이루고자 하는 과제는 구동 마진이 향상되고 장시간 사용에도 신뢰성이 유지되는 게이트 구동 회로를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 과제는 구동 마진이 향상되고 장시간 사용에도 신뢰성이 유지되는 게이트 구동 회로를 갖는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 게이트 구동 회로는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호의 지연 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는, 제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부와, 제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부와, 상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부와, 상기 제1 클럭 신호의 지연 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함한다.
상기 제1 클럭 신호의 지연 신호는 상기 제1 클럭 신호의 시정수가 증가될 수 있다.
상기 제1 클럭 신호는 커패시터를 통과하여 상기 홀딩부에 제공될 수 있다.
상기 커패시터는 박막 트랜지스터의 기생 커패시터일 수 있다.
상기 게이트 구동 회로는 상기 제1 클럭 신호를 지연시키는 제1 트랜지스터 및 제2 트랜지스터를 포함하되, 상기 제1 및 제2 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 게이트 전극으로 상기 제1 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스 전극은 상기 제2 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 홀딩부에 상기 제1 클럭 신호의 지연 신호를 제공할 수 있다.
상기 제2 트랜지스터의 드레인 전극과 상기 제2 트랜지스터의 게이트 전극 사이에 제1 커패시턴스를 더 포함할 수 있다.
상기 제2 트랜지스터의 게이트 전극과 상기 제2 트랜지스터의 소스 전극 사 이에 제2 커패시턴스를 더 포함할 수 있다.
상기 홀딩부는 상기 제1 클럭 신호의 지연 신호가 인가되는 게이트 전극, 상기 제1 노드에 연결되는 드레인 전극, 및 게이트선에 연결되는 소스 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
상기 제3 트랜지스터는 이동도가 2~10cm2/Vs일 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이고, 도 2는 도 1의 한 화소의 등가 회로도이고, 도 3은 도 1의 게이트 구동부를 설명하기 위한 예시적인 블록도이고, 도 4는 도 3의 제j 스테이지의 예시적인 회로도이고, 도 5는 도 3의 제j 스테이지에 포함되는 신호 지연 회로의 예시적인 회로도이고, 도 6은 도 3의 제j 스테이지의 동작을 설명하기 위한 신호도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(1)는 표시 패널(300), 신호 제공부(100), 게이트 구동부(400) 및 데이터 구동부(200)를 포함한다. 신호 제공부(100)는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함한다.
표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다.
표시부(DA)는 제1 ~ 제n 게이트 라인(G1 ~ Gn, n>2), 제1 ~ 제m 데이터 라인(D1 ~ Dm, m>2), 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여, 영상이 표시되는 부분이 된다. 제1 ~ 제n 게이트 라인(G1 ~ Gn)은 대략 행 방향으로 배열되어 서로가 거의 평행하고, 제1 ~ 제m 데이터 라인(D1 ~ Dm)은 대략 열 방향으로 배열되어 서로가 거의 평행하다.
비표시부(PA)는 표시부(DA)의 외곽에 위치하며, 영상이 표시되지 않는 부분이 된다.
신호 제공부(100)는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함하여, 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 제1 영상 신호(DAT), 데이터 제어 신호(CONT)를 데이터 구동부(200)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)는 수평 동기 신호(Hsync), 메인 제1 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 제어 신호(CONT)를 출력한다. 여기서 데이터 제어 신호(CONT)는 데이터 구동부(200)의 동작을 제어하는 신호로써, 데이터 구동부(200)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함한다.
이에 따라 데이터 구동부(200)는 제1 영상 신호(DAT) 및 데이터 제어 신호(CONT)를 제공받아, 제1 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1 ~ Dm)에 제공한다.
데이터 구동부(200)는 IC로써 테이프 케리어 패지키(Tape Carrier Package, TCP)형태로 표시 패널(300)과 연결될 수 있으며, 이에 한정되지 않고, 표시 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.
또한 신호 제공부(100)는 외부의 그래픽 제어기(미도시)로부터 수직 동기 신호(Vsinc) 및 메인 제1 클럭 신호(Mclk)를 제공받고, 전압 생성부(미도시)로부터 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)을 제공받고, 제1 스캔 개시 신호(STVP), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 게이트 오프 전압(Voff)을 게이트 구동부(400)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)가 제2 스캔 개시 신호(STV), 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 제공한다. 클럭 생성부(120)는 제2 스캔 개시 신호(STV)를 제공받아 제1 스캔 개시 신호(STVP)를 출력하고, 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 입력받아 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)를 출력한다. 여기서 제1 클럭 신호(CKV)는 제2 클럭 신호(CKVB)와 역위상인 신호이다.
게이트 구동부(400)는 제1 스캔 개시 신호(STVP)에 동작되어 제1 클럭 신 호(CKV), 제2 클럭 신호(CKVB) 및 게이트 오프 전압(Voff)을 이용하여 다수의 게이트 신호들을 생성하고, 제1 ~ 제n 게이트 라인(G1 ~ Gn)에 각 게이트 신호를 순차적으로 제공한다.
도 2를 참조하여 도 1의 한 화소에 대해 설명하면, 제1 기판(10)의 화소 전극(PE)과 대향하도록 제2 기판(20)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 제1 기판(10)과 제2 기판(20) 사이에는 액정층(30)이 개재된다.
한편, i번째(i=1~n) 게이트선(Gi)과 j번째(j=1~m) 데이터선(Dj)에 연결된 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)에 연결된 스위칭 소자(Q)를 포함하며, 스위칭 소자(Q)는 액정 커패시터(liquid crystal capacitor, Clc) 및 스토리지 커패시터(storage capacitor, Cst)가 연결된다. 스토리지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 a-Si(amorphous - silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)이다.
도 3을 참조하여 게이트 구동부(400)를 구체적으로 설명하면, 게이트 구동부(400)는 다수의 스테이지(ST1 ~ STn+1)를 포함하는데, 각 스테이지(ST1 ~ STn+1)는 케스케이드(cascade) 방식으로 연결되어 있으며, 마지막 스테이지(STn+1)를 제외한 각 스테이지(ST1 ~ STn)는 게이트 라인(G1 ~ Gn)과 일대일로 연결되어 각각 게이트 신호(Gout1 ~ Gout(n))를 출력한다. 각 스테이지(ST1 ~ STn+1)에는 게이트 오프 전압(Voff), 제1 클럭 신호(CKV), 제2 클럭 신호(CKVB) 및 초기화 신호(INT)가 입력된다. 여기서 초기화 신호(INT)는 클럭 생성부(120)로부터 제공될 수 있으며, 마지막 스태이지(STn+1)의 캐리 신호(Cout(n+1))일 수 있다.
각 스테이지(ST1 ~ STn+1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다.
예를 들어 j번째(j≠1) 게이트 라인(Gj)과 연결된 제j 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj-1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj+1)의 게이트 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 초기화 신호(INT) 또는 마지막 스테이지(STn+1)의 케리 신호(Cout(n+1))가 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호(Gout(j))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 제1 스캔 개시 신호(STVP)가 입력되며, 마지막 스테이지(STn+1)에는 후단 게이트 신호 대신 제1 스캔 개시 신호(STVP)가 입력된다.
각 스테이지(ST1 ~STn)의 게이트 출력 단자(Gout(1) ~ Gout(n))에서는 제1 클럭 단자(CK1)로 제공되는 클럭 단자의 하이 구간이 출력된다. 즉, 홀수 번째 스테이지(ST1, ST3,...)의 게이트 출력 단자(OUT1)에서는 제1 클럭 신호(CKV)의 하이 구간이 출력되고, 짝수 번째(ST2, ST4,...)의 게이트 출력 단자(OUT1)에서는 제2 클럭 신호(CKVB)의 하이 구간이 출력된다. 따라서, 각 스테이지는 순차적으로 게이 트 신호(Gout(1) ~ Gout(n))를 출력할 수 있다.
도 4 및 도 5를 참조하여, 도 2의 제j 스테이지(STj)에 대하여 좀더 상세히 설명한다.
먼저, 도 3을 참조을 참조하여 설명하면, 제j 스테이지(STj)는 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450), 및 홀딩부(460)를 포함할 수 있다. 제j 스테이지(STj)는 트랜지스터를 포함하며, 각 트랜지스터(T1 ~ T14)는 박막 트랜지스터로 형성될 수 있다.
이러한 제j 스테이지(STj)에 전단 캐리 신호(Cout(j-1)), 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)가 제공된다. 제1 클럭 신호(CKV)는 로우 레벨로 유지되는 유지 구간과, 로우 레벨에서 하이 레벨로 천이하고 하이 레벨에서 로우 레벨로 천이하는 천이 구간을 포함한다.
먼저, 버퍼부(410)는 게이트 전극 및 드레인 전극이 셋 단자(S)에 공통으로 연결되고, 소스 전극이 제1 노드(N1)에 연결된 트랜지스터(T4)를 포함한다. 이러한 버퍼부(410)는 셋 단자(S)를 통해 입력된 전단 캐리 신호(Cout(j-1))를 충전부(420), 캐리 신호 발생부(470) 및 풀업부(430)에 제공한다.
충전부(420)는 일단이 트랜지스터(T4)의 소스, 풀업부(430) 및 방전부(450)와 연결된 제1 노드(N1)에 연결되고, 타단이 게이트 출력 단자(OUT1)에 연결된 캐패시터(C1)로 이루어진다.
풀업부(430)는 트랜지스터(T1)를 포함하며, 트랜지스터(T1)의 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 게이트 전극이 제1 노드(N1)에 연결되며, 소스 전극이 게이트 출력 단자(OUT1)에 연결된다.
캐리 신호 발생부(470)는 드레인 전극이 제1 클럭 단자(CK1)에 연결되고, 소스 전극이 캐리 출력 단자(OUT2)에 연결되고, 게이트 전극이 버퍼부(410)와 연결되어 있는 트랜지스터(T15)와 게이트 전극과 소스 전극에 연결된 커패시터(C2)를 포함한다. 이러한 캐리 신호 발생부(470)는 제1 노드(N1)의 전위가 하이레벨로 전환됨에 따라 캐리 출력 단자(OUT2)로 제1 클럭 신호(CKV)의 하이 구간을 출력한다.
풀다운부(440)는 다결정 실리콘 박막 트랜지스터(TR)를 포함하며, 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시킨다. 제1 풀-다운 트랜지스터(T2)는 드레인 전극이 트랜지스터(T1)의 소스 및 캐패시터(C1)의 타단에 연결되고, 소스 전극이 전원 전압 단자(GV)에 연결되고, 게이트 전극이 리셋 단자(R)에 연결된다. 제2 풀-다운 트랜지스터(T14)는 소스 전극에 전원 전압 단자(GV)가 연결되며, 드레인 전극은 표시 패널(300)의 제j 게이트 라인(Gj)에 연결된다.
방전부(450)는, 게이트 전극이 리셋 단자(R)에 연결되고 드레인 전극이 제1 노드(N1)에 연결되고 소스 전극이 전원 전압 단자(GV)에 연결되어, 다음 스테이지(STj+1)의 게이트 신호(Gout(j+1))에 응답하여 충전부(420)를 방전시키는 트랜지스터(T9a, T9b)와, 게이트 전극이 프레임 리셋 단자(FR)에 연결되고 드레인 전극이 캐패시터(C3)의 일단에 연결되고 소스 전극이 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT)에 응답하여 충전부(420)를 방전시키는 트랜지스터(T6)를 포함한다.
홀딩부(460)는 다수의 트랜지스터들(T3, T5, T6, T7, T8, T10, T11)을 포함 하여, 게이트 신호(Gout(j))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 제1 클럭 신호(CKV) 및 제2 클럭 신호(CKVB)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(j))를 로우 레벨로 유지시키는 동작을 수행한다.
홀딩부(460)는 제1 클럭 신호(CKV)의 시정수를 증가시켜 지연 신호를 발생시킬 수 있는 두 개의 트랜지스터(T7, T12)와 두 개의 커패시터(C3, C4)를 포함한다. 설명의 편의상 제1 클럭 신호(CKV)의 지연 신호와 관계 있는 두 개의 트랜지스터(T7, T12)를 제1 트랜지스터(T12)와 제2 트랜지스터(T7)로 칭하며, 두 개의 커패시터(C3, C4)는 각각 제1 커패시터(C3) 및 제2 커패시터(C4)로 칭한다.
도 5를 참조하면, 제1 클럭 단자(CK1)를 통하여 제1 클럭 신호(CKV)가 입력되며, 제1 트랜지스터(T12), 제2 트랜지스터(T7), 제1 커패시터(C3) 및 제2 커패시터(C4)를 포함하는 신호 지연 회로를 통과하여 제2 노드를 통하여 제1 클럭 신호(CKV)의 지연 신호(CKV_d)가 출력된다.
제1 트랜지스터(T12)는 게이트 전극과 드레인 전극이 제1 클럭 단자(CK1)와 연결되며, 소스 전극이 제2 트랜지스터(T7)의 게이트 전극에 연결된다. 제1 트랜지스터(T12)의 게이트 전극과 드레인 전극에는 제1 클럭 신호(CKV)가 인가된다.
제2 트랜지스터(T7)의 드레인 전극은 제1 클럭 단자(CK1)와 연결되고, 소스 전극은 제2 노드에 연결된다. 제2 트랜지스터(T7)의 드레인 전극에도 제1 클럭 신호(CKV)가 인가된다
제2 트랜지스터(T7)의 게이트 전극 및 드레인 전극 사이에 제1 커패시터(C3) 가 형성된다. 제1 커패시터(C3)는 제2 트랜지스터(T7)의 동작 시점을 지연 시킬 수 있다.
한편, 제2 트랜지스터(T7)의 게이트 전극 및 소스 전극 사이에 제2 커패시터(C4)가 형성된다. 이와 같은 제1 커패시터(C3) 및 제2 커패시터(C4)는 전압이 충전되는 시간 동안 신호를 지연시킬 수 있다.
제1 클럭 단자(CK1)를 통하여 입력된 제1 클럭 신호(CKV)는 제1 트랜지스터(T12), 제2 트랜지스터(T7), 제1 커패시터(C3) 및 제2 커패시터(C4)로 이루어진 신호 지연 회로를 통과하면서 RC 시정수가 증가하여 신호가 지연될 수 있다. 제1 클럭 신호(CKV)의 RC 시정수를 증가시키는 요소는 제1 커패시터(C3) 및 제2 커패시터(C4) 뿐만 아니라, 제1 트랜지스터(T12)와 제2 트랜지스터(T7)의 기생 커패시터도 함께 작용한다. 즉, 제1 클럭 신호(CKV)의 시정수를 증가시키기 위하여, 반드시 제1 트랜지스터(T12), 제2 트랜지스터(T7), 제1 커패시터(C3) 및 제2 커패시터(C4) 모두를 포함하여 회로를 구성할 필요는 없으며, 그 중에서 일부의 소자를 이용할 수 있다.
홀딩부(460)는 리플(ripple)을 방지하고 제1 노드를 안정화시키는 역할을 하는 트랜지스터(T10)를 포함하며, 설명의 편의상 이 트랜지스터(T10)를 제3 트랜지스터(T10)라 칭한다.
제3 트랜지스터(T10)는 드레인 단자가 제1 노드에 연결되어 있고, 소스 단자가 게이트 출력 단자(OUT1)와 연결되어 있고, 게이트 단자가 제2 노드에 연결된다. 제2 노드와 연결된 게이트 단자에는 제1 클럭 신호의 지연 신호(CKV_d)가 인가된 다. 제3 트랜지스터(T10)의 게이트 단자에 제1 클럭 신호의 지연 신호(CKV_d)가 인가됨에 따라, 제1 클럭 신호(CKV)가 직접 인가되는 경우에 비하여 게이트의 동작 시점이 지연된다. 따라서, N1노드에 전압이 충분히 충전될 수 있는 시간이 보장된다.
제3 트랜지스터(T10)를 이동도가 이동도가 2~10cm2/Vs인 비정질 실리콘 박막 트랜지스터로 형성하는 경우에도 제1 노드에 전압이 충분히 충전될 수 있는 시간을 보장할 수 있다.
도 4 및 도 6을 참조하여 상술한 각 유닛들의 동작을 상세히 설명한다.
먼저 게이트 신호(Gout(j))가 게이트 오프 전압에서 게이트 온 전압으로 변환되는 과정을 설명한다.
충전부(420)는 전단 캐리 신호(Cout(j-1))를 제공받아 전하를 충전한다. 예컨데 충전부(420)는 제1 유지 구간(PH_1)에서 전단 캐리 신호(Cout(j-1)) 또는 제1 스캔 개시 신호(STVP)를 제공받아 충전되며, 제1 노드(N1)의 전압이 서서히 증가한다. 제1 천이 구간(PT_1) 중에서 로우 레벨에서 하이 레벨로 천이하는 제1 클럭 신호(CKV)가 입력되면 트랜지스터(T1)와 제1 노드(N1)의 기생 커패시터(미도시)에 의해, 제1 노드(N1)의 전압이 다시 상승된다.
충전부(420)의 전압, 즉 제1 노드(N1)의 전압이 제1 충전 레벨, 예컨데 도 6에 도시된 바와 같이 양의 전압으로 상승되면, 풀업부(430)의 트랜지스터(T1)는 완전히 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 제1 클럭 신호(CKV)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(j))로 제공한다. 즉, 게이트 신호(Gout(j))는 게이트 온 전압 레벨이 된다. 또한 캐리 신호 발생부(470)의 트랜지스터(T15)가 턴온되어, 제1 클럭 신호(CKV)를 캐리 출력 단자(OUT2)를 통해 캐리 신호(Cout(j))로 출력한다.
다음으로 게이트 신호(Gout(j))가 게이트 온 전압에서 게이트 오프 전압으로 변환되는 과정을 설명한다.
제1 천이 구간(PT_1) 중에서 제1 클럭 신호(CKV)가 하이 레벨에서 로우 레벨로 천이할 때, 제1 노드(N1)의 전압이, 상술한 기생 커패시터(미도시)에 의해 하강된다. 이 때, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 됨에 따라 방전부(450)의 트랜지스터(T9a, T9b)가 턴온되어 제1 노드(N1)로 게이트 오프 전압(Voff)을 제공한다. 다만, 제2 클럭 신호(CKVB)는 로우 레벨에서 하이 레벨로 천이하므로, 홀딩부의 트랜지스터(T11)가 턴온되어 양의 전압의 전단 캐리 신호(Cout(j-1))를 제1 노드(N1)로 제공한다. 따라서, 제1 노드(N1)의 전압은, 방전부(450)가 제1 노드(N1)로 게이트 오프 전압(Voff)을 제공하더라도, 양의 전압의 전단 캐리 신호(Cout(j-1))가 제1 노드(N1)로 제공되므로, 급격하게 게이트 오프 전압(Voff)으로 하강하지 않고 서서히 감소하게 될 수 있다.
즉, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 된 때, 풀업부(430)의 트랜지스터(T1)가 턴오프 되지 않고, 로우 레벨의 제1 클럭 신호(CKV)를 게이트 신호(Gout(j))로 출력한다. 풀다운부(440)가 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시키고, 또한 풀업부(430)도 로우 레벨의 제1 클럭 신 호(CKV)를 게이트 신호(Gout(j))로 제공하므로, 게이트 신호(Gout(j))의 전압 레벨은 신속히 게이트 오프 전압으로 풀다운된다. 따라서, 게이트 신호(Gout(j))가 다음 스테이지의 게이트 신호(Gout(j+1))와 오버랩되지 않는다.
다음으로 게이트 신호(Gout(j))가 게이트 오프 전압으로 풀다운된 후, 한 프레임동안 게이트 오프 전압으로 유지되는 동작을 설명한다.
게이트 신호(Gout(j))가 게이트 오프 전압으로 풀다운되면, 트랜지스터들(T8, T13)은 턴온된다. 트랜지스터(T13)는 트랜지스터(T7)를 턴오프시켜 하이 레벨의 제1 클럭 신호(CKV)가 트랜지스터(T3)로 제공되는 것을 차단하고, 트랜지스터(T8)는 트랜지스터(T3)를 턴오프시킨다. 따라서 게이트 신호(Gout(j))가 하이 레벨로 유지된다.
다음으로 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 트랜지스터들(T8, T13)은 턴오프된다. 제1 클럭 신호(CKV)가 하이 레벨이면, 트랜지스터들(T7, T12)은 트랜지스터(T3)를 턴온시켜 게이트 신호(Gout(j))를 로우 레벨로 유지한다. 또한 트랜지스터(T10a, T10b)가 턴온되어 트랜지스터(T1)의 게이트 전극이 로우 레벨로 유지되며, 따라서 하이 레벨의 제1 제1 클럭 신호(CKV)가 게이트 출력 단자(OUT1)로 출력되지 않는다. 제1 제2 클럭 신호(CKVB)가 하이 레벨이고, 트랜지스터들(T5, T11)이 턴온된다. 턴온된 트랜지스터(T5)는 게이트 신호(Gout(j))를 로우 레벨로 유지시키며, 턴온된 트랜지스터(T11)는 커패시터(C1)의 일단을 로우 레벨로 유지시킨다. 따라서, 게이트 신호(Gout(j))가 한 프레임동안 로우 레벨로 유지된다.
다만, 제j 스테이지(STj)는 캐리 신호 발생부(470)를 포함하지 않을 수 있다. 이러한 경우, 제j 스테이지(STj)는 전단 스테이지(STj-1)의 케리 신호(Cout(j-1)) 대신에 전단 스테이지(STj-1)의 게이트 신호(Gout(j-1))를 셋 단자(S)를 통해 입력받아 동작할 수 있다.
다음으로, 제1 클럭 신호의 지연 신호(CKV_d)가 홀딩부(460)에 인가되고, 홀딩부(460)가 제1 노드(N1)의 전압을 하강시티는 동작을 설명한다.
제1 클럭 신호(CKV)는 신호 지연 회로를 통과하면서 시정수가 증가하여 제1 클럭 신호의 지연 신호(CKV_d)가 된다. 제1 클럭 신호의 지연 신호(CKV_d)는 도 6에 도시된 바와 같이, 제1 클럭 신호(CKV)에 동기되나 전압이 상승하거나 하강할 때, 시간 지연이 발생한다.
제1 유지 구간(PH_1) 중에서 제1 클럭 신호(CKV)가 하이 레벨에서 로우 레벨로 천이할 때, 제1 노드(N1)는 제1 스캔 개시 신호(STVP)를 제공받아 충전되며, 제1 노드(N1)의 전압이 서시히 증가한다. 제1 천이 구간(PH_1) 중에서 로우 레벨에서 하이 레벨로 천이하는 제1 클럭 신호(CKV)가 인가되면 트랜지스터(T1)와 제1 노드(N1)의 기생 커패시터(미도시)에 의해, 제1 노드(N1)의 전압이 다시 상승된다. 이때, 홀딩부(460)는 제1 클럭 신호의 지연 신호(CKV_d)를 입력 받아 제1 노드(N1)의 전압을 게이트 신호(Goutj)와 같도록 하강시킨다.
홀딩부(460)는 제1 클럭 신호의 지연 신호(CKV_d)를 입력 받아 제3 트랜지스터(T10)를 동장시키므로, 제1 노드(N1)의 전압이 충분히 상승한 후에 제3 트랜지스트(T10)가 동작하게 된다. 이와 같이 홀딩부(460)에 제1 클럭 신호의 지연 신 호(CKV_d)를 인가함에 따라, 제1 노드(N1)의 전압이 충분히 상승할 수 있어 게이트의 구동 마진을 확보할 수 있게 된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3은 도 1의 게이트 구동부를 설명하기 위한 예시적인 블록도이다.
도 4는 도 3의 제j 스테이지의 예시적인 회로도이다.
도 5는 도 3의 제j 스테이지에 포함되는 신호 지연 회로의 예시적인 회로도이다.
도 6은 도 3의 제j 스테이지의 동작을 설명하기 위한 신호도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 표시 장치 100: 신호 제공부
110: 타이밍 컨트롤러 120: 클럭 생성부
200: 데이터 구동부 300: 표시 패널
400: 게이트 구동부 410: 버퍼부
420: 충전부 430: 풀업부
440: 풀다운부 450: 방전부
460: 홀딩부 470: 캐리 신호 발생부

Claims (18)

  1. 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며,
    상기 스테이지는
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부; 및
    상기 제1 클럭 신호의 지연 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하는 게이트 구동 회로.
  2. 제1항에 있어서,
    상기 제1 클럭 신호의 지연 신호는 상기 제1 클럭 신호의 시정수가 증가된 게이트 구동 회로.
  3. 제1항에 있어서,
    상기 제1 클럭 신호는 커패시터를 통과하여 상기 홀딩부에 제공되는 게이트 구동 회로.
  4. 제3항에 있어서,
    상기 커패시터는 박막 트랜지스터의 기생 커패시터인 게이트 구동 회로.
  5. 제1항에 있어서,
    상기 게이트 구동 회로는 상기 제1 클럭 신호를 지연시키는 제1 트랜지스터 및 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 게이트 전극으로 상기 제1 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스 전극은 상기 제2 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 홀딩부에 상기 제1 클럭 신호의 지연 신호를 제공하는 게이트 구동 회로.
  6. 제5항에 있어서,
    상기 제2 트랜지스터의 드레인 전극과 상기 제2 트랜지스터의 게이트 전극 사이에 제1 커패시턴스를 더 포함하는 게이트 구동 회로.
  7. 제5항에 있어서,
    상기 제2 트랜지스터의 게이트 전극과 상기 제2 트랜지스터의 소스 전극 사이에 제2 커패시턴스를 더 포함하는 게이트 구동 회로.
  8. 제1항에 있어서,
    상기 홀딩부는 상기 제1 클럭 신호의 지연 신호가 인가되는 게이트 전극, 상기 제1 노드에 연결되는 드레인 전극, 및 게이트선에 연결되는 소스 전극을 포함하는 제3 트랜지스터를 포함하는 게이트 구동 회로.
  9. 제8항에 있어서,
    상기 제3 트랜지스터는 이동도가 2~10cm2/Vs인 게이트 구동 회로.
  10. 복수의 스테이지가 종속적으로 연결된 쉬프트 레지스트를 포함하며, 상기 스테이지는,
    제1 입력 신호가 인가되는 제1 노드의 신호에 응답하여 제1 클럭 신호를 게이트 신호로 출력하는 풀업부;
    제2 입력 신호가 인가되면 상기 게이트 신호를 오프 전압으로 방전시키는 풀다운부;
    상기 제2 입력 신호에 응답하여 상기 제1 노드의 신호를 상기 오프 전압으로 방전시키는 방전부; 및
    상기 제1 클럭 신호의 지연 신호에 응답하여 상기 제1 노드 신호를 오프 전압으로 방전된 상기 게이트 신호로 유지시키는 홀딩부를 포함하는 표시 장치.
  11. 제10항에 있어서,
    상기 제1 클럭 신호의 지연 신호는 상기 제1 클럭 신호의 시정수가 증가된 표시 장치.
  12. 제10항에 있어서,
    상기 제1 클럭 신호는 커패시턴스 성분을 통과하여 상기 홀딩부에 제공되는 표시 장치.
  13. 제12항에 있어서,
    상기 커패시터는 박막 트랜지스터의 기생 커패시터인 표시 장치.
  14. 제11항에 있어서,
    상기 표시 장치는 상기 제1 클럭 신호를 지연시키는 제1 트랜지스터 및 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 게이트 전극으로 상기 제1 클럭 신호가 인가되고, 상기 제1 트랜지스터의 소스 전극은 상기 제2 트랜지스터의 게이트 전극에 연결되고, 상기 제2 트랜지스터의 소스 전극은 상기 홀딩부에 상기 제1 클럭 신호의 지연 신호를 제공하는 표시 장치.
  15. 제14항에 있어서,
    상기 제2 트랜지스터의 드레인 전극과 상기 제2 트랜지스터의 게이트 전극 사이에 제1 커패시턴스를 더 포함하는 표시 장치.
  16. 제14항에 있어서,
    상기 제2 트랜지스터의 게이트 전극과 상기 제2 트랜지스터의 소스 전극 사이에 제2 커패시턴스를 더 포함하는 표시 장치.
  17. 제10항에 있어서,
    상기 홀딩부는 상기 제1 클럭 신호의 지연 신호가 인가되는 게이트 전극, 상기 제1 노드에 연결되는 드레인 전극, 및 게이트선에 연결되는 소스 전극을 포함하는 제3 트랜지스터를 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제3 트랜지스터는 이동도가 2~10cm2/Vs인 표시 장치.
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