CN1731501A - 移位寄存电路 - Google Patents

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CN1731501A
CN1731501A CN 200510097677 CN200510097677A CN1731501A CN 1731501 A CN1731501 A CN 1731501A CN 200510097677 CN200510097677 CN 200510097677 CN 200510097677 A CN200510097677 A CN 200510097677A CN 1731501 A CN1731501 A CN 1731501A
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Abstract

一种移位寄存电路，具有多个串接级的移位寄存器，包括第一晶体管，其栅极与第一源/漏极连接前级移位寄存器的输出信号。第二晶体管，其栅极连接第一晶体管的第二源/漏极，其第一源/漏极连接第一时钟信号且其第二源/漏极连接输出端。当第二晶体管导通且第一时钟信号为高电压电平时，输出端具有第一电压电平。一下拉模块，连接输出端、前级与次级移位寄存器输出信号、第二电压电平与第三电压电平。当前级移位寄存器输出信号为第一电压电平时，该输出端该第三电压电平。

Description

移位寄存电路
技术领域
本发明有关液晶显示器的驱动电路，特别是液晶显示器的驱动电路中的移位寄存器的驱动电路。
背景技术
在有源式液晶驱动技术中，是以非晶硅薄膜晶体管作为在有源式液晶驱动技术中，是以非晶硅薄膜晶体管作为每一个像素的开关组件。对于一个像素而言，当栅极线电压为高电压电平时，非晶硅薄膜晶体管导通，将源极电位拉至与漏极电位相同，得到数据线上的电压。当栅极线电压降为低电压电平时，非晶硅薄膜晶体管则关断，使其源极电位维持在应有的电平。然而，由于晶体管源极与栅极间存在着寄生电容Cgs，当栅极电压由高电压降为低电压电平时，则源极电位会受到影响而产生一定的压降，此压降称为引入压降(feedthrough voltage)ΔVgd，会造成液晶面板无法产生正确的灰度显示，是影响面板显示特性的一个重要因素。
请参考图1，图1为公知移位寄存器的漏极、栅极以及源极的电压电平示意图。在时间t1中，漏极电压为高电压电平VDD，当栅极电位为高电压电平时，源极电压会先被拉到高电压电平VDD，然后因为寄生电容Cgs的影响而电位下降ΔVgd。在时间t2时，漏极电压为低电压电平VSS，当栅极电位为高电压电平时，源极电压会先被拉到低电压电平VSS，然后因为寄生电容Cgd的影响而电位再下降ΔVgd。由图1可知公知寄存电路会因为寄生电容的影响，使得薄膜晶体管无法表示出预定的电压，造成液晶面板无法产生正确的灰度显示。
发明内容
本发明的目的为提供一种可减少或消除引入压降的移位寄存电路。
本发明的另一目的为提供一种具有三阶驱动电压的移位寄存电路，以减少或消除引入压降。
本发明提供一种移位寄存电路，具有多个串接级的移位寄存器，包括一第一晶体管、一第二晶体管以及一下拉模块。第一晶体管的栅极与其第一源/漏极连接一前级移位寄存器的输出信号。第二晶体管的栅极连接第一晶体管的第二源/漏极，第二晶体管的第一源/漏极连接一第一时钟信号，第二晶体管的第二源/漏极连接一输出端。当第二晶体管导通且该第一时钟信号为一高电压电平时，输出端具有一第一电压电平。下拉模块连接该输出端、一次级移位寄存器的输出信号、一第二电压电平与一第三电压电平。当该次级移位寄存器的输出信号为该第二或第三电压电平时，连接该输出端与该第二电压电平；当该次级移位寄存器的输出信号为该第一电压电平时，连接该输出端与该第三电压电平。
本发明更提供一种移位寄存电路，形成于一玻璃基板上，具有三阶驱动电压，包括多个串接级的移位寄存器，其中每一移位寄存器包括多个晶体管。第一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第一晶体管的栅极与该第一晶体管的第一源/漏极连接一前级移位寄存器的输出信号。第二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第二晶体管的栅极连接该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极连接一第一时钟信号，该第二晶体管的第二源/漏极连接一输出端，当该第二晶体管导通且该第一时钟信号为一高电压电平时，该输出端具有一第一电压电平。第三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第三晶体管的栅极连接该输出端，该第三晶体管的第二源/漏极连接该第二电压电平。第四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第四晶体管的栅极连接该次级移位寄存器的输出信号，该第四晶体管的第一源/漏极连接该第三晶体管第一源/漏极，该第四晶体管的第二源/漏极连接该第二电压电平。第五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第五晶体管的第一源/漏极连接该输出端，该第五晶体管的第二源/漏极连接该第三电压电平，该第五晶体管的栅极连接该第四晶体管的栅极。一第六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第六晶体管的栅极连接该第四晶体管的栅极，该第六晶体管的第二源/漏极连接该第二电压电平，该第六晶体管的第一源/漏极连接该第二晶体管的栅极。第七晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第七晶体管的第一源/漏极连接该输出端，该第七晶体管的第二源/漏极连接该第二电压电平，该第七晶体管的栅极连接该第四晶体管的第一源/漏极。第八晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第八晶体管的第二源/漏极连接该第二电压电平，该第八晶体管的栅极连接该第七晶体管的栅极，该第八晶体管的第一源/漏极连接该第二晶体管的栅极。第九晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第九晶体管的栅极与该第九晶体管的第一源/漏极连接该第二时钟信号，该第九晶体管的第二源/漏极连接该第八晶体管的栅极。第十晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十晶体管的第二源/漏极连接该第二电压电平，该第十晶体管的栅极连接该第一时钟信号，该第十晶体管的第一源/漏极连接该第八晶体管的栅极。第十一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十一晶体管的第二源/漏极连接该第二电压电平，该第十一晶体管的栅极连接该前级移位寄存器的输出信号，该第十一晶体管的第一源/漏极连接该第八晶体管的栅极与该第三晶体管的第一源/漏极。第十二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十二晶体管的第二源/漏极连接该第二电压电平，该第十二晶体管的栅极连接该输出端。第十三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十三晶体管的第一源/漏极连接该输出端，该第十三晶体管的第二源/漏极连接该第二电压电平，该第十三晶体管的栅极连接该第十二晶体管的第一源/漏极。第十四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十四晶体管的第二源/漏极连接该第二电压电平，该第十四晶体管的栅极连接该第十三晶体管的栅极，该第十四晶体管的第一源/漏极连接该第二晶体管的栅极。第十五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十五晶体管的栅极与该第十五晶体管的第一源/漏极连接该第一时钟信号，该第十五晶体管的第二源/漏极连接该第十三晶体管的栅极。第十六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十六晶体管的第二源/漏极连接该第二电压电平，该第十六晶体管的栅极连接该第二时钟信号，该第十六晶体管的第一源/漏极连接该第十三晶体管的栅极。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，详细说明如下：
附图说明
图1为公知移位寄存器的漏极、栅极以及源极的电压电平示意图。
图2为显示面板中一像素示意图。
图3为一三阶驱动的栅极电压示意图。
图4为根据本发明的第一实施例的一移位寄存器的示意图。
图5为根据本发明的第二实施例的一移位寄存器的示意图。
图6A为图5中第二电压电平下拉模块50的第一实施例的示意图。
图6B为图5中第二电压电平下拉模块50的第二实施例的示意图。
图7为图6A中第一下拉模块61的一实施例的电路图。
图8为图6A中第二下拉模块62的一实施例的电路图。
图9为图5中第三电压电平下拉模块51的一实施例的电路图。
图10为根据本发明的一实施例的移位寄存器电路图。
图11为图10的移位寄存器电路的时序图。
符号说明
21-薄膜晶体管
22-像素
23-栅极
24-栅极线
25-数据线
T41、T42、T51、T52、T71、T72、T73、T74、T81、T82、T83、T84、T85、T91、T92、T93、T1-T16-晶体管
40-下拉模块
50-第二电压电平下拉模块
51-第三电压电平下拉模块
61-第一下拉模块
62-第二下拉模块
63-第一开关装置
64-第二开关装置
具体实施方式
图2为显示面板中一像素示意图。薄膜晶体管21连接栅极线24、数据线25以及像素22。像素22与栅极线24与23的间分别产生耦合电容Cgs与Cst。
图3为一三阶驱动的栅极电压示意图。当第N条栅极线的电压由高电压电平V2降到低电压电平时，因Cgs电容耦合的关系使得像素22的电位因而产生引入压降；而此时第(N-1)条栅极线的电压由低电压电平V3上升至V1，因Cst电容耦合的关系，像素22电压因而有些微的上升。因此像素，如图1中的像素22，可减少因为电容耦合所形成的引入压降大小，进而减少其所造成的问题。
图4为根据本发明的第一实施例的一移位寄存器的示意图。晶体管T41的栅极与第一源/漏极连接一前级移位寄存器的输出信号(N-1)与一下拉模块。晶体管T42的栅极连接晶体管T41的第二源/漏极，晶体管T42的第一源漏极连接一时钟信号CLK，第二源漏极连接下拉模块40与移位寄存器的输出信号N。下拉模块40还连接一次级移位寄存器的输出信号(N+1)、第二电压电平VSS以及第三电压电平VSS’。当晶体管T42导通且时钟信号CLK为高电压电平时，移位寄存器的输出信号N具有一第一电压电平。当次级移位寄存器的输出信号(N+1)为第二或第三电压电平时，连接该移位寄存器的输出信号N至第二电压电平VSS。当该次级移位寄存器的输出信号(N+1)为第一电压电平时，连接移位寄存器的输出信号N至第三电压电平VSS’。利用上述的驱动方式，以达到本发明的移位寄存器的三阶驱动。
在本发明的实施例中，该下拉模块40可能由多任务器、晶体管或逻辑门所组成的电路。
图5为根据本发明的第二实施例的一移位寄存器的示意图。晶体管T51的栅极与第一源/漏极连接一前级移位寄存器的输出信号(N-1)与一第二电压电平下拉模块50。晶体管T52的栅极连接晶体管T51的第二源漏极，晶体管T52的第一源漏极连接一时钟信号CLK，第二源漏极连接移位寄存器的输出信号N。第二电压电平下拉模块50连接移位寄存器的输出信号N、次级移位寄存器的输出信号(N+1)与一第二电压电平Vss。第三电压电平下拉模块51连接移位寄存器的输出信号N、次级移位寄存器的输出信号(N+1)与一第三电压电平VSS’。当晶体管T52导通且时钟信号CLK为高电压电平时，移位寄存器的输出信号N具有一第一电压电平。当前级移位寄存器的输出信号(N-1)为第二或第三电压电平时，第二电压电平下拉模块50连接该移位寄存器的输出信号N至第二电压电平VSS。当该次级移位寄存器的输出信号(N+1)为第一电压电平时，第三电压电平下拉模块51连接移位寄存器的输出信号N至第三电压电平VSS’。利用上述的驱动方式，以达到本发明的移位寄存器的三阶驱动。
在本发明的实施例中，第二电压电平下拉模块50与第三电压电平下拉模块51可能由多任务器、晶体管或逻辑门所组成的电路。
图6A为图5中第二电压电平下拉模块50的第一实施例的示意图。在图6A中，第二电压电平下拉模块50包括一第一下拉模块61与一第二下拉模块62。第一下拉模块61连接时钟信号CLK、移位寄存器的输出信号N与第二电压电平VSS。第二下拉模块62连接时钟信号XCLK、移位寄存器的输出信号N、前级移位寄存器输出信号(N-1)以及第二电压电平VSS。当该第一时钟信号为该高电压电平时，连接移位寄存器的输出信号N至该第二电压电平VSS。当该前级移位寄存器的输出信号(N-1)为该第二电压电平VSS且该第二时钟信号为该高电压电平时，连接移位寄存器的输出信号N至该第二电压电平VSS。
图6B为图5中第二电压电平下拉模块50的第二实施例的示意图。在图6B中，第二电压电平下拉模块50包括一第一下拉模块61、一第二下拉模块62、一第一开关装置63与一第二开关装置64。第一下拉模块61连接时钟信号CLK、第二开关装置64、移位寄存器的输出信号N与第二电压电平VSS。第二下拉模块62连接时钟信号XCLK、第一开关装置63、移位寄存器的输出信号N、前级移位寄存器输出信号(N-1)以及第二电压电平VSS。当移位寄存器的输出信号N为高电压电平时，第一开关装置63与第二开关装置64关断第二下拉模块62与第一下拉模块61。当该第一时钟信号为该高电压电平时，连接移位寄存器的输出信号N至该第二电压电平VSS。当该前级移位寄存器的输出信号(N-1)为该第二电压电平VSS且该第二时钟信号为该高电压电平时，连接移位寄存器的输出信号N至该第二电压电平VSS。
在本发明的实施例中，第一下拉模块61与第二下拉模块62可能由多任务器、晶体管或逻辑门所组成的电路。
为更清楚说明第一下拉模块61与第二下拉模块62，本发明说明书以一电路图说明如下。
图7为图6A中第一下拉模块61的一实施例的电路图。晶体管T71的第一源/漏极连接移位寄存器的输出信号N，其第二源/漏极连接第二电压电平VSS。晶体管T72的第二源/漏极连接第二电压电平VSS，晶体管T72的栅极连接晶体管T71的栅极。晶体管T73的栅极与其第一源/漏极连接第一时钟信号CLK，晶体管T73的第二源/漏极连接晶体管T71的栅极。晶体管T74的第二源/漏极连接第二电压电平VSS，晶体管T74的栅极连接第二时钟信号XCLK，且晶体管T74的第一源/漏极连接该晶体管T71的栅极。当第一时钟信号CLK为高电压电平时，第二时钟信号XCLK为低电压电平，晶体管T73导通且晶体管T74关断。晶体管T71与T72亦被导通，使得移位寄存器的输出信号N被连接至第二电压电平VSS。
图8为图6A中第二下拉模块62的一实施例的电路图。晶体管T81的第一源/漏极连接移位寄存器的输出信号N，其第二源/漏极连接第二电压电平VSS。晶体管T82的第二源/漏极连接第二电压电平VSS，晶体管T82的栅极连接晶体管T81的栅极。晶体管T83的栅极与该其第一源/漏极连接第二时钟信号XCLK，晶体管T83的第二源/漏极连接晶体管T82的栅极。晶体管T84的第二源/漏极连接第二电压电平VSS，晶体管T84的栅极连接第一时钟信号CLK，晶体管T84的第一源/漏极连接晶体管T82的栅极。晶体管T85的第二源/漏极连接第二电压电平VSS，晶体管T85的栅极连接前级移位寄存器的输出信号(N-1)，晶体管T85的第一源/漏极连接晶体管T82的栅极。当前级移位寄存器的输出信号(N-1)为低电压电平且第二时钟信号XCLK为该高电压电平时，晶体管T85关断且晶体管T81与T82导通，使得移位寄存器的输出信号N被连接至该第二电压电平VSS。
图9为图5中第三电压电平下拉模块51的一实施例的电路图。晶体管T91的栅极连接次级移位寄存器的输出信号(N+1)，晶体管T91的第二源/漏极连接第二电压电平VSS。晶体管T92的第一源/漏极连接移位寄存器的输出信号N，晶体管T92的第二源/漏极连接第三电压电平VSS’，晶体管T92的栅极连接晶体管T91的栅极。晶体管T93的栅极连接晶体管T91的栅极，晶体管T93的第二源/漏极连接第二电压电平VSS。当次级移位寄存器的输出信号(N+1)为高电压电平时，晶体管T91、T92以及T93被导通，移位寄存器的输出信号N因此被连接至第三电压电平VSS’。
图10为根据本发明的一实施例的移位寄存器电路图。晶体管T1的栅极与其第一源/漏极连接一前级移位寄存器的输出信号(N-1)。晶体管T2栅极连接该晶体管T1的第二源/漏极，晶体管T2的第一源/漏极连接一第一时钟信号CLK，晶体管T2的第二源/漏极连接一移位寄存器的输出信号N。晶体管T3的栅极连接移位寄存器的输出信号N，晶体管T3的第二源/漏极连接第二电压电平VSS。晶体管T4的栅极连接次级移位寄存器的输出信号(N+1)，晶体管T4的第一源/漏极连接晶体管T3第一源/漏极，晶体管T4的第二源/漏极连接第二电压电平VSS。晶体管T5的第一源/漏极连接移位寄存器的输出信号具N，晶体管T5的第二源/漏极连接第三电压电平VSS’，晶体管T5的栅极连接该晶体管T4的栅极。晶体管T6的栅极连接晶体管T4的栅极，晶体管T6的第二源/漏极连接第二电压电平VSS，晶体管T6的第一源/漏极连接晶体管T2的栅极。晶体管T7的第一源/漏极连接该移位寄存器的输出信号N，晶体管T7的第二源/漏极连接第二电压电平VSS，晶体管T7的栅极连接晶体管T4的第二源/漏极。晶体管T8的第二源/漏极连接该第二电压电平VSS，晶体管T8的栅极连接晶体管T7的栅极，晶体管T8的第一源/漏极连接晶体管T2的栅极。晶体管T9的栅极与其第一源/漏极连接第二时钟信号XCLK，晶体管T9的第二源/漏极连接晶体管T8的栅极。晶体管T10的第二源/漏极连接第二电压电平VSS，晶体管T10的栅极连接第一时钟信号CLK，晶体管T10的第一源/漏极连接晶体管T8的栅极。晶体管T11的第二源/漏极连接第二电压电平VSS，晶体管T11的栅极连接前级移位寄存器的输出信号(N-1)，晶体管T11的第一源/漏极连接晶体管T8的栅极与晶体管T3的第一源/漏极。晶体管T12的第二源/漏极连接第二电压电平VSS，晶体管T12的栅极连接移位寄存器的输出信号N。晶体管T13的第一源/漏极连接移位寄存器的输出信号N，晶体管T13的第二源/漏极连接第二电压电平VSS，晶体管T13的栅极连接晶体管T12的第一源/漏极。晶体管T14的第二源/漏极连接第二电压电平VSS，晶体管T14的栅极连接晶体管T13的栅极，晶体管T14的第一源/漏极连接晶体管T2的栅极。晶体管T15的栅极与其第一源/漏极连接第一时钟信号CLK，晶体管T15的第二源/漏极连接晶体管T13的栅极。晶体管T16的第二源/漏极连接第二电压电平VSS，晶体管T16的栅极连接第二时钟信号XCLK，晶体管T16的第一源/漏极连接晶体管T13的栅极。
图11为图10的移位寄存器电路的时序图。再时间t1时，前级移位寄存器的输出信号(N-1)为第一电压电平V1，使得晶体管T1、T2以及T11导通，端点N1的电位为高电压电平。此时第一时钟信号CLK为低电压电平，因此移位寄存器的输出信号N仍为第二电压电平VSS。
在时间t2时，前级移位寄存器的输出信号(N-1)被下拉至第三电压电平VSS’，第一时钟信号CLK为高电压电平，使得晶体管T2因栅极与源/漏极的间的耦合电容，造成端点N1的电位变得更高。移位寄存器的输出信号N的电位因为晶体管T2的导通与第一时钟信号的高电压电平而位于第一电压电平V1。
在时间t3时，次级移位寄存器的输出信号(N+i)为第一电压电平V1，使得晶体管T4、T5以及T6导通。使得端点N1的电位通过晶体管T6被下拉至第二电压电平VSS，移位寄存器的输出信号N通过晶体管T5被下拉至第三电压电平VSS’。
在时间t4时，次级移位寄存器的输出信号(N+1)被下拉至第三电压电平VSS’，得晶体管T4、T5以及T6关断。此时第一时钟信号CLK为高电压电平，晶体管T15被导通，端点N2为高电压电平，导通晶体管T13，移位寄存器的输出信号从第三电压电平VSS’上拉到第二电压电平VSS。
在时间t1-t4的外，当第一时钟信号CLK为高电压电平时，由晶体管T13负责将移位寄存器的输出信号N维持在第二电压电平VSS。当第二时钟信号XCLK为高电压电平且前级移位寄存器的输出信号(N-1)为第二或第三电压电平时，由晶体管T7负责将移位寄存器的输出信号N维持在第二电压电平VSS。
本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (20)

1.一种移位寄存电路，具有多个串接级的移位寄存器，包括：
一第一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第一晶体管的栅极与该第一晶体管的第一源/漏极连接一前级移位寄存器的输出信号；
一第二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第二晶体管的栅极连接该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极连接一第一时钟信号，该第二晶体管的第二源/漏极连接一输出端，当该第二晶体管导通且该第一时钟信号为一高电压电平时，该输出端具有一第一电压电平；以及
一下拉模块，连接该输出端、该前级移位寄存器的输出信号、一次级移位寄存器的输出信号、一第二电压电平与一第三电压电平，当该前级移位寄存器的输出信号为该第二或第三电压电平时，连接该输出端与该第二电压电平；当该次级移位寄存器的输出信号为该第一电压电平时，连接该输出端与该第三电压电平。
2.如权利要求1所述的移位寄存电路，其中该下拉模块包括一第二电压电平下拉模块与一第三电压电平下拉模块。
3.如权利要求2所述的移位寄存电路，其中该第二电压电平下拉模块还包括；
一第一下拉模块，连接该输出端与该第一时钟信号，当该第一时钟信号为该高电压电平时，连接该输出端至该第二电压电平；以及
一第二下拉模块，连接该输出端与一第二时钟信号，当该前级移位寄存器的输出信号为该第二电压电平且该第二时钟信号为该高电压电平时，连接该输出端至该第二电压电平。
4.如权利要求3所述的移位寄存电路，其中该第二电压电平下拉模块还包括一第一开关装置，当该输出端具有该第一电压电平时，关断该第一下拉模块。
5.如权利要求3所述的移位寄存电路，其中该第二电压电平下拉模块还包括一第二开关装置，当该输出端具有该第一电压电平时，关断该第二下拉模块。
6.如权利要求3所述的移位寄存电路，其中该第二时钟信号与第一时钟信号具有180度相位差的时钟信号。
7.如权利要求1所述的移位寄存电路，其中该第一时钟信号具有50％或低于50％的工作周期。
8.如权利要求1所述的移位寄存电路，其中该第三电压电平低于该第二电压电平。
9.如权利要求2所述的移位寄存电路，其中该第三电压电平下拉模块包括：
一第四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第四晶体管的栅极连接该次级移位寄存器的输出信号，该第四晶体管的第二源/漏极连接该第二电压电平；
一第五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第五晶体管的第一源/漏极连接该输出端，该第五晶体管的第二源/漏极连接该第三电压电平，该第五晶体管的栅极连接该第四晶体管的栅极；以及
一第六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第六晶体管的栅极连接该第四晶体管的栅极，该第六晶体管的第二源/漏极连接该第二电压电平，该第六晶体管的第一源/漏极连接该第二晶体管的栅极。
10.如权利要求3所述的移位寄存电路，其中该第二下拉模块包括：
一第七晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第七晶体管的第一源/漏极连接该输出端，该第七晶体管的第二源/漏极连接该第二电压电平；
一第八晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第八晶体管的第二源/漏极连接该第二电压电平，该第八晶体管的栅极连接该第七晶体管的栅极，该第八晶体管的第一源/漏极连接该第二晶体管的栅极；
一第九晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第九晶体管的栅极与该第九晶体管的第一源/漏极连接该第二时钟信号，该第九晶体管的第二源/漏极连接该第八晶体管的栅极；
一第十晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十晶体管的第二源/漏极连接该第二电压电平，该第十晶体管的栅极连接该第一时钟信号，该第十晶体管的第一源/漏极连接该第八晶体管的栅极；以及
一第十一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十一晶体管的第二源/漏极连接该第二电压电平，该第十一晶体管的栅极连接该前级移位寄存器的输出信号，该第十一晶体管的第一源/漏极连接该第八晶体管的栅极。
11.如权利要求3所述的移位寄存电路，其中该第一下拉模块包括：
一第十三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十三晶体管的第一源/漏极连接该输出端，该第十三晶体管的第二源/漏极连接该第二电压电平；
一第十四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十四晶体管的第二源/漏极连接该第二电压电平，该第十四晶体管的栅极连接该第十三晶体管的栅极，该第十四晶体管的第一源/漏极连接该第二晶体管的栅极；
一第十五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十五晶体管的栅极与该第十五晶体管的第一源/漏极连接该第一时钟信号，该第十五晶体管的第二源/漏极连接该第十三晶体管的栅极；以及
一第十六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十六晶体管的第二源/漏极连接该第二电压电平，该第十六晶体管的栅极连接该第二时钟信号，该第十六晶体管的第一源/漏极连接该第十三晶体管的栅极。
12.如权利要求4所述的移位寄存电路，其中该开关装置为一第三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第三晶体管的栅极连接该输出端，该第三晶体管的第一源/漏极连接该第二下拉模块，该第三晶体管的第二源/漏极连接该第二电压电平。
13.如权利要求5所述的移位寄存电路，其中该开关装置为一第十二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十二晶体管的栅极连接该输出端，该第三晶体管的第一源/漏极连接该第一下拉模块，该第三晶体管的第二源/漏极连接该第二电压电平。
14.如权利要求1所述的移位寄存电路，若该移位寄存器为一第一级移位寄存器，则该前级移位寄存器的输出信号为一激活脉冲信号。
15.一种移位寄存电路，形成于一玻璃基板上，具有三阶驱动电压，包括多个串接级的移位寄存器，包括：
一第一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第一晶体管的栅极与该第一晶体管的第一源/漏极连接一前级移位寄存器的输出信号；
一第二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第二晶体管的栅极连接该第一晶体管的第二源/漏极，该第二晶体管的第一源/漏极连接一第一时钟信号，该第二晶体管的第二源/漏极连接一输出端，当该第二晶体管导通且该第一时钟信号为一高电压电平时，该输出端具有一第一电压电平；
一第三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第三晶体管的栅极连接该输出端，该第三晶体管的第二源/漏极连接该第二电压电平；
一第四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第四晶体管的栅极连接该次级移位寄存器的输出信号，该第四晶体管的第一源/漏极连接该第三晶体管第一源/漏极，该第四晶体管的第二源/漏极连接该第二电压电平；
一第五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第五晶体管的第一源/漏极连接该输出端，该第五晶体管的第二源/漏极连接该第三电压电平，该第五晶体管的栅极连接该第四晶体管的栅极；
一第六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第六晶体管的栅极连接该第四晶体管的栅极，该第六晶体管的第二源/漏极连接该第二电压电平，该第六晶体管的第一源/漏极连接该第二晶体管的栅极；
一第七晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第七晶体管的第一源/漏极连接该输出端，该第七晶体管的第二源/漏极连接该第二电压电平，该第七晶体管的栅极连接该第四晶体管的第二源/漏极；
一第八晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第八晶体管的第二源/漏极连接该第二电压电平，该第八晶体管的栅极连接该第七晶体管的栅极，该第八晶体管的第一源/漏极连接该第二晶体管的栅极；
一第九晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第九晶体管的栅极与该第九晶体管的第一源/漏极连接该第二时钟信号，该第九晶体管的第二源/漏极连接该第八晶体管的栅极；
一第十晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十晶体管的第二源/漏极连接该第二电压电平，该第十晶体管的栅极连接该第一时钟信号，该第十晶体管的第一源/漏极连接该第八晶体管的栅极；
一第十一晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十一晶体管的第二源/漏极连接该第二电压电平，该第十一晶体管的栅极连接该前级移位寄存器的输出信号，该第十一晶体管的第一源/漏极连接该第八晶体管的栅极与该第三晶体管的第一源/漏极；
一第十二晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十二晶体管的第二源/漏极连接该第二电压电平，该第十二晶体管的栅极连接该输出端；
一第十三晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十三晶体管的第一源/漏极连接该输出端，该第十三晶体管的第二源/漏极连接该第二电压电平，该第十三晶体管的栅极连接该第十二晶体管的第一源/漏极；
一第十四晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十四晶体管的第二源/漏极连接该第二电压电平，该第十四晶体管的栅极连接该第十三晶体管的栅极，该第十四晶体管的第一源/漏极连接该第二晶体管的栅极；
一第十五晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十五晶体管的栅极与该第十五晶体管的第一源/漏极连接该第一时钟信号，该第十五晶体管的第二源/漏极连接该第十三晶体管的栅极；以及
一第十六晶体管，具有一栅极、一第一源/漏极以及一第二源/漏极，其中该第十六晶体管的第二源/漏极连接该第二电压电平，该第十六晶体管的栅极连接该第二时钟信号，该第十六晶体管的第一源/漏极连接该第十三晶体管的栅极。
16.如权利要求15所述的移位寄存电路，其中该多个晶体管为NMOS晶体管，形成于一玻璃基板上。
17.如权利要求15所述的移位寄存电路，其中该多个晶体管为非晶硅薄膜晶体管，形成于一玻璃基板上。
18.如权利要求15所述的移位寄存电路，其中该第二时钟信号与第一时钟信号具有180度相位差的时钟信号。
19.如权利要求15所述的移位寄存电路，其中该第一时钟信号具有50％或低于50％的工作周期。
20.如权利要求15所述的移位寄存电路，其中该第三电压电平低于该第二电压电平。
21.如权利要求15所述的移位寄存电路，若该移位寄存器为一第一级移位寄存器，则该前级移位寄存器的输出信号为一激活脉冲信号。
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