CN110047438B - Goa电路 - Google Patents

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Abstract

本发明提供一种GOA电路。所述GOA电路中每一级GOA单元均包括上拉控制单元、下传单元、反馈单元、第一上拉单元、第二上拉单元、自举电容单元、下拉单元及下拉控制单元，所述自举电容单元并在GOA电路能够与第二上拉单元配合产生具有非等高肩结构的第一节点的电位波形，且该非等高肩结构的右肩的电位与第一节点最高点电位一致，从而有效的减小扫描信号的下降时间，提升GOA电路的性能。

Description

GOA电路
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路。
背景技术
有机发光二极管(Organic Light Emitting Display，OLED)显示器件由于同时具备自发光，不需背光源、对比度高、厚度薄、视角广、反应速度快、可用于挠曲性面板、使用温度范围广、构造及制程较简单等优异特性，被认为是下一代平面显示器的新兴应用技术。
GOA(Gate Driver on Array)技术即阵列基板行驱动技术，是利用薄膜晶体管(Thin Film Transistor，TFT)液晶显示器阵列制程将栅极扫描驱动电路制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。GOA电路具有两项基本功能：第一是输出栅极扫描驱动信号，驱动面板内的栅极线，打开显示区内的TFT，以对像素进行充电；第二是移位寄存功能，当一个栅极扫描驱动信号输出完成后，通过时钟控制进行下一个栅极扫描驱动信号的输出，并依次传递下去。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框的显示产品。
由于OLED面板的自发光特性，未来的OLED面板必定追求轻薄和形态多样化。GOA技术是在外接电路仅提供几路控制信号基础上，采用与薄膜晶体管同样制程的工艺制作出行扫描驱动电路，可以降低设备成本，提高模组良率，节约IC成本。对于大尺寸高分辨率显示面板而言，由于有效充电时间较短，在GOA的输出波形中，下降时间必须尽可能短，一旦下降时间较长，会导致像素电路中开关TFT不能及时关闭，信号的电压数据难以存储在存储电容中，导致数据错冲。常规的降低充电时间的方法是在Q点输出波形右方产生额外对称肩膀，通过缓冲薄膜晶体管(buffer TFT)将电荷释放，然而对于高解析度产品而言，下降时间仍然会较长，不能满足产品性能要求。
发明内容
本发明的目的在于提供一种GOA电路，能够有效的减小扫描信号的下降时间，提升GOA电路的性能。
为实现上述目的，本发明提供了一种GOA电路，包括多级级联的GOA单元，每一级GOA单元均包括上拉控制单元、下传单元、反馈单元、第一上拉单元、第二上拉单元、自举电容单元、下拉单元及下拉控制单元；
设n为大于1的正整数，在第n级GOA单元中：
所述上拉控制单元电性连接第一节点和第二节点并接入第n-1级GOA单元的级传信号和上拉时钟信号，用于在上拉时钟信号控制下，将第n-1级GOA单元的级传信号输出至第一节点和第二节点；
所述下传单元电性连接第一节点并接入输出时钟信号，用于在第一节点的控制下，利用输出时钟信号输出第n级GOA单元的级传信号；
所述反馈单元电性连接第一节点、第二节点及第六节点并接入输出时钟信号和第n级GOA单元的级传信号，用于在第n级GOA单元的级传信号和第一节点的控制下，将输出时钟信号输出至第六节点和第二节点；
所述第一上拉单元电性连接第一节点并接入输出时钟信号，用于在第一节点的控制下，利用输出时钟信号输出第n级GOA单元的扫描信号；
所述第二上拉单元电性连接第一节点和第三节点并接入下降时钟信号，用于在第一节点的控制下，输出下降时钟信号至第三节点；
所述自举电容单元电性连接第一节点、第四节点及第三节点并接入第n级GOA单元的扫描信号、输出时钟信号及下降时钟信号，用于在输出时钟信号及下降时钟信号的控制下，利用第n级GOA单元的扫描信号及第三节点的电压抬升第四节点，使得第一节点的电压随着第四节点的电压抬升而抬升；
所述下拉单元电性连接第一节点和第二节点并接入第n级GOA单元的扫描信号、第n+2级GOA单元的级传信号、第一低电平及第二低电平，用于在第n+2级GOA单元的级传信号的控制下，将第一节点和第二节点至第一低电平，将第n级GOA单元的扫描信号下拉至第二低电平；
所述下拉控制单元电性连接第一节点、第二节点、第五节点和第六节点并接入第n级GOA单元的级传信号、第一低电平及第二低电平，用于在第五节点的控制下将第一节点和第二节点的电位保持在第一低电平，将第n级GOA单元的级传信号的电位下拉至第一低电平，将第六节点的电位下拉至第二低电平。
所述上拉控制单元包括第一薄膜晶体管及第二薄膜晶体管；
所述第一薄膜晶体管的栅极接入上拉时钟信号，源极接入第n-1级GOA单元的级传信号，漏极电性连接第二节点；
所述第二薄膜晶体管的栅极接入上拉时钟信号，源极电性连接第二节点，漏极电性连接第一节点。
所述下传单元包括第三薄膜晶体管；所述第三薄膜晶体管的栅极电性连接第一节点，源极接入输出时钟信号，漏极输出第n级GOA单元的级传信号。
所述反馈单元包括第四薄膜晶体管及第五薄膜晶体管；
所述第四薄膜晶体管的栅极电性连接第一节点，源极接入输出时钟信号，漏极电性连接第六节点；
所述第五薄膜晶体管的栅极接入第n级GOA单元的级传信号，源极电性连接第二节点，漏极电性连接第六节点。
所述第一上拉单元包括第六薄膜晶体管；
所述第六薄膜晶体管的栅极电性连接第一节点，源极接入输出时钟信号，漏极输出第n级GOA单元的扫描信号。
所述第二上拉单元包括第七薄膜晶体管；
所述第七薄膜晶体管的栅极电性连接第一节点，源极接入下降时钟信号，漏极电性连接第三节点。
所述自举电容单元包括：电容、第八薄膜晶体管及第九薄膜晶体管；
所述电容的第一端电性连接第一节点，第二端电性连接第四节点；
所述第八薄膜晶体管的栅极接入输出时钟信号，源极电性连接第四节点，漏极接入第n级GOA单元的扫描信号；
所述第九薄膜晶体管的栅极接入下降时钟信号，源极电性连接第四节点，漏极电性连接第三节点。
所述下拉单元包括第十薄膜晶体管、第十一薄膜晶体管及第十二薄膜晶体管；
所述第十薄膜晶体管的栅极接入第n+2级GOA单元的级传信号，源极接入第n级GOA单元的扫描信号，漏极接入第二低电平；
所述第十一薄膜晶体管的栅极接入第n+2级GOA单元的级传信号，源极电性连接第一节点，漏极电性连接第二节点；
所述第十二薄膜晶体管的栅极第n+2级GOA单元的级传信号，源极电性连接第二节点，漏极接入第一低电平。
所述下拉控制单元包括第十三薄膜晶体管、第十四膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管、第十九薄膜晶体管、第二十薄膜晶体管及第二十一薄膜晶体管；
所述第十三薄膜晶体管的栅极电性连接第五节点，源极电性连接第二节点，漏极接入第一低电平；
所述第十四薄膜晶体管的栅极电性连接第五节点，源极电性连接第一节点，漏极电性连接第二节点；
所述第十五薄膜晶体管的栅极电性连接第五节点，源极接入第n级GOA单元的级传信号，漏极接入第一低电平；
所述第十六薄膜晶体管的栅极电性连接第五节点，源极电性连接第六节点，漏极接入第二低电平；
所述第十七薄膜晶体管的栅极电性连接第五节点，源极电性连接第六节点，漏极接入第二低电平；
所述第十八薄膜晶体管的栅极和源极均接入高电平，漏极电性连接第十九薄膜晶体管的源极；
所述第十九薄膜晶体管的栅极电性连接第一节点，漏极接入第一低电平；
所述第二十薄膜晶体管的栅极电性连接第十九薄膜晶体管的源极，源极接入高电平，漏极电性连接第五节点；
所述第二十一薄膜晶体管的栅极电性连接第一节点，源极电性连接第五节点，漏极接入第一低电平。
所述第二低电平小于第一低电平。
本发明的有益效果：本发明提供一种GOA电路。所述GOA电路中每一级GOA单元均包括上拉控制单元、下传单元、反馈单元、第一上拉单元、第二上拉单元、自举电容单元、下拉单元及下拉控制单元，所述自举电容单元并在GOA电路能够与第二上拉单元配合产生具有非等高肩结构的第一节点的电位波形，且该非等高肩结构的右肩的电位与第一节点最高点电位一致，从而有效的减小扫描信号的下降时间，提升GOA电路的性能。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明的GOA电路的一级GOA单元的电路图；
图2为本发明的GOA电路的波形图；
图3为本发明的GOA电路的第一级GOA单元的电路图；
图4为本发明的GOA电路的倒数第二级GOA单元的电路图；
图5为本发明的GOA电路的最后一级GOA单元的电路图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，本发明提供一种GOA电路，包括多级级联的GOA单元，每一级GOA单元均包括上拉控制单元100、下传单元200、反馈单元300、第一上拉单元400、第二上拉单元500、自举电容单元600、下拉单元700及下拉控制单元800；
设n为大于1的正整数，在第n级GOA单元中：
所述上拉控制单元100电性连接第一节点Q(n)和第二节点H(n)并接入第n-1级GOA单元的级传信号Cout(n-1)和上拉时钟信号CKU，用于在上拉时钟信号CKU控制下，将第n-1级GOA单元的级传信号Cout(n-1)输出至第一节点Q(n)和第二节点H(n)；
所述下传单元200电性连接第一节点Q(n)并接入输出时钟信号CKO，用于在第一节点Q(n)的控制下，利用输出时钟信号CKO输出第n级GOA单元的级传信号Cout(n)；
所述反馈单元300电性连接第一节点Q(n)、第二节点H(n)及第六节点F(n)并接入输出时钟信号CKO和第n级GOA单元的级传信号Cout(n)，用于在第n级GOA单元的级传信号Cout(n)和第一节点Q(n)的控制下，将输出时钟信号CKO输出至第六节点F(n)和第二节点H(n)；
所述第一上拉单元400电性连接第一节点Q(n)并接入输出时钟信号CKO，用于在第一节点Q(n)的控制下，利用输出时钟信号CKO输出第n级GOA单元的扫描信号G(n)；
所述第二上拉单元500电性连接第一节点Q(n)和第三节点J(n)并接入下降时钟信号(CKD)，用于在第一节点Q(n)的控制下，输出下降时钟信号CKD至第三节点J(n)；
所述自举电容单元600电性连接第一节点Q(n)、第四节点K(n)及第三节点J(n)并接入第n级GOA单元的扫描信号G(n)、输出时钟信号CKO及下降时钟信号CKD，用于在输出时钟信号CKO及下降时钟信号(CKD)的控制下，利用第n级GOA单元的扫描信号G(n)及第三节点J(n)的电压抬升第四节点K(n)，使得第一节点Q(n)的电压随着第四节点K(n)的电压抬升而抬升；
所述下拉单元700电性连接第一节点Q(n)和第二节点H(n)并接入第n级GOA单元的扫描信号G(n)、第n+2级GOA单元的级传信号Cout(n+2)、第一低电平VGL1及第二低电平VGL2，用于在第n+2级GOA单元的级传信号Cout(n+2)的控制下，将第一节点Q(n)和第二节点H(n)至第一低电平VGL1，将第n级GOA单元的扫描信号G(n)下拉至第二低电平VGL2；
所述下拉控制单元800电性连接第一节点Q(n)、第二节点H(n)、第五节点P(n)和第六节点F(n)并接入第n级GOA单元的级传信号Cout(n)、第一低电平VGL1及第二低电平VGL2，用于在第五节点P(n)的控制下将第一节点Q(n)和第二节点H(n)的电位保持在第一低电平VGL1，将第n级GOA单元的级传信号Cout(n)的电位下拉至第一低电平VGL1，将第六节点F(n)的电位下拉至第二低电平VGL2。
具体地，如图1所示，在本发明的优选实施例中，所述上拉控制单元100包括第一薄膜晶体管T1及第二薄膜晶体管T2；所述第一薄膜晶体管T1的栅极接入上拉时钟信号CKU，源极接入第n-1级GOA单元的级传信号Cout(n-1)，漏极电性连接第二节点H(n)；所述第二薄膜晶体管T2的栅极接入上拉时钟信号CKU，源极电性连接第二节点H(n)，漏极电性连接第一节点Q(n)。
具体地，如图1所示，在本发明的优选实施例中，所述下传单元200包括第三薄膜晶体管T3；所述第三薄膜晶体管T3的栅极电性连接第一节点Q(n)，源极接入输出时钟信号CKO，漏极输出第n级GOA单元的级传信号Cout(n)。
具体地，如图1所示，在本发明的优选实施例中，所述反馈单元300包括第四薄膜晶体管T4及第五薄膜晶体管T5；所述第四薄膜晶体管T4的栅极电性连接第一节点Q(n)，源极接入输出时钟信号CKO，漏极电性连接第六节点F(n)；所述第五薄膜晶体管T5的栅极接入第n级GOA单元的级传信号Cout(n)，源极电性连接第二节点H(n)，漏极电性连接第六节点F(n)。
具体地，如图1所示，在本发明的优选实施例中，所述第一上拉单元400包括第六薄膜晶体管T6；所述第六薄膜晶体管T6的栅极电性连接第一节点Q(n)，源极接入输出时钟信号CKO，漏极输出第n级GOA单元的扫描信号G(n)。
具体地，如图1所示，在本发明的优选实施例中，所述第二上拉单元500包括第七薄膜晶体管T7；所述第七薄膜晶体管T7的栅极电性连接第一节点Q(n)，源极接入下降时钟信号CKD，漏极电性连接第三节点J(n)。
具体地，如图1所示，在本发明的优选实施例中，所述自举电容单元600包括：电容C1、第八薄膜晶体管T8及第九薄膜晶体管T9；所述电容C1的第一端电性连接第一节点Q(n)，第二端电性连接第四节点K(n)；所述第八薄膜晶体管T8的栅极接入输出时钟信号CKO，源极电性连接第四节点K(n)，漏极接入第n级GOA单元的扫描信号(G(n))；所述第九薄膜晶体管T9的栅极接入下降时钟信号CKD，源极电性连接第四节点K(n)，漏极电性连接第三节点J(n)。
具体地，如图1所示，在本发明的优选实施例中，所述下拉单元700包括第十薄膜晶体管T10、第十一薄膜晶体管T11及第十二薄膜晶体管T12；
所述第十薄膜晶体管T10的栅极接入第n+2级GOA单元的级传信号Cout(n+2)，源极接入第n级GOA单元的扫描信号G(n)，漏极接入第二低电平VGL2；所述第十一薄膜晶体管T11的栅极接入第n+2级GOA单元的级传信号Cout(n+2)，源极电性连接第一节点Q(n)，漏极电性连接第二节点H(n)；所述第十二薄膜晶体管T12的栅极第n+2级GOA单元的级传信号Cout(n+2)，源极电性连接第二节点H(n)，漏极接入第一低电平VGL1。
具体地，如图1所示，在本发明的优选实施例中，所述下拉控制单元800电性连接第一节点Q(n)、第二节点H(n)、第五节点P(n)和第六节点F(n)并接入第n级GOA单元的级传信号Cout(n)、第一低电平VGL1及第二低电平VGL2，用于在第五节点P(n)的控制下将第一节点Q(n)和第二节点H(n)的电位保持在第一低电平VGL1，将第n级GOA单元的级传信号Cout(n)的电位下拉至第一低电平VGL1，将第六节点F(n)的电位下拉至第二低电平VGL2。
具体地，如图1所示，在本发明的优选实施例中，所述下拉控制单元800包括第十三薄膜晶体管T13、第十四膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16、第十七薄膜晶体管T17、第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20及第二十一薄膜晶体管T21；
所述第十三薄膜晶体管T13的栅极电性连接第五节点P(n)，源极电性连接第二节点H(n)，漏极接入第一低电平VGL1；
所述第十四薄膜晶体管T14的栅极电性连接第五节点P(n)，源极电性连接第一节点Q(n)，漏极电性连接第二节点H(n)；所
述第十五薄膜晶体管T15的栅极电性连接第五节点P(n)，源极接入第n级GOA单元的级传信号Cout(n)，漏极接入第一低电平VGL1；
所述第十六薄膜晶体管T16的栅极电性连接第五节点P(n)，源极电性连接第六节点F(n)，漏极接入第二低电平VGL2；
所述第十七薄膜晶体管T17的栅极电性连接第五节点P(n)，源极电性连接第六节点F(n)，漏极接入第二低电平VGL2；
所述第十八薄膜晶体管T18的栅极和源极均接入高电平VGH，漏极电性连接第十九薄膜晶体管T19的源极；
所述第十九薄膜晶体管T19的栅极电性连接第一节点Q(n)，漏极接入第一低电平VGL1；
所述第二十薄膜晶体管T20的栅极电性连接第十九薄膜晶体管T19的源极，源极接入高电平VGH，漏极电性连接第五节点P(n)；
所述第二十一薄膜晶体管T21的栅极电性连接第一节点Q(n)，源极电性连接第五节点P(n)，漏极接入第一低电平VGL1。
具体地，值得一提的是，如图3所示，为了实现电路的正常启动，本发明的GOA电路的第一级GOA单元中，采用启动信号STV替代所述第n-1级GOA单元的级传信号Cout(n-1)输入所述上拉控制单元100，实现电路的正常工作，对应到本发明的优选实施例中，即为第一级GOA单元中，所述第一薄膜晶体管T1和第二薄膜晶体管T2的栅极均接入启动信号STV；如图4和图5所示，在倒数第二级和最后一级GOA单元中采用启动信号STV替代所述第n+2级GOA单元的级传信号Cout(n+2)输入到下拉单元400中，对应到本发明的优选实施例中，即为在倒数第二级和最后一级GOA单元中，第十薄膜晶体管T10、第十一薄膜晶体管T11及第十二薄膜晶体管T12的栅极均接入启动信号STV。
优选地，如图2所示，本发明的GOA电路设有第一时钟信号CK1、第二时钟信号CK2及第三时钟信号CK3三条时钟信号，所述第一时钟信号CK1、第二时钟信号CK2及第三时钟信号CK3的高电平依次产生；设X为正整数，在3X-2级GOA单元中，上拉时钟信号CKU为第一时钟信号CK1，输出时钟信号CKO为第二时钟信号CK2，下降时钟信号CKD为第三时钟信号CK3，在3X-1级GOA单元中，上拉时钟信号为第二时钟信号CK2，输出时钟信号CKO为第三时钟信号CK3，下降时钟信号CKD为第一时钟信号CK1，在3X级GOA单元中，上拉时钟信号为第三时钟信号CK3，输出时钟信号CKO为第一时钟信号CK1，下降时钟信号CKD为第二时钟信号CK2。
具体地，在本发明的优选实施例中，所述启动信号STV的高电平为20V，低电平为-10V，所述第一时钟信号CK1、第二时钟信号CK2及第三时钟信号CK3的高电平为20V，低电平为-10V，高电位VGH为20V，第一低电位VGL1为-10V，第二低电位VGL2为-6V。
优选地，本发明的GOA电路中所述的所有薄膜晶体管均为金属氧化物半导体薄膜晶体管、多晶硅薄膜晶体管或非晶硅薄膜晶体管，且均为N型薄膜晶体管。
具体地，所述第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20及第二十一薄膜晶体管T21共同组成一个反相器。
需要说明的是，请参阅图1及图2，以本发明的优选实施例为例，在本发明的优选实施例中，第n级GOA单元中上拉时钟信号CKU为第一时钟信号CK1，输出时钟信号CKO为第二时钟信号CK2，下降时钟信号CKD为第三时钟信号CK3，其工作过程如下：
阶段S1：当第一时钟信号CK1处于高电位时，第一薄膜晶体管T1与第二薄膜晶体管T2打开，此时，第n-1级GOA单元的级传信号Cout(n-1)为高电位，因此，第一节点Q(n)电位被抬升为高电位，第三薄膜晶体管T3，第四薄膜晶体管T4，第六薄膜晶体管T6，第七薄膜晶体管T7，第十九薄膜晶体管T19及第二十一薄膜晶体管T21打开，第五节点P(n)被拉低至低电位，第十三薄膜晶体管T13、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第十六薄膜晶体管T16及第十七薄膜晶体管T17均关闭，第二时钟信号CK2为低电位，第n级GOA单元的级传讯号Cout(n)与第n级GOA单元的扫描信号G(n)为低电位，第三时钟信号CK3为低电位，第八薄膜晶体管T8和第九薄膜晶体管T9均关闭，第四节点K(n)为低电位；
阶段S2、第一时钟信号CK1降为低电位，第一薄膜晶体管T1和第二薄膜晶体管T2均关闭，第二时钟信号CK2变为高电位，第n级GOA单元的级传讯号Cout(n)和第n级GOA单元的扫描信号G(n)升为高电位，第八薄膜晶体管T8打开，第四节点K(n)电位从低电位升为高电位，在电容C1的作用下，第一节点Q(n)被耦合至更高电位(38V)。
阶段S3：第二时钟信号CK2降为低电位，第八薄膜晶体管T8关闭，第三时钟信号CK3升为高电位，第九薄膜晶体管T9打开，第三时钟信号CK3的高电位输入到第四节点K(n)使其维持高电位，第一节点Q(n)继续保持被耦合至的更高电位(38V)。
阶段S4：第一时钟信号CK1升为高电位，第一薄膜晶体管T1和第二薄膜晶体管T2打开，同时第n+2级GOA单元的级传信号Cout(n+2)升为高电位，第十薄膜晶体管T10、第十一薄膜晶体管T11及第十二薄膜晶体管T12打开，第一节点Q(n)电位被拉低至第一低电位VGL1，同时由于所述第十八薄膜晶体管T18、第十九薄膜晶体管T19、第二十薄膜晶体管T20及第二十一薄膜晶体管T21共同组成的反相器的存在，第五节点P(n)的电位被抬升至高电位。
在上述工作过程中，第一节点Q(n)的电位波形具有非等高肩结构，其中左肩位于阶段S1，最高点位于阶段S2，右肩位于阶段S3，在阶段S2和阶段S3，第一节点Q(n)均能够保持较高电位，能够有效的减小扫描信号的下降时间，提升GOA电路的性能，现有技术中扫描信号的下降时间为一般为7.5μs，而本发明的优选实施例中扫描信号的下降时间为6.2μs，相比于现有技术明显降低。
综上所述，本发明提供一种GOA电路。所述GOA电路中每一级GOA单元均包括上拉控制单元、下传单元、反馈单元、第一上拉单元、第二上拉单元、自举电容单元、下拉单元及下拉控制单元，所述自举电容单元并在GOA电路能够与第二上拉单元配合产生具有非等高肩结构的第一节点的电位波形，且该非等高肩结构的右肩的电位与第一节点最高点电位一致，从而有效的减小扫描信号的下降时间，提升GOA电路的性能。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (7)

1.一种GOA电路，其特征在于，包括多级级联的GOA单元，每一级GOA单元均包括上拉控制单元(100)、下传单元(200)、反馈单元(300)、第一上拉单元(400)、第二上拉单元(500)、自举电容单元(600)、下拉单元(700)及下拉控制单元(800)；
设n为大于1的正整数，在第n级GOA单元中：
所述上拉控制单元(100)电性连接第一节点(Q(n))和第二节点(H(n))并接入第n-1级GOA单元的级传信号(Cout(n-1))和上拉时钟信号(CKU)，用于在上拉时钟信号(CKU)控制下，将第n-1级GOA单元的级传信号(Cout(n-1))输出至第一节点(Q(n))和第二节点(H(n))；
所述下传单元(200)电性连接第一节点(Q(n))并接入输出时钟信号(CKO)，用于在第一节点(Q(n))的控制下，利用输出时钟信号(CKO)输出第n级GOA单元的级传信号(Cout(n))；
所述反馈单元(300)电性连接第一节点(Q(n))、第二节点(H(n))及第六节点(F(n))并接入输出时钟信号(CKO)和第n级GOA单元的级传信号(Cout(n))，用于在第n级GOA单元的级传信号(Cout(n))和第一节点(Q(n))的控制下，将输出时钟信号(CKO)输出至第六节点(F(n))和第二节点(H(n))；
所述第二上拉单元(500)电性连接第一节点(Q(n))和第三节点(J(n))并接入下降时钟信号(CKD)，用于在第一节点(Q(n))的控制下，输出下降时钟信号(CKD)至第三节点(J(n))；
所述自举电容单元(600)电性连接第一节点(Q(n))、第四节点(K(n))及第三节点(J(n))并接入第n级GOA单元的扫描信号(G(n))、输出时钟信号(CKO)及下降时钟信号(CKD)，用于在输出时钟信号(CKO)及下降时钟信号(CKD)的控制下，利用第n级GOA单元的扫描信号(G(n))及第三节点(J(n))的电压抬升第四节点(K(n))，使得第一节点(Q(n))的电压随着第四节点(K(n))的电压抬升而抬升；
所述下拉单元(700)电性连接第一节点(Q(n))和第二节点(H(n))并接入第n级GOA单元的扫描信号(G(n))、第n+2级GOA单元的级传信号(Cout(n+2))、第一低电平(VGL1)及第二低电平(VGL2)，用于在第n+2级GOA单元的级传信号(Cout(n+2))的控制下，将第一节点(Q(n))和第二节点(H(n))至第一低电平(VGL1)，将第n级GOA单元的扫描信号(G(n))下拉至第二低电平(VGL2)；
所述下拉控制单元(800)电性连接第一节点(Q(n))、第二节点(H(n))、第五节点(P(n))和第六节点(F(n))并接入第n级GOA单元的级传信号(Cout(n))、第一低电平(VGL1)及第二低电平(VGL2)，用于在第五节点(P(n))的控制下将第一节点(Q(n))和第二节点(H(n))的电位保持在第一低电平(VGL1)，将第n级GOA单元的级传信号(Cout(n))的电位下拉至第一低电平(VGL1)，将第六节点(F(n))的电位下拉至第二低电平(VGL2)；
所述第一上拉单元(400)包括第六薄膜晶体管(T6)；
所述第六薄膜晶体管(T6)的栅极电性连接第一节点(Q(n))，源极接入输出时钟信号(CKO)，漏极输出第n级GOA单元的扫描信号(G(n))；
所述第二上拉单元(500)包括第七薄膜晶体管(T7)；
所述第七薄膜晶体管(T7)的栅极电性连接第一节点(Q(n))，源极接入下降时钟信号(CKD)，漏极电性连接第三节点(J(n))；
所述自举电容单元(600)包括：电容(C1)、第八薄膜晶体管(T8)及第九薄膜晶体管(T9)；
所述电容(C1)的第一端电性连接第一节点(Q(n))，第二端电性连接第四节点(K(n))；
所述第八薄膜晶体管(T8)的栅极接入输出时钟信号(CKO)，源极电性连接第四节点(K(n))，漏极接入第n级GOA单元的扫描信号(G(n))；
所述第九薄膜晶体管(T9)的栅极接入下降时钟信号(CKD)，源极电性连接第四节点(K(n))，漏极电性连接第三节点(J(n))。
2.如权利要求1所述的GOA电路，其特征在于，
所述上拉控制单元(100)包括第一薄膜晶体管(T1)及第二薄膜晶体管(T2)；
所述第一薄膜晶体管(T1)的栅极接入上拉时钟信号(CKU)，源极接入第n-1级GOA单元的级传信号(Cout(n-1))，漏极电性连接第二节点(H(n))；
所述第二薄膜晶体管(T2)的栅极接入上拉时钟信号(CKU)，源极电性连接第二节点(H(n))，漏极电性连接第一节点(Q(n))。
3.如权利要求1所述的GOA电路，其特征在于，
所述下传单元(200)包括第三薄膜晶体管(T3)；所述第三薄膜晶体管(T3)的栅极电性连接第一节点(Q(n))，源极接入输出时钟信号(CKO)，漏极输出第n级GOA单元的级传信号(Cout(n))。
4.如权利要求1所述的GOA电路，其特征在于，
所述反馈单元(300)包括第四薄膜晶体管(T4)及第五薄膜晶体管(T5)；
所述第四薄膜晶体管(T4)的栅极电性连接第一节点(Q(n))，源极接入输出时钟信号(CKO)，漏极电性连接第六节点(F(n))；
所述第五薄膜晶体管(T5)的栅极接入第n级GOA单元的级传信号(Cout(n))，源极电性连接第二节点(H(n))，漏极电性连接第六节点(F(n))。
5.如权利要求1所述的GOA电路，其特征在于，
所述下拉单元(700)包括第十薄膜晶体管(T10)、第十一薄膜晶体管(T11)及第十二薄膜晶体管(T12)；
所述第十薄膜晶体管(T10)的栅极接入第n+2级GOA单元的级传信号(Cout(n+2))，源极接入第n级GOA单元的扫描信号(G(n))，漏极接入第二低电平(VGL2)；
所述第十一薄膜晶体管(T11)的栅极接入第n+2级GOA单元的级传信号(Cout(n+2))，源极电性连接第一节点(Q(n))，漏极电性连接第二节点(H(n))；
所述第十二薄膜晶体管(T12)的栅极第n+2级GOA单元的级传信号(Cout(n+2))，源极电性连接第二节点(H(n))，漏极接入第一低电平(VGL1)。
6.如权利要求1所述的GOA电路，其特征在于，
所述下拉控制单元(800)包括第十三薄膜晶体管(T13)、第十四膜晶体管(T14)、第十五薄膜晶体管(T15)、第十六薄膜晶体管(T16)、第十七薄膜晶体管(T17)、第十八薄膜晶体管(T18)、第十九薄膜晶体管(T19)、第二十薄膜晶体管(T20)及第二十一薄膜晶体管(T21)；
所述第十三薄膜晶体管(T13)的栅极电性连接第五节点(P(n))，源极电性连接第二节点(H(n))，漏极接入第一低电平(VGL1)；
所述第十四薄膜晶体管(T14)的栅极电性连接第五节点(P(n))，源极电性连接第一节点(Q(n))，漏极电性连接第二节点(H(n))；
所述第十五薄膜晶体管(T15)的栅极电性连接第五节点(P(n))，源极接入第n级GOA单元的级传信号(Cout(n))，漏极接入第一低电平(VGL1)；
所述第十六薄膜晶体管(T16)的栅极电性连接第五节点(P(n))，源极电性连接第六节点(F(n))，漏极接入第二低电平(VGL2)；
所述第十七薄膜晶体管(T17)的栅极电性连接第五节点(P(n))，源极电性连接第六节点(F(n))，漏极接入第二低电平(VGL2)；
所述第十八薄膜晶体管(T18)的栅极和源极均接入高电平(VGH)，漏极电性连接第十九薄膜晶体管(T19)的源极；
所述第十九薄膜晶体管(T19)的栅极电性连接第一节点(Q(n))，漏极接入第一低电平(VGL1)；
所述第二十薄膜晶体管(T20)的栅极电性连接第十九薄膜晶体管(T19)的源极，源极接入高电平(VGH)，漏极电性连接第五节点(P(n))；
所述第二十一薄膜晶体管(T21)的栅极电性连接第一节点(Q(n))，源极电性连接第五节点(P(n))，漏极接入第一低电平(VGL1)。
7.如权利要求1所述的GOA电路，其特征在于，所述第二低电平(VGL2)小于第一低电平(VGL1)。
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