KR20150094951A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

제1 내지 제n(단, n은 1보다 큰 정수) 스테이지들이 종속적으로 연결되어 제1 내지 제n 게이트 출력 신호들을 각각 출력하는 게이트 구동 회로에 있어서, 제m(단, m은 1이상 n이하의 정수) 스테이지는 풀업 제어부, 풀업부, 캐리 홀딩부, 캐리부, 및 제1 풀다운부를 포함할 수 있다. 풀업 제어부는 제2 노드에 인가되는 제m 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호 또는 수직 개시 신호에 응답하여 제2 노드에 인가된 제2 노드 신호를 제1 노드에 인가한다. 풀업부는 제1 노드에 인가된 제1 노드 신호에 응답하여 클럭 신호를 제m 게이트 출력 신호로 출력한다. 캐리 홀딩부는 제m 게이트 출력 신호에 응답하여 제m 게이트 출력 신호를 제2 노드에 인가한다. 캐리부는 제1 노드 신호에 응답하여 클럭 신호를 제m 캐리 신호로 출력한다. 제1 풀다운부는 제m 스테이지의 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 제m 게이트 출력 신호를 제1 오프 전압으로 풀다운한다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 표시 패널 및 패널 구동부를 포함한다. 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 패널 구동부는 복수의 게이트 라인들에 게이트 출력 신호를 제공하는 게이트 구동부 및 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.
일반적으로, 게이트 구동부는 복수의 트랜지스터들을 포함하는 게이트 구동 회로를 포함한다. 게이트 구동 회로에 포함된 트랜지스터들의 드레인 전극 및 소스 전극 사이에 큰 전압차가 발생하는 경우, 트랜지스터들의 특성이 저하되어 게이트 구동 회로의 신뢰성이 감소하고 수명이 감소하는 문제점이 있다. 게이트 구동 회로의 신뢰성 향상을 위해 트랜지스터의 길이가 확장된 필드 릴렉세이션 트랜지스터(Field Relaxation Transistor; FRT)가 연구되고 있지만 구동 전압이 높은 표시 장치에서는 신뢰성 향상 효과가 제한적이다.
본 발명의 일 목적은 표시 장치에서 사용되는 신뢰성이 향상된 게이트 구동 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동 회로를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구동 회로는 제1 내지 제n(단, n은 1보다 큰 정수) 스테이지들이 종속적으로 연결되어 제1 내지 제n 게이트 출력 신호들을 각각 출력하고, 제m(단, m은 1이상 n이하의 정수) 스테이지는 풀업 제어부, 풀업부, 캐리 홀딩부, 캐리부, 제1 풀다운부를 포함할 수 있다. 상기 풀업 제어부는 제2 노드에 인가되는 상기 제m 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호 또는 수직 개시 신호에 응답하여 상기 제2 노드에 인가된 제2 노드 신호를 제1 노드에 인가할 수 있다. 상기 풀업부는 상기 제1 노드에 인가된 제1 노드 신호에 응답하여 클럭 신호를 제m 게이트 출력 신호로 출력할 수 있다. 상기 캐리 홀딩부는 상기 제m 게이트 출력 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제2 노드에 인가할 수 있다. 상기 캐리부는 상기 제1 노드 신호에 응답하여 상기 클럭 신호를 제m 캐리 신호로 출력할 수 있다. 상기 제1 풀다운부는 상기 제m 스테이지의 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제m 게이트 출력 신호를 제1 오프 전압으로 풀다운할 수 있다.
일 실시예에 의하면, 상기 풀업 제어부는 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 풀업 제어부는 직렬로 연결되는 제1 풀업 제어 트랜지스터 및 제2 풀업 제어 트랜지스터를 포함할 수 있다. 상기 제1 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제2 노드에 연결된 입력 전극, 및 상기 제2 풀업 제어 트랜지스터의 입력 전극에 연결된 출력 전극을 포함할 수 있다. 상기 제2 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제1 풀업 제어 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 제1 스테이지 내지 제k(단, k는 3이하의 자연수) 스테이지의 상기 제2 노드에 상기 수직 개시 신호가 인가되고, 상기 제k 스테이지 이후의 각 스테이지의 상기 제2 노드에 상기 각 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호가 인가될 수 있다.
일 실시예에 의하면, 상기 k는 상기 제1 게이트 출력 신호와 적어도 일부분이 중첩하는 게이트 출력 신호들의 개수일 수 있다.
일 실시예에 의하면, 상기 제1 내지 제k 스테이지들 각각은, 개시 신호 트랜지스터를 포함하는 개시부를 더 포함할 수 있다. 상기 개시 신호 트랜지스터는 상기 수직 개시 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극, 및 상기 제2 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는, 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운하는 제2 풀다운부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제2 풀다운부는 직렬로 연결되는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함할 수 있다. 상기 제1 풀다운 트랜지스터는 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제2 풀다운 트랜지스터의 입력 전극에 연결된 출력 전극을 포함할 수 있다. 상기 제2 풀다운 트랜지스터는 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제1 풀다운 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는, 상기 클럭 신호 및 상기 제1 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 인버팅부는 제1 인버팅 트랜지스터, 제2 인버팅 트랜지스터, 제3 인버팅 트랜지스터, 및 제4 인버팅 트랜지스터를 포함할 수 있다. 상기 제1 인버팅 트랜지스터는 상기 클럭 신호가 인가되는 제어 전극, 상기 클럭 신호가 인가되는 입력 전극, 및 제7 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제2 인버팅 트랜지스터는 상기 제7 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극, 및 제6 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제3 인버팅 트랜지스터는 상기 제m 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제1 오프 전압이 인가되는 입력 전극, 및 상기 제7 노드에 연결된 출력 전극을 포함할 수 있다. 상기 제4 인버팅 트랜지스터는 상기 제m 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제1 오프 전압이 인가되는 입력 전극 및 상기 제6 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는 상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제1 노드 신호를 상기 제2 오프 전압으로 유지하는 제1 홀딩부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는 상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제1 오프 전압으로 유지하는 제2 홀딩부를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는 상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제m 캐리 신호를 상기 제2 오프 전압으로 유지하는 제3 홀딩부를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 표시 장치는 표시 패널, 제1 내지 제n(단, n은 1보다 큰 정수) 스테이지들이 종속적으로 연결되어 제1 내지 제n 게이트 출력 신호들을 각각 출력하는 게이트 구동 회로, 데이터 구동 회로, 및 타이밍 제어부를 포함할 수 있다. 상기 게이트 구동 회로의 제m(단, m은 1이상 n이하의 정수) 스테이지는 풀업 제어부, 풀업부, 캐리 홀딩부, 캐리부, 및 제1 풀다운부를 포함할 수 있다. 상기 풀업 제어부는 제2 노드에 인가되는 상기 제m 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호 또는 수직 개시 신호에 응답하여 상기 제2 노드에 인가된 제2 노드 신호를 제1 노드에 인가할 수 있다. 상기 풀업부는 상기 제1 노드에 인가된 제1 노드 신호에 응답하여 클럭 신호를 제m 게이트 출력 신호로 출력할 수 있다. 상기 캐리 홀딩부는 상기 제m 게이트 출력 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제2 노드에 인가할 수 있다. 상기 캐리부는 상기 제1 노드 신호에 응답하여 상기 클럭 신호를 제m 캐리 신호로 출력할 수 있다. 상기 제1 풀다운부는 상기 제m 스테이지의 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제m 게이트 출력 신호를 제1 오프 전압으로 풀다운할 수 있다.
일 실시예에 의하면, 상기 풀업 제어부는 적어도 하나 이상의 트랜지스터를 포함할 수 있다.
일 실시예에 의하면, 상기 풀업 제어부는 직렬로 연결되는 제1 풀업 제어 트랜지스터 및 제2 풀업 제어 트랜지스터를 포함할 수 있다. 상기 제1 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제2 노드에 연결된 입력 전극, 및 상기 제2 풀업 제어 트랜지스터의 입력 전극에 연결된 출력 전극을 포함할 수 있다. 상기 제2 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제1 풀업 제어 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 제1 스테이지 내지 제k(단, k은 3이하의 자연수) 스테이지의 상기 제2 노드에 상기 수직 개시 신호가 인가되고, 상기 제k 스테이지의 이후의 각 스테이지의 상기 제2 노드에 상기 각 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호가 인가될 수 있다.
일 실시예에 의하면, 상기 k는 상기 제1 게이트 출력 신호와 적어도 일부분이 중첩하는 게이트 출력 신호들의 개수일 수 있다.
일 실시예에 의하면, 상기 제1 내지 제k 스테이지들 각각은, 개시 신호 트랜지스터를 포함하는 개시부를 더 포함할 수 있다. 상기 개시 신호 트랜지스터는 상기 수직 개시 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극, 및 상기 제2 노드에 연결된 출력 전극을 포함할 수 있다.
일 실시예에 의하면, 상기 제m 스테이지는 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운하는 제2 풀다운부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 게이트 구동 회로는 캐리 홀딩부를 포함하여 트랜지스터의 드레인 전극 및 소스 전극 사이의 전압차를 감소시킴으로써 트랜지스터의 특성 저하 현상을 방지할 수 있다. 이에, 상기 게이트 구동 회로는 높은 구동 전압을 요구하는 대면적 표시 장치에 적용될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 게이트 구동 회로를 포함함으로써, 신뢰성이 향상되고 수명이 연장될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에서 게이트 구동 회로의 제m 스테이지의 일 예를 나타내는 회로도이다.
도 3은 도 2의 제m 스테이지의 입력 신호들, 노드 신호들 및 출력 신호들을 나타내는 파형도이다.
도 4는 종래의 표시 장치에서 캐리 홀딩부를 포함하지 않는 게이트 구동 회로의 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 5는 도 1의 표시 장치에서 게이트 구동 회로의 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 6은 도 1의 표시 장치에서 게이트 구동 회로의 캐리 홀딩부에 포함된 트랜지스터의 폭에 따른 제2 노드 신호의 파형도이다.
도 7은 도 1의 표시 장치에서 게이트 구동 회로의 제1 스테이지의 일 예를 나타내는 회로도이다.
도 8는 도 2의 제1 스테이지에서 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 9은 도 7의 제1 스테이지에서 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 10은 도 1의 표시 장치에서 게이트 구동 회로의 제m 스테이지의 다른 예를 나타내는 회로도이다.
도 11은 도 10의 제m 스테이지에서 제2 노드 신호의 파형도이다.
도 12은 도 10의 제m 스테이지에서 제m 게이트 출력 신호의 파형도이다.
도 13a 내지 도 13d는 트랜지스터의 특성 저하 현상을 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 패널 구동부를 포함할 수 있다. 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시하는 표시부 및 표시부에 이웃하여 배치되는 주변부를 포함할 수 있다.
표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 게이트 라인들(GL)과 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 픽셀들을 포함할 수 있다. 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 일 실시예에서, 표시 장치(1000)가 액정 표시 장치인 경우, 각 단위 픽셀은 스위칭 소자, 스위칭 소자에 전기적으로 연결된 액정 캐패시터 및 스토리지 캐패시터를 포함할 수 있다. 단위 픽셀들은 매트릭스 형태로 배치될 수 있다.
타이밍 컨트롤러(200)는 외부의 장치로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신할 수 있다. 일 실시예에서, 입력 영상 데이터는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 일 실시예에서, 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)를 근거로 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 구동부(300)에 출력할 수 있다. 일 실시예에서, 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)를 근거로 데이터 구동부(500)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 구동부(500)에 출력할 수 있다. 일 실시예에서, 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
타이밍 컨트롤러(200)는 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성할 수 있다. 타이밍 컨트롤러(200)는 데이터 신호(DATA)를 데이터 구동부(500)에 출력할 수 있다.
타이밍 컨트롤러(200)는 입력 제어 신호(CONT)를 근거로 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성하여 감마 기준 전압 생성부(400)에 출력할 수 있다.
게이트 구동부(300)는 타이밍 컨트롤러(200)로부터 입력 받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GL)을 구동하기 위한 게이트 출력 신호들을 생성할 수 있다. 게이트 구동부(300)는 게이트 출력 신호들을 게이트 라인들(GL)에 순차적으로 출력할 수 있다. 일 실시예에서, 게이트 구동부(300)는 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 한편, 게이트 구동부(300)는 표시 패널(100)의 주변부에 집적(integrated)될 수 있다. 게이트 구동부(300)에 포함된 게이트 구동 회로에 대해서는 도 2를 참조하여 자세히 설명하기로 한다.
감마 기준 전압 생성부(400)는 타이밍 컨트롤러(200)로부터 입력 받은 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성할 수 있다. 감마 기준 전압 생성부(400)는 감마 기준 전압(VGREF)을 데이터 구동부(500)에 제공할 수 있다. 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 가질 수 있다 일 실시예에서, 감마 기준 전압 생성부(400)는 타이밍 컨트롤러(200) 내에 배치되거나 데이터 구동부(500) 내에 배치될 수 있다.
데이터 구동부(500)는 타이밍 컨트롤러(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력 받고, 감마 기준 전압 생성부(400)로부터 감마 기준 전압(VGREF)을 입력 받을 수 있다. 데이터 구동부(500)는 데이터 신호(DATA)를 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환할 수 있다. 데이터 구동부(500)는 데이터 전압을 데이터 라인(DL)에 출력할 수 있다. 일 실시예에서, 데이터 구동부(500)는 쉬프트 레지스터, 래치, 신호 처리부 및 버퍼부를 포함할 수 있다. 쉬프트 레지스터는 래치 펄스를 래치에 출력할 수 있다. 래치는 데이터 신호(DATA)를 일시 저장한 후 신호 처리부에 출력할 수 있다. 신호 처리부는 디지털 형태인 데이터 신호(DATA) 및 감마 기준 전압(VGREF)을 근거로 아날로그 형태의 데이터 전압을 생성하여 버퍼부에 출력할 수 있다. 버퍼부는 데이터 전압의 레벨이 일정한 레벨을 갖도록 보상하여 데이터 전압을 데이터 라인(DL)에 출력할 수 있다. 일 실시예에서, 데이터 구동부(500)는 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지 형태로 표시 패널(100)에 연결될 수 있다. 한편, 데이터 구동부(500)는 표시 패널(100)의 주변부에 집적될 수도 있다.
상기에서는 표시 장치(1000)가 액정 표시 장치인 경우를 설명하였지만, 표시 장치(1000)의 종류는 이에 한정되는 것은 아니다. 예를 들어, 표시 장치(1000)는 유기 발광 표시 장치일 수 있다.
도 2는 도 1의 표시 장치에서 게이트 구동 회로의 제m 스테이지의 일 예를 나타내는 회로도이다. 도 3은 도 2의 제m 스테이지의 입력 신호들, 노드 신호들 및 출력 신호들을 나타내는 파형도이다.
도 2 및 도 3을 참조하면, 게이트 구동부에 포함된 게이트 구동 회로(300A)는 클럭 신호(CLK), 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)을 입력 받을 수 있다. 게이트 구동 회로(300A)는 게이트 출력 신호(GOUT)를 출력할 수 있다. 클럭 신호(CLK)는 클럭 단자에 인가되고, 제1 오프 전압(VSS1)은 제1 오프 단자에 인가되며, 제2 오프 전압(VSS2)은 제2 오프 단자에 인가되고, 게이트 출력 신호(GOUT)는 게이트 출력 단자로 출력될 수 있다.
클럭 신호(CLK)는 하이 레벨과 로우 레벨을 반복하는 구형파 신호일 수 있다. 클럭 신호(CLK)의 하이 레벨은 온 전압을 가질 수 있다. 예를 들어, 온 전압은 약 15V 내지 약 20V일 수 있다. 클럭 신호(CLK)의 로우 레벨은 제2 오프 전압(VSS2)을 가질 수 있다. 일 실시예에서, 클럭 신호(CLK)의 듀티비는 50%일 수 있다. 다른 실시예에서, 클럭 신호(CLK)의 듀티비는 50%보다 작을 수 있다. 일 실시예에서, 클럭 신호(CLK)는 게이트 구동부의 홀수 스테이지들 또는 짝수 스테이지들에 인가될 수 있다.
제1 오프 전압(VSS1)은 직류 전압일 수 있다. 제2 오프 전압(VSS2)은 직류 전압일 수 있다. 제2 오프 전압(VSS2)은 제1 오프 전압(VSS1)보다 작을 수 있다. 예를 들어, 제1 오프 전압(VSS1)은 약 -5V일 수 있고, 제2 오프 전압(VSS2)은 약 -10V일 수 있다.
게이트 구동 회로(300A)의 제m 스테이지는 이전 스테이지인, 제m-1 스테이지의 제m-1 캐리 신호(CR(m-1))에 응답하여 구동되어 제m 게이트 출력 신호(GOUT(m)) 및 제m 캐리 신호(CR(m))를 출력할 수 있다. 제m 스테이지는 다음 스테이지인, 제m+1 스테이지의 제m+1 캐리 신호(CR(m+1))에 응답하여 제m 게이트 출력 신호(GOUT(m))를 제1 오프 전압(VSS1)으로 풀다운할 수 있다. 이와 같은 방식으로, 게이트 구동 회로(300A)의 제1 스테이지 내지 마지막 스테이지는 각 게이트 출력 신호(GOUT)를 순차적으로 출력할 수 있다. 제1 스테이지의 경우, 제m-1 캐리 신호(CR(m-1)) 대신에 수직 개시 신호(STV)에 응답하여 구동되어 제1 게이트 출력 신호(GOUT(1)) 및 제1 캐리 신호(CR(1))를 출력할 수 있다. 일 실시예에서, 게이트 구동 회로(300A)는 게이트 출력 신호(GOUT)을 일부 중첩하여 출력할 수 있다. 제m-1 캐리 신호(CR(m-1))는 제m-1 캐리 단자에 인가되고, 제m+1 캐리 신호(CR(m+1))는 제m+1 캐리 단자에 인가되며, 제m 캐리 신호(CR(m))는 제m 캐리 단자로 출력될 수 있다.
게이트 구동 회로(300A)의 제m 스테이지는 풀업 제어부(310), 풀업부(330), 캐리부(340), 제1 풀다운부(361), 및 캐리 홀딩부(390)를 포함할 수 있다.
풀업 제어부(310)는 제2 노드(Q2)에 인가된 제2 노드 신호에 응답하여 제2 노드 신호를 제1 노드(Q1)에 인가할 수 있다. 제2 노드(Q2)에는 제m-1 캐리 신호(CR(m-1))가 입력 될 수 있다. 다만, 제1 스테이지는 이전 스테이지의 캐리 신호(CR)를 이용할 수 없으므로, 제1 스테이지에서 제2 노드(Q2)는 1개의 수직 개시 신호(STV)가 인가될 수 있다. 일 실시예에서, 제1 스테이지 내지 제k(단, k는 3이하의 자연수) 스테이지의 제2 노드(Q2)에는 수직 개시 신호(STV)가 인가될 수 있다. 예를 들어, k는 제1 게이트 출력 신호와 적어도 일부분이 중첩하는 게이트 출력 신호들의 개수일 수 있다. 즉, 고해상도를 지원하는 표시 장치 또는 대면적의 표시 장치를 구동하는 경우 스테이지들의 클럭 신호(CLK)가 부분적으로 중첩하여 발생될 수 있고, 이로 인해 게이트 출력 신호들도 부분적으로 중첩하여 발생될 수 있다. 따라서, 제1 스테이지 내지 제k 스테이지에서 이전 스테이지의 캐리 신호(CR)를 이용할 수 없으므로 제2 노드(Q2)에 수직 개시 신호(STV)가 인가될 수 있다.
풀업 제어부(310)는 적어도 하나 이상의 트랜지스터를 포함할 수 있다. 일 실시예에서, 풀업 제어부(310)는 하나의 풀업 제어 트랜지스터를 포함할 수 있다. 풀업 제어 트랜지스터는 제2 노드(Q2)에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q1)에 연결된 출력 전극을 포함할 수 있다. 이 때, 제1 노드(Q1)는 풀업부(330)의 제어 전극에 연결될 수 있다. 다른 실시예에서, 풀업 제어부(310)는 직렬로 연결된 복수의 풀업 제어 트랜지스터를 포함할 수 있다. 예를 들어, 풀업 제어부(310)는 직렬로 연결되는 제1 풀업 제어 트랜지스터(T4) 및 제2 풀업 제어 트랜지스터(T4-1)를 포함할 수 있다. 제1 풀업 제어 트랜지스터(T4)는 제2 노드(Q2)에 연결된 제어 전극 및 입력 전극을 포함하고, 제2 풀업 제어 트랜지스터(T4-1)의 입력 전극에 연결된 출력 전극을 포함할 수 있다. 제2 풀업 제어 트랜지스터(T4-1)는 제2 노드(Q2)에 연결된 제어 전극, 제1 풀업 제어 트랜지스터(T4)의 출력 전극에 연결된 입력 전극 및 제1 노드(Q1)에 연결된 출력 전극을 포함할 수 있다. 직렬로 연결된 복수의 트랜지스터들을 포함하는 풀업 제어부(310)는 제2 노드(Q2)의 전압 및 제1 노드(Q1)의 전압이 제1 풀업 제어 트랜지스터(T4) 및 제2 풀업 제어 트랜지스터(T4-1)에 분배될 수 있다. 따라서, 직렬로 연결된 복수의 트랜지스터들을 포함하는 풀업 제어부(310)는 하나의 트랜지스터를 포함하는 풀업 제어부(310)에 비해 트랜지스터의 드레인 전극 및 소스 전극 사이의 전압차(Vds)를 줄일 수 있다. 따라서, 풀업 제어부(310)는 제1 풀업 제어 트랜지스터(T4) 및 제2 풀업 제어 트랜지스터(T4-1)를 포함하여 게이트 구동부의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.
풀업부(330)는 제1 노드(Q1)에 인가된 제1 노드 신호에 응답하여 클럭 신호(CLK)를 제m 게이트 출력 신호(GOUT(m))로 출력할 수 있다. 풀업부(330)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 노드(Q1)에 연결되는 제어 전극, 클럭 단자에 연결되는 입력 전극 및 게이트 출력 단자에 연결되는 출력 전극을 포함할 수 있다.
캐리부(340)는 제1 노드 신호에 응답하여 클럭 신호(CLK)를 제m 캐리 신호(CR(m))로 출력할 수 있다. 캐리부(340)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제1 노드(Q1)에 연결되는 제어 전극과 클럭 단자에 연결되는 입력 전극 및 제m 캐리 단자에 연결되는 출력 전극을 포함할 수 있다.
제1 풀다운부(361)는 제m+1 캐리 신호(CR(m+1))에 응답하여 제m 게이트 출력 신호(GOUT(m))를 제1 오프 전압(VSS1)으로 풀다운할 수 있다. 제1 풀다운부(361)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제m+1 캐리 단자에 연결된 제어 전극, 제1 오프 단자에 연결된 입력 전극, 및 게이트 출력 단자에 연결된 출력 전극을 포함할 수 있다.
캐리 홀딩부(390)는 제m 게이트 출력 신호(GOUT(m))에 응답하여 제m 게이트 출력 신호(GOUT(m))를 제2 노드(Q2)에 인가할 수 있다. 일 실시예에서, 캐리 홀딩부(390)은 제20 트랜지스터(T20)를 포함할 수 있다. 제20 트랜지스터(T20)는 제m 게이트 출력 신호(GOUT(m))를 인가받는 제어 전극 및 입력 전극을 포함하고, 제2 노드(Q2)에 연결된 출력 전극을 포함할 수 있다. 즉, 캐리 홀딩부(390)는 제m 게이트 출력 신호(GOUT(m))를 제2 노드(Q2)에 재인가함으로써, 제m 스테이지에 대응하는 제2 노드(Q2)의 전압을 높일 수 있다. 따라서 캐리 홀딩부(390)는 제1 노드(Q1)와 제2 노드(Q2)의 전압차를 줄이고, 풀업 제어부(310)에 포함된 트랜지스터의 소스 전극과 드레인 전극의 전압차를 줄일 수 있다. 트랜지스터의 특성 저하 현상은 트랜지스터의 소스 전극과 드레인 전극의 전압차에 비례하여 발생할 수 있다. 따라서, 게이트 구동 회로(300A)는 캐리 홀딩부(390)를 구비함으로써 풀업 제어부(310)에 포함된 트랜지스터들의 특성 저하 현상을 방지할 수 있다.
이 밖에도, 게이트 구동 회로(300A)의 제m 스테이지는 충전부(320), 인버팅부(350), 제2 풀다운부(362), 제1 홀딩부(381), 제2 홀딩부(382) 및 제3 홀딩부(383)를 더 포함할 수 있다.
충전부(320)는 충전 커패시터를 포함할 수 있다. 충전 커패시터는 제1 노드(Q1)에 연결된 제1 전극과 게이트 출력 단자에 연결된 제2 전극을 포함할 수 있다.
인버팅부(350)는 클럭 신호(CLK) 및 제1 오프 전압(VSS1)이 인가되고 제m 인버팅 신호를 출력할 수 있다. 일 실시예에서, 인버팅부(350)는 제1 인버팅 트랜지스터(T12), 제2 인버팅 트랜지스터(T7), 제3 인버팅 트랜지스터(T13), 및 제4 인버팅 트랜지스터(T8)를 포함할 수 있다. 제1 인버팅 트랜지스터(T12)는 클럭 신호(CLK)가 인가되는 제어전극, 클럭 신호(CLK)가 인가되는 입력 전극, 및 제7 노드(Q7)에 연결된 출력 전극을 포함할 수 있다. 제2 인버팅 트랜지스터(T7)는 제7 노드(Q7)에 연결된 제어 전극, 클럭 신호(CLK)가 인가되는 입력 전극, 및 제6 노드(Q6)에 연결된 출력 전극을 포함할 수 있다. 제3 인버팅 트랜지스터(T13)는 제m 캐리 신호(CR(m))가 출력되는 단자에 연결된 제어 전극, 제1 오프 전압(VSS1)이 인가되는 입력 전극, 및 제7 노드(Q7)에 연결된 출력 전극을 포함할 수 있다. 제4 인버팅 트랜지스터(T8)는 제m 캐리 신호(CR(m))가 출력되는 단자에 연결된 제어 전극, 제1 오프 전압(VSS1)이 인가되는 입력 전극 및 제6 노드(Q6)에 연결된 출력 전극을 포함할 수 있다. 제6 노드(Q6)의 전압은 인버팅 출력 신호일 수 있다.
제2 풀다운부(362)는 제m+1 캐리 신호(CR(m+1))에 응답하여 제1 노드(Q1)를 제2 오프 전압(VSS2)으로 풀다운할 수 있다. 일 실시예에서, 제2 풀다운부(362)는 직렬로 연결된 복수의 스위칭 소자들을 포함할 수 있다. 예를 들어, 제2 풀다운부(362)는 직렬로 연결된 제1 풀다운 트랜지스터(T9) 및 제2 풀다운 트랜지스터(T9-1)를 포함할 수 있다. 제1 풀다운 트랜지스터(T9)는 제m+1 캐리 단자에 연결된 제어 전극, 제2 오프 단자에 연결되는 입력 전극 및 제2 풀다운 트랜지스터의 입력 전극(T9-1)에 연결된 출력 전극을 포함할 수 있다. 제2 풀다운 트랜지스터(T9-1)는 제m+1 캐리 단자에 연결된 제어 전극, 제1 풀다운 트랜지스터(T9)의 출력 전극에 연결된 입력 전극 및 제1 노드(Q1)에 연결된 출력 전극을 포함할 수 있다. 제2 풀다운부(362)는 직렬로 연결된 복수의 트랜지스터들을 포함하므로, 제1 노드(Q1)의 전압 및 제2 오프 전압(VSS2)이 제1 풀다운 트랜지스터(T9) 및 제2 풀다운 트랜지스터(T9-1)에 분배될 수 있다. 따라서, 게이트 구동부의 신뢰성을 향상시키고, 수명을 증가시킬 수 있다.
제1 홀딩부(381)는 제6 노드(Q6)에 인가된 제6 노드 신호에 응답하여 제1 노드(Q1)에 인가되는 신호를 제2 오프 전압(VSS2)으로 유지할 수 있다. 일 실시예에서, 제1 홀딩부(381)는 직렬로 연결된 복수의 트랜지스터들을 포함할 수 있다. 예를 들어, 제1 홀딩부(381)는 제10 트랜지스터(T10) 및 제10-1 트랜지스터(T10-1)를 포함할 수 있다. 제10 트랜지스터(T10)는 제6 노드(Q6)에 연결된 제어 전극, 제2 오프 단자에 연결되는 입력 전극, 및 제10-1 트랜지스터(T10-1)의 입력 전극에 연결되는 출력 전극을 포함할 수 있다. 제10-1 트랜지스터(T10-1)는 제6 노드(Q6)에 연결된 제어 전극, 제10 트랜지스터(T10)의 출력 전극에 연결되는 입력 전극, 및 제1 노드(Q1)에 연결되는 출력 전극을 포함할 수 있다.
제2 홀딩부(382) 제6 노드 신호에 응답하여 제m 게이트 출력 신호(GOUT(m))를 제1 오프 전압(VSS1)으로 유지할 수 있다. 일 실시예에서, 제2 홀딩부(382)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제6 노드(Q6)에 연결된 제어 전극과, 제1 오프 단자에 연결된 입력 전극 및 게이트 출력 단자에 연결된 출력 전극을 포함할 수 있다.
제3 홀딩부(383)는 제6 노드 신호에 응답하여 제m 캐리 신호(CR(m))를 제2 오프 전압(VSS2)으로 유지할 수 있다. 일 실시예에서, 제3 홀딩부(383)는 제11 트랜지스터(T11)를 포함할 수 있다. 제11 트랜지스터(T11)는 제6 노드(Q6)에 연결된 제어 전극과, 제2 오프 단자에 연결된 입력 전극, 및 제m 캐리 단자에 연결된 출력 전극을 포함할 수 있다.
본 실시예에서, 이전 캐리 신호는 제m-1 캐리 신호에 한정되지 않으며, 이전 스테이지들 중에서 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 제m+1 캐리 신호에 한정되지 않으며, 다음 스테이지들 중에서 어느 하나의 캐리 신호일 수 있다.
일 실시예에서, 게이트 구동 회로(300A)의 트랜지스터들은 산화물 반도체 트랜지스터일 수 있다. 산화물 반도체 트랜지스터의 반도체층은 산화물 반도체를 포함할 수 있다. 예를 들어, 반도체층은 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 갈륨-인듐-아연 산화물(Ga-In-Zn Oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-주석-아연 산화물(In-Sn-Zn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 또한, 이들 산화물 반도체 물질에 알루미늄(Al), 니켈(Ni), 구리(Cu), 탄탈륨(Ta), 몰리브덴(Mo), 하프늄(Hf), 티타늄(Ti), 니오븀(Nb), 크롬(Cr), 텅스텐(W) 등과 같은 금속을 도핑한 물질을 포함할 수도 있다. 그러나, 본 발명에 사용될 수 있는 산화물 반도체 물질은 여기에 한정되지 않는다. 다른 실시예에서, 게이트 구동 회로(300A)의 트랜지스터들은 비정질 실리콘 트랜지스터일 수 있다.
도 3에 도시된 바와 같이, 클럭 신호(CLK)는 제m-2 스테이지, 제m 스테이지, 제m+2 스테이지 및 제m+4 스테이지에 대응하여 하이 레벨을 가질 수 있다.
제m-1 캐리 신호(CR(m-1))는 제m-1 스테이지에 대응하여 하이 레벨을 갖고, 제m+1 캐리 신호(CR(m+1))는 제m+1 스테이지에 대응하여 하이 레벨을 가질 수 있다.
제m 스테이지의 게이트 출력 신호(GOUT)는 클럭 신호(CLK)에 동기되며, 제m 스테이지에 대응하여 하이 레벨을 가질 수 있다. 제m 캐리 신호(CR(m))는 클럭 신호(CLK)에 동기되며, 제m 스테이지에 대응하여 하이 레벨을 가질 수 있다.
제m 스테이지의 제1 노드(Q1)의 전압은 풀업 제어부(310)에 의해 제m-1 스테이지에 대응하여 제1 레벨로 증가되고, 풀업부(330) 및 충전부(320)에 의해 제m 스테이지에 대응하여 제1 레벨보다 높은 제2 레벨로 증가될 수 있다. 또한, 제2 풀다운부(362)에 의해 제m+1 스테이지에 대응하여 감소될 수 있다.
제m 스테이지의 제2 노드(Q2)의 전압은 제m-1 캐리 신호(CR(m-1))에 의해 제m-1 스테이지에 대응하여 제3 레벨로 증가되고, 캐리 홀딩부(390)에 의해 제m 스테이지에 대응하여 제3 레벨과 비슷한 크기의 제4 레벨로 설정될 수 있다. 또한, 제m-1 캐리 신호(CR(m-1))에 의해 제m+1 스테이지에 대응하여 감소할 수 있다.
본 실시예에 따르면, 제2 노드(Q2)의 전압이 캐리 홀딩부(390)에 의해 제m 스테이지에 대응하여 제4 레벨로 유지됨으로써, 제1 노드(Q1)와 제2 노드(Q2)의 전압차를 줄일 수 있고, 풀업 제어부(310)에 포함된 트랜지스터들의 특성 저하 현상을 방지할 수 있다. 따라서, 게이트 구동 회로(300A)의 신뢰성을 향상시킬 수 있다.
도 4는 종래의 표시 장치에서 캐리 홀딩부를 포함하지 않는 게이트 구동 회로의 제1 노드 신호와 제2 노드 신호의 파형도이다. 도 5는 도 1의 표시 장치에서 게이트 구동 회로의 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 4 및 도 5를 참조하면, 게이트 구동 회로는 캐리 홀딩부를 포함함으로써 풀업 제어부에 포함된 트랜지스터의 소스 전극과 드레인 전극간의 전압차(Vds)를 줄일 수 있다.
도 4에 도시된 바와 같이, 캐리 홀딩부를 포함하지 않는 게이트 구동 회로의 경우, 제1 노드(Q1)의 전압은 풀업 제어부에 의해 제m-1 스테이지에 대응하여 제1 레벨로 증가되고, 풀업부 및 충전부에 의해 제m 스테이지에 대응하여 제1 레벨보다 높은 제2 레벨로 증가될 수 있다. 반면에, 제2 노드(Q2)의 전압은 제m-1 캐리 신호에 의해 제m-1 스테이지에 대응하여 제3 레벨로 증가되고, 제m-1 캐리 신호에 의해 제m 스테이지에 대응하여 감소될 수 있다. 따라서, 제m 스테이지에 대응하는 제1 노드(Q1)의 전압인 제2 레벨과 제2 노드(Q2)의 전압인 오프 전압의 전압차(예를 들어, 62.5V)가 클 수 있다. 즉, 풀업 제어부에 포함된 트랜지스터의 소스 전극과 드레인 전극간의 전압차(Vds)가 커질 수 있다. 상기 전압차(Vds)가 증가함에 따라 트랜지스터의 특성이 크게 저하될 수 있으므로, 캐리 홀딩부를 포함하지 않는 게이트 구동 회로의 경우, 풀업 제어부에 포함된 트랜지스터의 특성이 저하되는 현상이 발생할 수 있다.
도 5에 도시된 바와 같이, 도 2와 같이 캐리 홀딩부를 포함하는 게이트 구동 회로의 경우, 제1 노드(Q1)의 전압은 풀업 제어부에 의해 제m-1 스테이지에 대응하여 제1 레벨로 증가되고, 풀업부 및 충전부에 의해 제m 스테이지에 대응하여 제1 레벨보다 높은 제2 레벨로 증가될 수 있다. 반면에, 제2 노드(Q2)의 전압은 제m-1 캐리 신호에 의해 제m-1 스테이지에 대응하여 제3 레벨로 증가되고, 캐리 홀딩부에 의해 제m 스테이지에 대응하여 제3 레벨과 비슷한 크기의 제4 레벨로 설정될 수 있다. 따라서, 게이트 구동 회로가 캐리 홀딩부를 포함하는 경우, 제m 스테이지에 대응하는 제1 노드(Q1)의 전압인 제2레벨과 제2 노드(Q2)의 전압인 제4 레벨의 전압차(예를 들어, 28V)는 캐리 홀딩부를 포함하지 않는 게이트 구동 회로에 비해 작을 수 있다. 즉, 풀업 제어부에 포함된 트랜지스터의 소스 전극과 드레인 전극간의 전압차(Vds)를 줄일 수 있다. 따라서, 게이트 구동 회로는 캐리 홀딩부를 포함함으로써, 풀업 제어부에 포함된 트랜지스터들의 특성 저하 현상을 방지하고, 게이트 구동 회로의 신뢰성을 향상시킬 수 있다.
도 6은 도 1의 표시 장치에서 게이트 구동 회로의 캐리 홀딩부에 포함된 트랜지스터의 폭에 따른 제2 노드 신호의 파형도이다.
도 6을 참조하면, 캐리 홀딩부에 포함된 제20 트랜지스터의 크기에 따라 제2 노드의 전압 레벨이 달라질 수 있다. 제20 트랜지스터의 크기가 커질수록 제m 스테이지에 대응하는 제2 노드에 걸리는 전압이 커질 수 있다. 따라서, 풀업 제어부에 포함된 트랜지스터의 소스 전극과 드레인 전극간의 전압차를 줄이기 위해, 제20 트랜지스터의 크기를 조절할 수 있다. 제20 트랜지스터는 100㎛ 이상의 폭(width)를 가지는 경우, 제m 스테이지에 대응하는 제2 노드에 걸리는 전압을 확보하여 풀업 제어부에 포함된 트랜지스터의 소스 전극과 드레인 전극간의 전압차를 줄일 수 있으므로 제20 트랜지스터의 크기에 대한 제약은 크기 않다.
도 7은 도 1의 표시 장치에서 게이트 구동 회로의 제1 스테이지의 일 예를 나타내는 회로도이다. 도 8는 도 2의 제1 스테이지에서 제1 노드 신호와 제2 노드 신호의 파형도이다. 도 9은 도 7의 제1 스테이지에서 제1 노드 신호와 제2 노드 신호의 파형도이다.
도 7 내지 도 9를 참조하면, 게이트 구동 회로(300B)의 제1 스테이지는 개시부(395)를 포함함으로써 제1 노드(Q1) 및 제2 노드(Q2)의 충전 시간이 확보되고, 제1 게이트 출력 신호(GOUT(1))가 정상적으로 출력될 수 있다. 다만, 본 실시예에 따른 게이트 구동 회로(300B)의 제1 스테이지는 제m-1 캐리 단자와 제2 노드(Q2) 사이에 개시부(395)가 추가된 것을 제외하면, 도 2의 게이트 구동 회로의 제m 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
도 7에 도시된 바와 같이, 제1 스테이지는 이전 스테이지의 캐리 신호를 이용할 수 없으므로, 제1 스테이지에서 제2 노드(Q2)는 1개의 수직 개시 신호(STV)가 인가될 수 있다. 수직 개시 신호(STV)는 캐리 신호와는 달리 제2 오프 전압(VSS2)으로 로우 레벨이 유지되기 때문에 수직 개시 신호(STV)가 오프되는 순간 캐리 홀딩부(390)에 의해 제1 노드(Q1)와 제2 노드(Q2)에서 전류의 누설이 발생하여 제1 게이트 출력 신호(GOUT(1))의 전압이 낮아질 수 있다. 일 실시예에서, 제1 노드(Q1)와 제2 노드(Q2)에서 전류의 누설에 의한 제1 게이트 출력 신호(GOUT(1))의 이상을 보정하기 위해, 게이트 구동 회로(300B)는 제m-1 캐리 단자와 제2 노드(Q2) 사이에 개시 신호 트랜지스터(T21)를 포함하는 개시부(395)를 더 포함할 수 있다. 개시 신호 트랜지스터(T21)는 수직 개시 신호(STV)가 인가되는 제어 전극, 수직 개시 신호(STV)가 인가되는 입력 전극, 및 제2 노드(Q2)에 연결된 출력 전극을 포함할 수 있다.
고해상도를 지원하는 표시 장치 또는 대면적의 표시 장치를 구동하는 경우 스테이지들의 클럭 신호(CLK)를 부분적으로 중첩하여 발생시킬 수 있다. 일 실시예에서, 제1 스테이지 내지 제k 스테이지의 제2 노드(Q2)는 수직 개시 신호(STV)가 인가될 수 있다. 이 때, k는 제1 스테이지의 상기 클럭 신호(CLK)와 부분적으로 중첩하는 상기 스테이지들의 상기 클럭 신호(CLK)의 개수일 수 있다. 즉, 스테이지들의 클럭 신호(CLK)를 부분적으로 중첩하여 발생시키는 경우, 제1 스테이지 내지 제k 스테이지에서 이전 스테이지의 캐리 신호를 이용할 수 없으므로 제2 노드(Q2)에 수직 개시 신호(STV)가 인가될 수 있다.
도 8에 도시된 바와 같이, 도 2와 같이 개시부(395)를 포함하지 않는 게이트 구동 회로의 경우 제1 스테이지에서 수직 개시 신호(STV)가 오프되는 순간 캐리 홀딩부(390)에 의해 제1 노드(Q1)와 제2 노드(Q2)에서 전류의 누설이 발생하여 제1 게이트 출력 신호(GOUT(1))의 전압이 낮아지고, 제1 게이트 출력 신호(GOUT(1))가 하이 레벨로 유지되는 온 구간의 길이가 짧아질 수 있다.
도 9에 도시된 바와 같이, 도 7과 같이 개시부(395)를 포함하는 게이트 구동 회로(300B)의 경우 제1 스테이지에서 개시부(395)에 의해 제1 노드(Q1) 및 제2 노드(Q2)의 충전 시간을 확보함으로써 제1 게이트 출력 신호(GOUT(1))가 정상적으로 출력될 수 있다.
도 10은 도 1의 표시 장치에서 게이트 구동 회로의 제m 스테이지의 다른 예를 나타내는 회로도이다. 도 11은 도 10의 제m 스테이지에서 제2 노드 신호의 파형도이다. 도 12은 도 10의 제m 스테이지에서 제m 게이트 출력 신호의 파형도이다.
도 10 내지 도 12을 참조하면, 게이트 구동 회로(300C)는 필요에 따라 캐리 안정부(370)를 포함하거나, 캐리 안정부(370)를 포함하지 않을 수 있다. 다만, 본 실시예에 따른 게이트 구동 회로(300C)의 제m 스테이지는 제2 오프 단자와 제m 캐리 단자 사이에 캐리 안정부(370)가 추가된 것을 제외하면, 도 2의 게이트 구동 회로의 제m 스테이지와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
일 실시예에서, 게이트 구동 회로(300C)의 제m 스테이지는 제m+1 스테이지의 풀업 제어부(310)를 통해 전달되는 누설 전류로 인한 노이즈 성분을 제거하기 위해 캐리 안정부(370)를 포함할 수 있다. 캐리 안정부(370)는 제17 트랜지스터(T17)를 포함할 수 있다. 예를 들어, 제17 트랜지스터(T17)는 제m+1 캐리 단자에 연결된 제어 전극, 제2 오프 단자에 연결된 입력 전극, 및 제m 캐리 단자에 연결된 출력 전극을 포함할 수 있다. 도 11에서, 캐리 안정부(370)를 포함하는 게이트 구동 회로(300C)는 제m+1 캐리 신호(CR(m+1))가 하이 레벨이 되는 경우, 제 17 트랜지스터(T17)를 통해 제m 캐리 신호(CR(m))의 누설 전류가 발생할 수 있다. 이에 따라, 제m 스테이지에 대응한 제2 노드(Q2)의 전압은 캐리 안정부(370)를 포함하지 않는 게이트 구동 회로에 비해 낮아질 수 있다 (예를 들어, 6V 전압 강하). 도 12에서, 캐리 안정부(370)를 포함하는 게이트 구동 회로(300C)는 제m 캐리 신호(CR(m))의 누설 전류가 발생함에 따라 제m-1 게이트 출력 신호(GOUT(m-1))의 전압도 캐리 안정부(370)를 포함하지 않는 게이트 구동 회로에 비해 낮아지는 문제가 발생할 수 있다. 따라서, 게이트 구동 회로는 필요에 따라 노이즈 성분을 제거하기 위해 캐리 안정부(370)를 포함하거나, 게이트 출력 신호(GOUT)를 안정적으로 제공하기 위해 캐리 안정부(370)를 포함하지 않을 수 있다.
도 13a 내지 도 13d는 트랜지스터의 특성 저하 현상을 나타내는 그래프이다.
도 13a 내지 도 13d를 참조하면, 트랜지스터의 특성 저하의 정도를 측정하기 위해, 트랜지스터의 드레인 전극의 전압(Vd), 게이트 전극의 전압(Vg), 드레인 전극 및 소스 전극 사이의 전압차(Vds)의 변화에 따른 드레인 전극에 흐르는 전류의 변화를 측정하였다.
드레인 전극의 전압(Vd)에 25V이 인가되는 경우, 시간이 경과함에 따라 드레인 전극에 흐르는 전류(Id)의 변화가 약 2.92%로 적게 나타났다. 반면에, 드레인 전극의 전압(Vd)에 40V가 인가되는 경우, 시간이 경과함에 따라 드레인 전극에 흐르는 전류(Id)의 변화가 약 49.26%로 크게 나타났다. 또한, 게이트 전극의 전압(Vg)에 10V가 인가되는 경우 시간이 경과함에 따라 드레인 전극에 흐르는 전류의 변화가 미미하게 발생하였지만, 게이트 전극의 전압(Vg)에 20V가 인가되는 경우 시간에 따른 전류 변화가 크게 발생하였다. 즉, 트랜지스터의 드레인 전극의 전압(Vd) 및 게이트 전극의 전압(Vg)에 높은 전압이 인가될수록 트랜지스터 특성 저하 현상이 크게 나타날 수 있다. 따라서, 높은 구동 전압으로 구동되는 표시 장치의 경우 트랜지스터 특성이 크게 저하될 수 있다.
또한, 트랜지스터의 드레인 전극 및 소스 전극 사이의 전압차(Vds)가 클수록 트랜지스터 특성이 크게 저하되었다. 예를 들어, 대형 TV를 캐리 홀딩부를 포함하지 않는 게이트 구동 회로를 이용하여 구동하는 경우, 풀업 제어부의 상기 전압차(Vds)가 60V 이상이기 때문에 게이트 구동 회로의 신뢰성이 매우 떨어질 수 있다. 본 발명의 실시예들에 따른 게이트 구동 회로는 캐리 홀딩부를 포함함으로써 풀업 제어부에 포함된 트랜지스터의 드레인 전극 및 소스 전극 사이의 전압차(Vds)를 줄일 수 있다. 예를 들어, 대형 TV를 캐리 홀딩부를 포함하는 게이트 구동 회로를 이용하여 구동하는 경우, 풀업 제어부의 상기 전압차(Vds)를 60V 이상에서 30V 이하로 줄일 수 있다. 따라서, 본 발명의 실시예들에 따른 게이트 구동 회로는 트랜지스터의 특성 저하 현상을 방지할 수 있고, 표시 장치의 신뢰성을 향상시키며, 수명을 증가시킬 수 있다.
본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 차량용 네비게이션, 비디오폰 등에 적용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
300A, 300B, 300C: 게이트 구동 회로
310: 풀업 제어부 320: 충전부
330: 풀업부 340: 캐리부
350: 인버팅부 361: 제1 풀다운부
362: 제2 풀다운부 381: 제1 홀딩부
382: 제2 홀딩부 383: 제3 홀딩부
390: 캐리 홀딩부

Claims (20)

  1. 제1 내지 제n(단, n은 1보다 큰 정수) 스테이지들이 종속적으로 연결되어 제1 내지 제n 게이트 출력 신호들을 각각 출력하는 게이트 구동 회로에 있어서, 제m(단, m은 1이상 n이하의 정수) 스테이지는,
    제2 노드에 인가되는 상기 제m 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호 또는 수직 개시 신호에 응답하여 상기 제2 노드에 인가된 제2 노드 신호를 제1 노드에 인가하는 풀업 제어부;
    상기 제1 노드에 인가된 제1 노드 신호에 응답하여 클럭 신호를 제m 게이트 출력 신호로 출력하는 풀업부;
    상기 제m 게이트 출력 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제2 노드에 인가하는 캐리 홀딩부;
    상기 제1 노드 신호에 응답하여 상기 클럭 신호를 제m 캐리 신호로 출력하는 캐리부; 및
    상기 제m 스테이지의 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제m 게이트 출력 신호를 제1 오프 전압으로 풀다운하는 제1 풀다운부를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  2. 제1 항에 있어서, 상기 풀업 제어부는 적어도 하나 이상의 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  3. 제2 항에 있어서, 상기 풀업 제어부는 직렬로 연결되는 제1 풀업 제어 트랜지스터 및 제2 풀업 제어 트랜지스터를 포함하고,
    상기 제1 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제2 노드에 연결된 입력 전극, 및 상기 제2 풀업 제어 트랜지스터의 입력 전극에 연결된 출력 전극을 포함하며,
    상기 제2 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제1 풀업 제어 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  4. 제1 항에 있어서, 제1 스테이지 내지 제k(단, k는 3이하의 자연수) 스테이지의 상기 제2 노드에 상기 수직 개시 신호가 인가되고,
    상기 제k 스테이지 이후의 각 스테이지의 상기 제2 노드에 상기 각 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 것을 특징으로 하는 게이트 구동 회로.
  5. 제4 항에 있어서, 상기 k는 상기 제1 게이트 출력 신호와 적어도 일부분이 중첩하는 게이트 출력 신호들의 개수인 것을 특징으로 하는 게이트 구동 회로.
  6. 제4 항에 있어서, 상기 제1 내지 제k 스테이지들 각각은,
    개시 신호 트랜지스터를 포함하는 개시부를 더 포함하고,
    상기 개시 신호 트랜지스터는 상기 수직 개시 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극, 및 상기 제2 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  7. 제1 항에 있어서, 상기 제m 스테이지는,
    상기 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운하는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  8. 제7 항에 있어서, 상기 제2 풀다운부는 직렬로 연결되는 제1 풀다운 트랜지스터 및 제2 풀다운 트랜지스터를 포함하고,
    상기 제1 풀다운 트랜지스터는 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제2 오프 전압이 인가되는 입력 전극 및 상기 제2 풀다운 트랜지스터의 입력 전극에 연결된 출력 전극을 포함하며,
    상기 제2 풀다운 트랜지스터는 상기 다음 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 제어 전극, 상기 제1 풀다운 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 게이트 구동 회로.
  9. 제1 항에 있어서, 상기 제m 스테이지는,
    상기 클럭 신호 및 상기 제1 오프 전압이 인가되고 인버팅 신호를 출력하는 인버팅부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  10. 제9 항에 있어서, 상기 인버팅부는,
    상기 클럭 신호가 인가되는 제어 전극, 상기 클럭 신호가 인가되는 입력 전극, 및 제7 노드에 연결된 출력 전극을 포함하는 제1 인버팅 트랜지스터,
    상기 제7 노드에 연결된 제어 전극, 상기 클럭 신호가 인가되는 입력 전극, 및 제6 노드에 연결된 출력 전극을 포함하는 제2 인버팅 트랜지스터,
    상기 제m 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제1 오프 전압이 인가되는 입력 전극, 및 상기 제7 노드에 연결된 출력 전극을 포함하는 제3 인버팅 트랜지스터, 및
    상기 제m 캐리 신호가 출력되는 단자에 연결된 제어 전극, 상기 제1 오프 전압이 인가되는 입력 전극 및 상기 제6 노드에 연결된 출력 전극을 포함하는 제4 인버팅 트랜지스터를 포함하는 것을 특징으로 하는 게이트 구동 회로.
  11. 제10 항에 있어서, 상기 제m 스테이지는,
    상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제1 노드 신호를 상기 제2 오프 전압으로 유지하는 제1 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  12. 제10 항에 있어서, 상기 제m 스테이지는,
    상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제1 오프 전압으로 유지하는 제2 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  13. 제10 항에 있어서, 상기 제m 스테이지는,
    상기 제6 노드에 인가된 제6 노드 신호에 응답하여 상기 제m 캐리 신호를 상기 제2 오프 전압으로 유지하는 제3 홀딩부를 더 포함하는 것을 특징으로 하는 게이트 구동 회로.
  14. 표시 패널, 제1 내지 제n(단, n은 1보다 큰 정수) 스테이지들이 종속적으로 연결되어 제1 내지 제n 게이트 출력 신호들을 각각 출력하는 게이트 구동 회로, 데이터 구동 회로, 및 타이밍 제어부를 포함하는 표시 장치에 있어서, 상기 게이트 구동 회로의 제m(단, m은 1이상 n이하의 정수) 스테이지는,
    제2 노드에 인가되는 상기 제m 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호 또는 수직 개시 신호에 응답하여 상기 제2 노드에 인가된 제2 노드 신호를 제1 노드에 인가하는 풀업 제어부;
    상기 제1 노드에 인가된 제1 노드 신호에 응답하여 클럭 신호를 제m 게이트 출력 신호로 출력하는 풀업부;
    상기 제m 게이트 출력 신호에 응답하여 상기 제m 게이트 출력 신호를 상기 제2 노드에 인가하는 캐리 홀딩부;
    상기 제1 노드 신호에 응답하여 상기 클럭 신호를 제m 캐리 신호로 출력하는 캐리부; 및
    상기 제m 스테이지의 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제m 게이트 출력 신호를 제1 오프 전압으로 풀다운하는 제1 풀다운부를 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서, 상기 풀업 제어부는 적어도 하나 이상의 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  16. 제15 항에 있어서, 상기 풀업 제어부는 직렬로 연결되는 제1 풀업 제어 트랜지스터 및 제2 풀업 제어 트랜지스터를 포함하고,
    상기 제1 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제2 노드에 연결된 입력 전극, 및 상기 제2 풀업 제어 트랜지스터의 입력 전극에 연결된 출력 전극을 포함하며,
    상기 제2 풀업 제어 트랜지스터는 상기 제2 노드에 연결된 제어 전극, 상기 제1 풀업 제어 트랜지스터의 상기 출력 전극에 연결된 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 표시 장치.
  17. 제14 항에 있어서, 제1 스테이지 내지 제k(단, k은 3이하의 자연수) 스테이지의 상기 제2 노드에 상기 수직 개시 신호가 인가되고,
    상기 제k 스테이지의 이후의 각 스테이지의 상기 제2 노드에 상기 각 스테이지의 이전 스테이지들 중에서 어느 하나의 캐리 신호가 인가되는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서, 상기 k는 상기 제1 게이트 출력 신호와 적어도 일부분이 중첩하는 게이트 출력 신호들의 개수인 것을 특징으로 하는 표시 장치.
  19. 제17 항에 있어서, 상기 제1 내지 제k 스테이지들 각각은,
    개시 신호 트랜지스터를 포함하는 개시부를 더 포함하고,
    상기 개시 신호 트랜지스터는 상기 수직 개시 신호가 인가되는 제어 전극, 상기 수직 개시 신호가 인가되는 입력 전극, 및 상기 제2 노드에 연결된 출력 전극을 포함하는 것을 특징으로 하는 표시 장치.
  20. 제14 항에 있어서, 상기 제m 스테이지는,
    상기 다음 스테이지들 중에서 어느 하나의 캐리 신호에 응답하여 상기 제1 노드를 제2 오프 전압으로 풀다운하는 제2 풀다운부를 더 포함하는 것을 특징으로 하는 표시 장치.
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