CN111091771B - 栅极驱动电路 - Google Patents

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Abstract

栅极驱动电路包括上拉控制部分、第一上拉部分、第二上拉部分、进位部分、第一下拉部分和第二下拉部分，其中，上拉控制部分用于响应于第一先前进位信号而将第一先前进位信号施加至第一节点，第一上拉部分响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，第二上拉部分响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，进位部分响应于施加至第一节点的信号而输出时钟信号作为第N进位信号，第一下拉部分将第一节点处的信号下拉到第二栅极截止电压，第二下拉部分将第N栅极输出信号下拉到第一栅极截止电压，其中，第一上拉部分和第二上拉部分中的一个被选择性地激活。

Description

栅极驱动电路
技术领域
本公开的实施方式涉及用于提高可靠性的栅极驱动电路，以及包括该栅极驱动电路的显示设备。
背景技术
通常，显示设备包括显示面板和显示面板驱动器。显示面板包括多条栅极线和多条数据线。显示面板驱动器包括栅极驱动器和数据驱动器，其中，栅极驱动器用于向栅极线输出栅极信号，数据驱动器用于向数据线输出数据电压。
栅极驱动器可使用集成在显示面板上的开关元件来输出栅极信号。当显示设备长时间使用时，开关元件中的一些可能劣化，从而可能产生显示设备的显示缺陷。
发明内容
本公开的实施方式提供了用于提高栅极驱动电路的可靠性的栅极驱动电路。
本公开的实施方式还提供了包括栅极驱动电路的显示设备。
在根据本公开的栅极驱动电路的实施方式中，栅极驱动电路包括上拉控制部分、第一上拉部分、第二上拉部分、进位部分、第一下拉部分、第二下拉部分和反相部分，其中，上拉控制部分配置成响应于第一先前进位信号将第一先前进位信号施加至第一节点，第一先前进位信号是先前级中的一个级的进位信号，第一上拉部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，第二上拉部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，进位部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N进位信号，第一下拉部分配置成响应于第一下一进位信号将第一节点处的信号下拉到第二栅极截止电压，其中，第一下一进位信号是后续级中的一个级的进位信号，第二下拉部分配置成响应于第一下一进位信号将第N栅极输出信号下拉到第一栅极截止电压，反相部分配置成基于时钟信号且基于第一栅极截止电压或第二栅极截止电压生成反相信号以将反相信号输出至反相节点，其中，第一上拉部分和第二上拉部分中的一个被选择性地激活，以及其中，N是正整数。
栅极驱动电路可包括多个级，其中，所述级中的至少一个级的栅极输出电压被反馈。
第一上拉部分可包括第一上拉晶体管，该第一上拉晶体管包括联接至第二节点的控制电极、用于接收时钟信号的输入电极以及联接至栅极输出端子的输出电极，其中，栅极输出端子配置成输出第N栅极输出信号。
第二上拉部分可包括第二上拉晶体管，该第二上拉晶体管包括联接至第三节点的控制电极、用于接收时钟信号的输入电极以及联接至配置成输出第N栅极输出信号的栅极输出端子的输出电极。
栅极驱动电路还可包括第一选择晶体管，该第一选择晶体管包括用于接收第一选择信号的控制电极、联接至第一节点的输入电极以及联接至第二节点的输出电极。
栅极驱动电路还可包括第二选择晶体管，该第二选择晶体管包括用于接收第二选择信号的控制电极、联接至第一节点的输入电极以及联接至第三节点的输出电极。
栅极驱动电路还可包括进位下拉部分，该进位下拉部分配置成响应于第一下一进位信号将第N进位信号下拉到第二栅极截止电压。
栅极驱动电路还可包括第一保持部分，该第一保持部分配置成响应于反相信号将第N栅极输出信号下拉到第一栅极截止电压。
栅极驱动电路还可包括第二保持部分，该第二保持部分配置成响应于反相信号将第一节点下拉到第二栅极截止电压。
栅极驱动电路还可包括第三保持部分，该第三保持部分配置成响应于第一先前进位信号将反相节点下拉到第二栅极截止电压。
栅极驱动电路还可包括第四保持部分，该第四保持部分配置成响应于第二下一进位信号将第一节点下拉到第二栅极截止电压，第二下一进位信号是后续级中的一个级的进位信号，并且与第一下一进位信号不同。
栅极驱动电路还可包括第五保持部分，该第五保持部分配置成响应于反相信号将第N进位信号下拉到第二栅极截止电压。
在根据本公开的显示设备的实施方式中，显示设备包括显示面板、数据驱动电路、栅极驱动电路以及栅极信号确定器，其中，显示面板配置成显示图像，数据驱动电路配置成向显示面板输出数据电压，栅极驱动电路配置成向显示面板输出栅极输出信号，栅极信号确定器配置成控制栅极驱动电路的操作，其中，栅极驱动电路包括上拉控制部分、第一上拉部分、第二上拉部分、进位部分、第一下拉部分、第二下拉部分和反相部分，其中，上拉控制部分配置成响应于第一先前进位信号将第一先前进位信号施加至第一节点，第一先前进位信号是先前级中的一个级的进位信号，第一上拉部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，第二上拉部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N栅极输出信号，进位部分配置成响应于施加至第一节点的信号而输出时钟信号作为第N进位信号，第一下拉部分配置成响应于第一下一进位信号将第一节点处的信号下拉到第二栅极截止电压，其中，第一下一进位信号是后续级中的一个级的进位信号，第二下拉部分配置成响应于第一下一进位信号将第N栅极输出信号下拉到第一栅极截止电压，反相部分配置成基于时钟信号且基于第一栅极截止电压或第二栅极截止电压生成反相信号以将反相信号输出至反相节点，其中，栅极信号确定器配置成向栅极驱动电路输出选择信号，该选择信号用于激活第一上拉部分和第二上拉部分中的一个，以及其中，N是正整数。
显示设备还可包括电源电压发生器，该电源电压发生器配置成向栅极驱动电路输出驱动电压并且包括栅极信号确定器。
显示设备还可包括驱动控制器，该驱动控制器配置成控制数据驱动电路和栅极驱动电路的驱动时序并且包括栅极信号确定器。
栅极驱动电路可包括多个级，其中，所述级中的至少一个级的栅极输出电压被反馈至栅极信号确定器。
第一上拉部分可包括第一上拉晶体管，该第一上拉晶体管包括联接至第二节点的控制电极、用于接收时钟信号的输入电极以及联接至栅极输出端子的输出电极，其中，栅极输出端子配置成输出第N栅极输出信号。
第二上拉部分可包括第二上拉晶体管，该第二上拉晶体管包括联接至第三节点的控制电极、用于接收时钟信号的输入电极以及联接至配置成输出第N栅极输出信号的栅极输出端子的输出电极。
栅极驱动电路还可包括第一选择晶体管，该第一选择晶体管包括用于接收第一选择信号的控制电极、联接至第一节点的输入电极以及联接至第二节点的输出电极。
栅极驱动电路还可包括第二选择晶体管，该第二选择晶体管包括用于接收第二选择信号的控制电极、联接至第一节点的输入电极以及联接至第三节点的输出电极。
根据栅极驱动电路和包括该栅极驱动电路的显示设备，当显示设备被长时间驱动时，可减少或防止栅极驱动电路的开关元件的阈值电压的偏移。因此，可以减少或防止因开关元件的阈值电压的偏移而导致栅极驱动电路不输出正常栅极信号的显示缺陷。
因此，即使大量使用或驱动显示设备也可提高显示设备的可靠性，并且可以增加显示设备的寿命。
附图说明
通过参照附图对本公开的实施方式进行详细描述，本公开的以上和其他方面将变得更显而易见，在附图中：
图1是示出根据本公开的实施方式的显示设备的框图；
图2是示出图1的栅极驱动器的框图；
图3是示出图1的栅极驱动器和图1的电源电压发生器的栅极信号确定器的框图；
图4是示出图1的栅极驱动器的第N级的等效电路图；
图5是示出图4的栅极驱动器的第N级的输入信号、节点信号和输出信号的波形图；
图6是示出图3的栅极信号确定器的输出信号的波形图；
图7是示出根据本公开的实施方式的显示设备的框图；以及
图8是示出图7的栅极驱动器和图7的驱动控制器的栅极信号确定器的框图。
具体实施方式
通过参照实施方式的详细描述和附图，可以更容易地理解发明构思的特征及实现其的方法。下文中，将参照附图对实施方式进行更详细的描述。然而，所描述的实施方式可以以多种不同形式来实施，并且不应理解为仅限于本文所示出的实施方式。相反地，提供这些实施方式作为示例，以使得本公开将是完善且完整的，并且将向本领域技术人员充分传达本发明构思的方面和特征。因此，可能未对本领域普通技术人员为了完全理解本发明构思的方面和特征所不必需的过程、元件和技术进行描述。除非另作说明，否则所有附图和书面描述中相同的附图标记表示相同的元件，并因而将不重复其描述。此外，可能未示出与实施方式的描述不相关的部件以使描述清楚。附图中，为了清楚，元件、层和区域的相对尺寸可能被夸大。
本文中参照作为实施方式和/或中间结构的示意图的截面图对多种实施方式进行描述。因而，应预期到由例如制造技术和/或容差而导致的与图示形状的偏差。此外，出于描述根据本公开的构思的实施方式的目的，本文所公开的具体结构或功能描述仅为说明性。因此，本文所公开的实施方式不应理解为受限于所示出的区域的特定形状，而是应包括由例如制造引起的形状上的偏差。例如，通常，示出为矩形的植入区将在其边缘处具有圆化或弯曲的特征和/或植入浓度的梯度，而不具有从植入区到非植入区的二元变化。因此，在附图中示出的区域本质上为示意性的，并且它们的形状并不旨在示出装置的区域的实际形状，并且不旨在进行限制。另外，如本领域技术人员将认识到的，所描述的实施方式可以以多种不同方式进行修改，所有方式均不背离本公开的精神或范围。
在详细描述中，出于说明的目的，阐述了诸多具体细节以提供对多种实施方式的深入理解。然而，显而易见的是，可在没有这些具体细节的情况下或通过一个或多个等同布置来实践多种实施方式。在其它示例中，为了避免不必要地模糊多种实施方式，以框图形式示出了公知的结构和装置。
应理解的是，虽然术语“第一”、“第二”、“第三”等可在本文用于描述各种元件、组件、区域、层和/或区段，但这些元件、组件、区域、层和/或区段不应受这些术语的限制。这些术语用来将一个元件、组件、区域、层或区段与另一个元件、组件、区域、层或区段区分开。因此，在不背离本公开的精神和范围的情况下，下面描述的第一元件、第一组件、第一区域、第一层或第一区段可以被称为第二元件、第二组件、第二区域、第二层或第二区段。
应理解的是，当元件、层、区域或组件被称为在另一元件、层、区域或组件“上”，“连接至”或“联接至”另一元件、层、区域或组件时，该元件、层、区域或组件可直接位于所述另一元件、层、区域或组件上，直接连接至或直接联接至另一元件、层、区域或组件，或者可存在一个或多个介于中间的元件、层、区域或组件。然而，“直接连接/直接联接”表示一个组件在没有中间组件的情况下直接连接或联接另一组件。同时，可类似地解释描述组件之间关系的其它表述，诸如“在…之间”、“直接在…之间”或“邻近于”和“紧邻于”。此外，还应理解的是，在元件或层被称为在两个元件或层“之间”时，该元件或层可以是所述两个元件或层之间的唯一元件或层，或者也可存在一个或多个介于中间的元件或层。
在示例中，x轴、y轴和/或z轴不限于直角坐标系的三个轴，并且可以以更广泛的含义进行解释。例如，x轴、y轴和z轴可彼此垂直，或者可以表示彼此不垂直的不同方向。这同样适用于第一方向、第二方向和/或第三方向。
本文所使用的术语仅出于描述具体实施方式的目的，而非旨在限定本公开。除非上下文另有明确说明，否则如本文所使用的，单数形式“一(a)”和“一(an)”旨在也包括复数形式。还应理解的是，术语“包含(comprises)”、“包含(comprising)”、“具有(have)”、“具有(having)”、“包括(includes)”和“包括(including)”当在本说明书中使用时，指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。如本文所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
如本文所使用，术语“基本(substantially)”、“约(about)”、“近似(approximately)”和类似术语用作近似值的术语而非程度的术语，并且旨在说明会由本领域普通技术人员识别出的测量值或计算值的固有偏差。如本文所使用的“约”或“近似”包括在由本领域普通技术人员考虑所讨论的测量和与特定量的测量相关联的误差(即测量系统的限制)而确定的用于特定值的可接受偏差范围内的标注值和平均值。例如，“约”可意味着在一个或多个标准偏差内，或在标注值的±30％、±20％、±10％、±5％内。此外，当描述本公开的实施方式时，“可(may)”的使用表示“本公开的一个或多个实施方式”。
当某一实施方式可被不同地实施时，具体过程顺序可与所描述的顺序不同地执行。例如，两个连续描述的过程可基本同时执行，或者以与所描述的顺序相反的顺序执行。
根据本文描述的本公开实施方式的电子装置或电气装置和/或任何其它相关装置或组件可利用任何合适的硬件、固件(例如，专用集成电路)、软件或软件、固件与硬件的组合来实施。例如，这些装置的多个组件可形成在一个集成电路(IC)芯片上或形成在分离的IC芯片上。此外，这些装置的多个组件可实施在柔性印刷电路膜、带载封装(TCP)、印刷电路板(PCB)上，或形成在一个基底上。此外，这些装置的多个组件可以是在一个或多个计算装置中在一个或多个处理器上运行、执行计算机程序指令并与其它系统组件交互以执行本文所描述的各种功能的进程或线程。计算机程序指令被存储在存储器中，存储器可例如使用诸如随机存取存储器(RAM)的标准存储器装置在计算装置中实施。计算机程序指令也可例如存储在诸如CD-ROM、闪存驱动等的其它非暂时性计算机可读介质中。此外，本领域技术人员应认识到，在不背离本公开的实施方式的精神与范围的情况下，各种计算装置的功能可被组合或集成至单个计算装置中，或者特定计算装置的功能可跨一个或多个其它计算装置进行分配。
除非另外限定，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属的领域的普通技术人员的通常理解的含义相同的含义。还应理解的是，术语，诸如在常用词典中定义的术语，应解释为具有与它们在相关领域和/或本说明书的语境中的含义一致的含义，并且不应以理想化或过于形式化的含义来解释，除非本文中明确地如此限定。
图1是示出根据本公开的实施方式的显示设备的框图。
参照图1，显示设备包括显示面板100和显示面板驱动器。显示面板驱动器包括驱动控制器200、栅极驱动器300、伽马参考电压发生器400、数据驱动器500和电源电压发生器600。
显示面板100具有在其上显示图像的显示区域和与显示区域相邻的外围区域。
显示面板100包括多条栅极线GL、多条数据线DL以及分别连接至栅极线GL和数据线DL的多个像素。栅极线GL在第一方向D1上延伸，并且数据线DL在与第一方向D1交叉的第二方向D2上延伸。
驱动控制器200从外部设备接收输入图像数据IMG和输入控制信号CONT。输入图像数据IMG可包括红色图像数据、绿色图像数据和蓝色图像数据。输入图像数据IMG可包括白色图像数据。输入图像数据IMG可包括品红色图像数据、黄色图像数据和青色图像数据。输入控制信号CONT可包括主时钟信号和数据使能信号。输入控制信号CONT可包括垂直同步信号和水平同步信号。
驱动控制器200基于输入图像数据IMG和输入控制信号CONT生成第一控制信号CONT1、第二控制信号CONT2、第三控制信号CONT3和数据信号DATA。
驱动控制器200基于输入控制信号CONT生成用于控制栅极驱动器300的操作的第一控制信号CONT1，并将第一控制信号CONT1输出至栅极驱动器300。第一控制信号CONT1可包括垂直启动信号和栅极时钟信号。
驱动控制器200基于输入控制信号CONT生成用于控制数据驱动器500的操作的第二控制信号CONT2，并将第二控制信号CONT2输出至数据驱动器500。第二控制信号CONT2可包括水平启动信号和负载信号。
驱动控制器200基于输入图像数据IMG生成数据信号DATA。驱动控制器200将数据信号DATA输出至数据驱动器500。
驱动控制器200基于输入控制信号CONT生成用于控制伽马参考电压发生器400的操作的第三控制信号CONT3，并将第三控制信号CONT3输出至伽马参考电压发生器400。
栅极驱动器300响应于从驱动控制器200接收的第一控制信号CONT1而生成用于驱动栅极线GL的栅极信号。栅极驱动器300将栅极信号顺序地输出至栅极线GL。
栅极驱动器300可直接安装在显示面板100上，或者可以作为带载封装(“TCP”)类型连接至显示面板100。可选地，栅极驱动器300可集成在显示面板100上。
将参照图2至图6对栅极驱动器300的结构进行详细说明。
伽马参考电压发生器400响应于从驱动控制器200接收的第三控制信号CONT3而生成伽马参考电压VGREF。伽马参考电压发生器400将伽马参考电压VGREF提供给数据驱动器500。伽马参考电压VGREF具有与数据信号DATA的电平对应的值。
在实施方式中，伽马参考电压发生器400可位于驱动控制器200中或者位于数据驱动器500中。
数据驱动器500从驱动控制器200接收第二控制信号CONT2和数据信号DATA，并从伽马参考电压发生器400接收伽马参考电压VGREF。数据驱动器500通过使用伽马参考电压VGREF将数据信号DATA转换成具有模拟类型的数据电压。数据驱动器500将数据电压输出至数据线DL。
数据驱动器500可直接安装在显示面板100上，或者可以以TCP类型连接至显示面板100。可选地，数据驱动器500可集成在显示面板100上。
电源电压发生器600可生成显示面板100的电源电压，并可将该电源电压输出至显示面板100。例如，电源电压发生器600可生成公共电压，并可将该公共电压输出至显示面板100。
电源电压发生器600可生成栅极驱动器300的电源电压，并可将该电源电压输出至栅极驱动器300。例如，电源电压发生器600可生成栅极导通电压、第一栅极截止电压和第二栅极截止电压，并将栅极导通电压、第一栅极截止电压和第二栅极截止电压输出至栅极驱动器300。
电源电压发生器600可生成数据驱动器500的电源电压，并可将该电源电压输出至数据驱动器500。
电源电压发生器600可生成驱动控制器200的电源电压，并可将该电源电压输出至驱动控制器200。
图2是示出图1的栅极驱动器300的框图。
参照图1和图2，栅极驱动器300包括移位寄存器，该移位寄存器包括以级联连接进行连接的第一级SRC1至第M级SRCM、第一虚拟级SRCD1和第二虚拟级SRCD2。
第一级SRC1至第M级SRCM分别连接至M条栅极线，并且顺序地将M个栅极信号输出至M条栅极线。第一虚拟级SRCD1控制第(M-1)级SRCM-1和第M级SRCM的操作。第二虚拟级SRCD2控制第M级SRCM和第一虚拟级SRCD1的操作。第一虚拟级SRCD1和第二虚拟级SRCD2可不连接至任何栅极线。例如，第一级SRC1至第M级SRCM、第一虚拟级SRCD1和第二虚拟级SRCD2可顺序地定位。
每个级包括第一时钟端子CT1、第二时钟端子CT2、第一输入端子IN1、第二输入端子IN2、第三输入端子IN3、第一电压端子VT1、第二电压端子VT2、第一输出端子OT1、第二输出端子OT2、第一选择端子TT1和第二选择端子TT2。
第一时钟端子CT1接收第一时钟信号CK1或第二时钟信号CK2，其中，第二时钟信号CK2具有与第一时钟信号CK1的相位不同的相位。第二时钟信号CK2可具有与第一时钟信号CK1的相位反相的相位。例如，奇数级SRC1、SRC3...SRCD1的第一时钟端子CT1接收第一时钟信号CK1，并且偶数级SRC2、SRC4...SRCD2的第一时钟端子CT1接收第二时钟信号CK2。第一时钟信号CK1和第二时钟信号CK2具有栅极导通电压的电平和第一栅极截止电压VSS1的电平。
第二时钟端子CT2接收第一时钟信号CK1或第二时钟信号CK2。例如，奇数级SRC1、SRC3...SRCD1的第二时钟端子CT2接收第二时钟信号CK2，并且偶数级SRC2、SRC4...SRCD2的第二时钟端子CT2接收第一时钟信号CK1。
第一输入端子IN1接收垂直启动信号STV或前一级的进位信号。例如，第一级SRC1的第一输入端子IN1接收垂直启动信号STV。第二级SRC2至第M级SRCM、第一虚拟级SRCD1和第二虚拟级SRCD2的第一输入端子IN1分别接收相应的前一级的进位信号。
第二输入端子IN2接收下一级/后一级的进位信号或垂直启动信号STV。例如，第一级SRC1至第M级SRCM和第一虚拟级SRCD1的第二输入端子IN2分别接收相应的下一级的进位信号。第二虚拟级SRCD2的第二输入端子IN2接收垂直启动信号STV。输入至第二虚拟级SRCD2的第二输入端子IN2的垂直启动信号STV可以是下一帧的垂直启动信号STV。
第三输入端子IN3接收次下一级的进位信号，该次下一级是下一级的下一级(例如，次下一级或下一级之后的一级)或垂直启动信号STV。例如，第一级SRC1至第M级SRCM的第三输入端子IN3分别接收相应的次下一级的进位信号。第一虚拟级SRCD1的第三输入端子IN3接收垂直启动信号STV。输入至第一虚拟级SRCD1的第三输入端子IN3的垂直启动信号STV可以是下一帧的垂直启动信号STV。
第一电压端子VT1接收第一栅极截止电压VSS1。第一栅极截止电压VSS1可具有第一低电平。第一低电平可以是栅极信号的放电电平。
第二电压端子VT2接收第二栅极截止电压VSS2，该第二栅极截止电压VSS2具有比第一低电平低的第二低电平。第二低电平可以是该级的第一节点(例如，图4中的Q1)的放电电平。
第一输出端子OT1电连接至相应的栅极线，并输出栅极信号。第一级SRC1至第M级SRCM的第一输出端子OT1分别输出第一栅极信号至第M栅极信号。第一虚拟级SRCD1和第二虚拟级SRCD2的第一输出端子OT1不输出栅极信号。
第二输出端子OT2输出进位信号。第二输出端子OT2连接至下一级的第一输入端子IN1。另外，第二输出端子OT2连接至前一级的第二输入端子IN2并连接至次前一级的第三输入端子IN3，次前一级是前一级的前一级(例如，前一级之前的一级)。
第一选择端子TT1接收第一选择信号TRC1。第二选择端子TT2接收第二选择信号TRC2。第一选择信号TRC1和第二选择信号TRC2可以是用于选择在该级中生成栅极信号的上拉部分的信号。
在本实施方式中，可以反馈栅极驱动器300的级的栅极输出信号(例如，第一栅极输出信号G1至第M栅极输出信号GM)中的至少一个。虽然在图2中第一栅极输出信号G1被反馈作为经反馈的栅极输出信号GF，但本公开不限于此。另外，可反馈栅极驱动器300的级的多个栅极输出信号。
图3是示出图1的栅极驱动器300和图1的电源电压发生器600的栅极信号确定器620的框图。
参照图1至图3，栅极信号确定器620控制栅极驱动器300的操作。栅极信号确定器620可以将第一选择信号TRC1和第二选择信号TRC2输出至栅极驱动器300。第一选择信号TRC1和第二选择信号TRC2可(例如，分别)选择性地激活栅极驱动器300的级的第一上拉部分和第二上拉部分。
栅极信号确定器620可以从栅极驱动器300接收经反馈的栅极输出信号GF。经反馈的栅极输出信号GF可通过栅极驱动器300的反馈端子FT(参见图4)被反馈。当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器620可确定出栅极驱动器300正常操作。当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器620可确定出栅极驱动器300异常操作。
例如，当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器620可输出第一选择信号TRC1和第二选择信号TRC2以激活栅极驱动器300的第一上拉部分，并禁用栅极驱动器300的第二上拉部分。
例如，当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器620可输出第一选择信号TRC1和第二选择信号TRC2以禁用栅极驱动器300的第一上拉部分，并激活栅极驱动器300的第二上拉部分。
图4是示出图1的栅极驱动器300的第N级的等效电路图。图5是示出图4的栅极驱动器300的第N级的输入信号、节点信号和输出信号的波形图。
参照图1至图5，根据本实施方式的第N级包括上拉控制部分310、第一充电部分320、第一上拉部分330、第二充电部分325、第二上拉部分335、进位部分340、第一下拉部分350、第二下拉部分360和反相部分370。
第N级还可包括第一保持部分381、第二保持部分382、第三保持部分383、第四保持部分384、进位下拉部分385、第五保持部分386以及选择部分390。
上拉控制部分310响应于第一先前进位信号(例如，CR(N-1))将该第一先前进位信号施加至第一节点Q1，该第一先前进位信号是前一级的进位信号和垂直启动信号STV之一。
上拉控制部分310包括第四晶体管T4。第四晶体管T4包括控制电极和输入电极以及输出电极，其中，控制电极和输入电极共同连接至第一输入端子IN1以接收第一先前进位信号(例如，CR(N-1))或垂直启动信号STV，输出电极连接至第一节点Q1。第一节点Q1通过第十九晶体管/第一选择晶体管T19连接至第一充电部分320的一部分，或者通过第二十晶体管/第二选择晶体管T20连接至第二充电部分325的一部分。当高电压的第一先前进位信号或垂直启动信号STV被输入至上拉控制部分310时，第一充电部分320或第二充电部分325充有与高电压对应的第一电压。第四晶体管T4的控制电极可以是栅电极。第四晶体管T4的输入电极可以是源电极。第四晶体管T4的输出电极可以是漏电极。
第一上拉部分330响应于施加至第一节点Q1的信号输出第一时钟信号CK1作为第N栅极输出信号GOUT(N)。
第一上拉部分330包括第一晶体管/第一上拉晶体管T1。第一晶体管T1包括连接至第一节点Q1的控制电极、连接至第一时钟端子CT1的输入电极和连接至输出节点O的输出电极。第一上拉部分330的控制电极连接至第一充电部分320的一部分。输出节点O连接至第一输出端子OT1。
第一充电部分320的第一电容器C1可以是寄生电容器。第一充电部分320的第一端部连接至第二节点Q2，并且第一充电部分320的第二端部连接至输出节点O。例如，第一晶体管T1的控制电极可以是栅电极。第一晶体管T1的输入电极可以是源电极。第一晶体管T1的输出电极可以是漏电极。
如以上所说明的，当通过第一选择信号TRC1使第十九晶体管T19导通时，第一节点Q1可连接至第二节点Q2。
当第一充电部分320处充有的第一电压被施加至第一上拉部分330的控制电极并且高电压的第一时钟信号CK1被输入至第一时钟端子CT1时，第一上拉部分330被自举。本文中，连接至第一上拉部分330的控制电极的第一节点Q1从第一电压升高至升高电压。
当升高电压被施加至第一上拉部分330的控制电极时，第一上拉部分330输出高电压的第一时钟信号CK1作为高电压的第N栅极输出信号GOUT(N)。
第二上拉部分335响应于施加至第一节点Q1的信号而输出第一时钟信号CK1作为第N栅极输出信号GOUT(N)。
第二上拉部分335包括第十八晶体管/第二上拉晶体管T18。第十八晶体管T18包括连接至第三节点Q3的控制电极、连接至第一时钟端子CT1的输入电极以及连接至输出节点O的输出电极。第二上拉部分335的控制电极连接至第二充电部分325的一部分。输出节点O连接至第一输出端子OT1。
第二充电部分325的第十八电容器C18可以是寄生电容器。第二充电部分325的第一端部连接至第三节点Q3，并且第二充电部分325的第二端部连接至输出节点O。例如，第十八晶体管T18的控制电极可以是栅电极。第十八晶体管T18的输入电极可以是源电极。第十八晶体管T18的输出电极可以是漏电极。
如以上所说明的，当通过第二选择信号TRC2而使第二十晶体管T20导通时，第一节点Q1可连接至第三节点Q3。
当第二充电部分325处充有的第一电压被施加至第二上拉部分335的控制电极并且高电压的第一时钟信号CK1被输入至第一时钟端子CT1时，第二上拉部分335被自举。本文中，连接至第二上拉部分335的控制电极的第一节点Q1从第一电压升高至升高电压。
当升高电压被施加至第二上拉部分335的控制电极时，第二上拉部分335输出高电压的第一时钟信号CK1作为高电压的第N栅极输出信号GOUT(N)。
进位部分340响应于施加至第一节点Q1的信号而输出第一时钟信号CK1作为第N进位信号CR(N)。
进位部分340包括第十五晶体管T15。第十五晶体管T15包括通过第十九晶体管T19或第二十晶体管T20连接至第一节点Q1的控制电极、连接至第一时钟端子CT1的输入电极以及连接至第二输出端子OT2的输出电极。当向第一节点Q1施加高电压时，进位部分340将输入至第一时钟端子CT1的高电压的第一时钟信号CK1作为第N进位信号CR(N)输出。例如，第十五晶体管T15的控制电极可以是栅电极。第十五晶体管T15的输入电极可以是源电极。第十五晶体管T15的输出电极可以是漏电极。
第一下拉部分350响应于作为下一级的进位信号的第一下一进位信号(例如，CR(N+1))而将第一节点Q1处的电压下拉到第二栅极截止电压VSS2。
第一下拉部分350可包括第九晶体管T9和第十六晶体管T16。第九晶体管T9包括连接至第二输入端子IN2的控制电极、连接至第一节点Q1的输入电极以及连接至第十六晶体管T16的输出电极。第十六晶体管T16包括共同连接至第九晶体管T9的输出电极的控制电极和输入电极以及连接至第二电压端子VT2的输出电极。当第一下一进位信号(例如CR(N+1))被施加至第二输入端子IN2时，第一下拉部分350将第一节点Q1的电压放电成被施加至第二电压端子VT2的第二栅极截止电压VSS2。例如，第九晶体管T9和第十六晶体管T16的控制电极可以是栅电极。第九晶体管T9和第十六晶体管T16的输入电极可以是源电极。第九晶体管T9和第十六晶体管T16的输出电极可以是漏电极。
第二下拉部分360响应于第一下一进位信号(例如，CR(N+1))而将第N栅极输出信号GOUT(N)下拉到第一栅极截止电压VSS1。
第二下拉部分360包括第二晶体管T2。第二晶体管T2包括连接至第二输入端子IN2的控制电极、连接至输出节点O的输入电极以及连接至第一电压端子VT1的输出电极。当第一下一进位信号(例如CR(N+1))被施加至第二输入端子IN2时，第二下拉部分360将输出节点O的电压放电成被施加至第一电压端子VT1的第一栅极截止电压VSS1。例如，第二晶体管T2的控制电极可以是栅电极。第二晶体管T2的输入电极可以是源电极。第二晶体管T2的输出电极可以是漏电极。
反相部分370基于第一时钟信号CK1和第一栅极截止电压VSS1生成反相信号，以将反相信号输出至第四节点Q4。第四节点Q4被称为反相节点。可选地，反相部分370可基于第一时钟信号CK1和第二栅极截止电压VSS2生成反相信号，以将反相信号输出至第四节点Q4。
反相部分370包括第十二晶体管T12、第七晶体管T7、第十三晶体管T13和第八晶体管T8。第十二晶体管T12包括共同连接至第一时钟端子CT1的控制电极和输入电极以及连接至第十三晶体管T13的输入电极并且连接至第七晶体管T7的控制电极的输出电极。
第七晶体管T7包括连接至第十二晶体管T12的输出电极的控制电极、连接至第一时钟端子CT1的输入电极以及连接至第八晶体管T8的输入电极的输出电极。第七晶体管T7的输出电极连接至第四节点Q4。
第十三晶体管T13包括连接至C节点的控制电极、连接至第十二晶体管T12的输出电极的输入电极以及连接至第一电压端子VT1的输出电极。
第八晶体管T8包括连接至C节点的控制电极、连接至第四节点Q4的输入电极以及连接至第一电压端子VT1的输出电极。
例如，第十二晶体管T12、第七晶体管T7、第十三晶体管T13和第八晶体管T8的控制电极可以是栅电极。第十二晶体管T12、第七晶体管T7、第十三晶体管T13和第八晶体管T8的输入电极可以是源电极。第十二晶体管T12、第七晶体管T7、第十三晶体管T13和第八晶体管T8的输出电极可以是漏电极。
进位下拉部分385响应于第一下一进位信号(例如，CR(N+1))将第N进位信号CR(N)下拉到第二栅极截止电压VSS2。进位下拉部分385包括第十七晶体管T17。第十七晶体管T17包括连接至第二输入端子IN2的控制电极、连接至C节点的输入电极以及连接至第二电压端子VT2的输出电极。例如，第十七晶体管T17的控制电极可以是栅电极。第十七晶体管T17的输入电极可以是源电极。第十七晶体管T17的输出电极可以是漏电极。
第一保持部分381包括第三晶体管T3。第三晶体管T3包括连接至第四节点Q4的控制电极、连接至输出节点O的输入电极以及连接至第一电压端子VT1的输出电极。在栅极输出截止持续时间期间，第一保持部分381响应于第四节点Q4处的信号将输出节点O的电压维持在第一栅极截止电压VSS1中。例如，第三晶体管T3的控制电极可以是栅电极。第三晶体管T3的输入电极可以是源电极。第三晶体管T3的输出电极可以是漏电极。
第二保持部分382可包括第十晶体管T10。第十晶体管T10包括连接至第四节点Q4的控制电极、连接至第一节点Q1的输入电极以及连接至第二电压端子VT2的输出电极。例如，第十晶体管T10的控制电极可以是栅电极。第十晶体管T10的输入电极可以是源电极。第十晶体管T10的输出电极可以是漏电极。
第三保持部分383包括第五晶体管T5。第五晶体管T5包括连接至第一输入端子IN1的控制电极、连接至第四节点Q4的输入电极以及连接至第二电压端子VT2的输出电极。第五晶体管T5的控制电极、输入电极和输出电极可以分别是栅电极、源电极和漏电极。
第四保持部分384包括第六晶体管T6。第六晶体管T6包括连接至第三输入端子IN3的控制电极、连接至第一节点Q1的输入电极以及连接至第二电压端子VT2的输出电极，其中，第三输入端子IN3用于接收第二下一进位信号(例如，CR(N+2)，第二下一进位信号可以是来自下一级之后的一级的进位信号)。第六晶体管T6的控制电极、输入电极和输出电极可以分别是栅电极、源电极和漏电极。
第五保持部分386包括第十一晶体管T11。第十一晶体管T11包括连接至第四节点Q4的控制电极、连接至C节点的输入电极以及连接至第二电压端子VT2的输出电极。第十一晶体管T11的控制电极、输入电极和输出电极可以分别是栅电极、源电极和漏电极。
选择部分390可包括第一选择晶体管/第十九晶体管T19和第二选择晶体管/第二十晶体管T20。
第一选择晶体管T19包括第一选择信号TRC1施加至其的控制电极、连接至第一节点Q1的输入电极以及连接至第二节点Q2的输出电极。
第二选择晶体管T20包括第二选择信号TRC2施加至其的控制电极、连接至第一节点Q1的输入电极以及连接至第三节点Q3的输出电极。
虽然在本示例性实施方式中第N级仅包括第一时钟端子CT1并且仅接收第一时钟信号CK1，但在示例性实施方式中，第N级可包括第一时钟端子CT1和第二时钟端子CT2并且可以接收第一时钟信号CK1和第二时钟信号CK2。
图6是示出图3的栅极信号确定器620的输出信号(第一选择信号TRC1和第二选择信号TRC2)的波形图。
参照图1至图6，栅极信号确定器620从栅极驱动器300的至少一个级接收经反馈的栅极输出信号GF。
当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器620可确定出栅极驱动器300的第一上拉部分330正常操作。因此，在持续时间PD1期间，当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器620将具有激活电平的第一选择信号TRC1和具有禁用电平的第二选择信号TRC2输出至栅极驱动器300。
因此，响应于第一选择信号TRC1和第二选择信号TRC2(例如，在持续时间PD1期间)，第十九晶体管T19导通并且第二十晶体管T20截止，以使得栅极驱动器300使用第一上拉部分330输出栅极输出信号。
当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器620可以确定出栅极驱动器300的第一上拉部分330异常操作。因此，在持续时间PD2期间，当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器620将具有禁用电平的第一选择信号TRC1和具有激活电平的第二选择信号TRC2输出至栅极驱动器300。
因此，响应于第一选择信号TRC1和第二选择信号TRC2(例如，在持续时间PD2期间)，第十九晶体管T19截止并且第二十晶体管T20导通，以使得栅极驱动器300使用第二上拉部分335输出栅极输出信号。
当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极驱动300的第一上拉部分330可能不正常操作。因此，栅极驱动器300可以通过栅极信号确定器620的控制使用第二上拉部分335输出栅极输出信号。
在本实施方式中，栅极信号确定器620可以从栅极驱动器300的级中的一个级接收经反馈的栅极输出信号GF，并且可以控制所有级的第一上拉部分330和第二上拉部分335的操作。可选地，栅极信号确定器620可以从多个级接收多个经反馈的栅极输出信号GF以准确地确定栅极驱动器300的状态。此外，虽然在本实施方式中可以以相同的方式控制所有级的第一上拉部分330和第二上拉部分335的操作，但栅极信号确定器620可以独立地控制级的第一上拉部分330和第二上拉部分335的操作。
在本实施方式中，电源电压发生器600可包括栅极信号确定器620。
根据本实施方式，当显示设备被长时间驱动时，可以减少或防止栅极驱动器300的开关元件(例如，第一晶体管T1)的阈值电压的偏移，从而可以减少或防止因开关元件的阈值电压的偏移而导致栅极驱动器300不输出正常栅极信号的显示缺陷。当第一上拉部分330异常操作时，栅极驱动器300可使用第二上拉部分335而不使用第一上拉部分330来输出栅极输出电压，从而可提高栅极驱动器300的可靠性，并且可以增加显示设备的寿命。
图7是示出根据本公开的实施方式的显示设备的框图。图8是示出图7的栅极驱动器300A和图7的驱动控制器200A的栅极信号确定器220的框图。
除了驱动控制器200A包括栅极信号确定器220之外，根据本实施方式的显示设备与参照图1至图6说明的先前实施方式的显示设备基本相同。因此，将使用相同的附图标记来表示与在图1至图6的先前实施方式中描述的部件相同或相似的部件，并且将省略与以上元件有关的任何重复说明。
参照图2、图4、图6、图7和图8，显示设备包括显示面板100和显示面板驱动器。显示面板驱动器包括驱动控制器200A、栅极驱动器300A、伽马参考电压发生器400、数据驱动器500和电源电压发生器600A。
在本实施方式中，驱动控制器200A可包括栅极信号确定器220。
栅极信号确定器220控制栅极驱动器300A的操作。栅极信号确定器220可以将第一选择信号TRC1和第二选择信号TRC2输出至栅极驱动器300A。第一选择信号TRC1和第二选择信号TRC2可以选择性地激活栅极驱动器300A的级的第一上拉部分和第二上拉部分。
当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器220可以确定出栅极驱动器300A的第一上拉部分330正常操作。因此，在持续时间PD1期间，当经反馈的栅极输出信号GF的高电平等于或大于阈值参考电压时，栅极信号确定器220将具有激活电平的第一选择信号TRC1和具有禁用电平的第二选择信号TRC2输出至栅极驱动器300A。因此，响应于这些相应的第一选择信号TRC1和第二选择信号TRC2，第十九晶体管T19导通并且第二十晶体管T20截止，以使得栅极驱动器300A使用第一上拉部分330输出栅极输出信号。
当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器220可以确定出栅极驱动器300A的第一上拉部分330异常操作。因此，在持续时间PD2期间，当经反馈的栅极输出信号GF的高电平小于阈值参考电压时，栅极信号确定器220将具有禁用电平的第一选择信号TRC1和具有激活电平的第二选择信号TRC2输出至栅极驱动器300A。因此，响应于这些相应的第一选择信号TRC1和第二选择信号TRC2，第十九晶体管T19截止并且第二十晶体管T20导通，以使得栅极驱动器300A使用第二上拉部分335输出栅极输出信号。
根据本实施方式，当显示设备被长时间驱动时，可以减少或防止栅极驱动器300A的开关元件(例如，第一晶体管T1)的阈值电压的偏移，从而可以防止因开关元件的阈值电压的偏移而导致栅极驱动器300A不输出正常栅极信号的显示缺陷。当第一上拉部分330异常操作时，栅极驱动器300A可使用第二上拉部分335而不使用第一上拉部分330输出栅极输出电压，从而可以提高栅极驱动器300A的可靠性，并且可以增加显示设备的寿命。
根据本公开，如上文所说明的，可以提高显示设备的可靠性并且可以增加显示设备的寿命。
前述内容是对本公开的说明，且不应解释为对本公开的限制。虽然已描述了本公开的一些实施方式，但是本领域技术人员将容易理解的是，在实质上不背离本公开的新颖性教导和有益效果的情况下，能够在实施方式中进行许多修改。因此，所有这些修改旨在包括在如权利要求中限定的本公开的范围内。在权利要求中，装置加功能的条款旨在覆盖在本文中描述成执行所记载的功能的结构，并且不仅覆盖结构等同物还覆盖等同的结构。因此，应理解的是，前述内容是对本公开的说明，且不应被解释为受限于所公开的特定实施方式，并且对所公开的实施方式的修改以及其它实施方式旨在包括在所附权利要求的范围内。本公开由所附权利要求以及包括在权利要求中的权利要求的等同限定。

Claims (12)

1.栅极驱动电路，包括：
上拉控制部分，配置成响应于第一先前进位信号将所述第一先前进位信号施加至第一节点，所述第一先前进位信号是先前级中的一个级的进位信号；
第一上拉部分，配置成响应于施加至所述第一节点的信号而输出时钟信号作为第N栅极输出信号；
第二上拉部分，配置成响应于施加至所述第一节点的所述信号而输出所述时钟信号作为所述第N栅极输出信号；
进位部分，配置成响应于施加至所述第一节点的所述信号而输出所述时钟信号作为第N进位信号；
第一下拉部分，配置成响应于第一下一进位信号将所述第一节点处的所述信号下拉到第二栅极截止电压，所述第一下一进位信号是后续级中的一个级的进位信号；
第二下拉部分，配置成响应于所述第一下一进位信号将所述第N栅极输出信号下拉到第一栅极截止电压；以及
反相部分，配置成基于所述时钟信号且基于所述第一栅极截止电压或所述第二栅极截止电压生成反相信号以将所述反相信号输出至反相节点，
其中，所述第一上拉部分和所述第二上拉部分中的一个被选择性地激活，以及
其中，N是正整数。
2.根据权利要求1所述的栅极驱动电路，
其中，所述栅极驱动电路包括多个级，以及
其中，所述级中的至少一个级的栅极输出电压被反馈。
3.根据权利要求1所述的栅极驱动电路，其中，所述第一上拉部分包括第一上拉晶体管，所述第一上拉晶体管包括联接至第二节点的控制电极、用于接收所述时钟信号的输入电极以及联接至栅极输出端子的输出电极，所述栅极输出端子配置成输出所述第N栅极输出信号。
4.根据权利要求3所述的栅极驱动电路，其中，所述第二上拉部分包括第二上拉晶体管，所述第二上拉晶体管包括联接至第三节点的控制电极、用于接收所述时钟信号的输入电极以及联接至配置成输出所述第N栅极输出信号的所述栅极输出端子的输出电极。
5.根据权利要求4所述的栅极驱动电路，还包括第一选择晶体管，所述第一选择晶体管包括用于接收第一选择信号的控制电极、联接至所述第一节点的输入电极以及联接至所述第二节点的输出电极。
6.根据权利要求5所述的栅极驱动电路，还包括第二选择晶体管，所述第二选择晶体管包括用于接收第二选择信号的控制电极、联接至所述第一节点的输入电极以及联接至所述第三节点的输出电极。
7.根据权利要求1所述的栅极驱动电路，还包括进位下拉部分，所述进位下拉部分配置成响应于所述第一下一进位信号将所述第N进位信号下拉到所述第二栅极截止电压。
8.根据权利要求7所述的栅极驱动电路，还包括第一保持部分，所述第一保持部分配置成响应于所述反相信号将所述第N栅极输出信号下拉到所述第一栅极截止电压。
9.根据权利要求8所述的栅极驱动电路，还包括第二保持部分，所述第二保持部分配置成响应于所述反相信号将所述第一节点下拉到所述第二栅极截止电压。
10.根据权利要求9所述的栅极驱动电路，还包括第三保持部分，所述第三保持部分配置成响应于所述第一先前进位信号将所述反相节点下拉到所述第二栅极截止电压。
11.根据权利要求10所述的栅极驱动电路，还包括第四保持部分，所述第四保持部分配置成响应于第二下一进位信号将所述第一节点下拉到所述第二栅极截止电压，所述第二下一进位信号是所述后续级中的一个级的进位信号，并且与所述第一下一进位信号不同。
12.根据权利要求11所述的栅极驱动电路，还包括第五保持部分，所述第五保持部分配置成响应于所述反相信号将所述第N进位信号下拉到所述第二栅极截止电压。
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