CN113851174A - 移位寄存器、驱动电路、显示面板及显示设备 - Google Patents

移位寄存器、驱动电路、显示面板及显示设备 Download PDF

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舒晓青
廖茂颖
李灵通
刘松
陈南豪
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Abstract

本发明公开了一种移位寄存器、驱动电路、显示面板及显示设备，该移位寄存器通过设置第一控制子电路，在第一输入信号、第一时钟信号以及第二时钟信号的控制下，从第一输出端输出第一驱动信号，在此基础上，通过设置第二控制子电路、第三控制子电路以及输出子电路，在第一输入信号、第二输入信号、第一时钟信号以及第二时钟信号的控制下，复用第一控制子电路中第一节点的电压，从第二输出端输出第二驱动信号，从而实现了利用一级移位寄存器同时输出像素电路需要的两种驱动信号，有利于在满足驱动能力的同时减小显示区域的边框宽度。

Description

移位寄存器、驱动电路、显示面板及显示设备
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、驱动电路、显示面板及显示设备。
背景技术
随着电子技术的发展，显示设备广泛应用在各行各业以及各种场景，并且对显示设备的要求也越来越高。其中，窄边框甚至无边框设计成为显示设备的一个重要发展方向。由此，GOA(Gate Driver On Array，阵列基板行驱动电路)技术应运而生，通过将扫描驱动电路制作在显示区周围的基板上，减少外接IC(Integrated Circuit，集成电路)的绑定工序，实现窄边框或无边框的显示产品。
发明内容
本发明提供了一种移位寄存器、驱动电路、显示面板及显示设备，有利于在满足驱动能力的同时减小显示区域的边框宽度。
第一方面，本发明实施例提供了一种移位寄存器，包括：
第一控制子电路，用于根据第一输入端的信号、第一时钟端的信号以及第二时钟端的信号，将第一电源端和/或第二时钟端的电压供应给第一输出端；
第二控制子电路，用于根据所述第一输入端的信号和第二输入端的信号，将所述第一电源端或所述第一控制子电路中第一节点的电压提供给第二节点，其中，所述第一节点为所述第一控制子电路中用于控制所述第二时钟端的电压供应给所述第一输出端的节点；
第三控制子电路，用于根据所述第二节点的电压、所述第一时钟端的信号以及所述第二时钟端的信号，将所述第一电源端或所述第二输入端的电压提供给第三节点；
输出子电路，用于根据所述第二节点和第三节点的电压将所述第一电源端或第二电源端的电压供应给第二输出端。
进一步地，所述第二控制子电路包括：
第一晶体管，连接在所述第一节点和所述第二节点之间，栅极与所述第一输入端连接；以及
并联连接在所述第二节点与所述第一电源端之间的第一电容和第二晶体管，所述第二晶体管的栅极与所述第二输入端连接。
进一步地，所述第二控制子电路还包括：第三晶体管，连接在所述第二晶体管与所述第二节点之间，栅极与所述第一时钟端连接。
进一步地，所述第三控制子电路包括：
第四晶体管，栅极与所述第二节点连接，第一极与所述第一电源端连接，第二极与所述第三节点连接；
第五晶体管，栅极与所述第一时钟端连接，第一极与所述第二输入端连接，第二极与所述第三节点连接；
第二电容，连接在所述第三节点与所述第二时钟端之间。
进一步地，所述第三控制子电路还包括：第六晶体管，连接在所述第四晶体管以及所述第五晶体管的第二极与所述第三节点之间，栅极与所述第二电源端连接。
进一步地，所述输出子电路包括：
第七晶体管，连接在所述第一电源端与所述第二输出端之间，栅极与所述第二节点连接；
第八晶体管，连接在所述第二电源端与所述第二输出端之间，栅极与所述第三节点连接。
进一步地，所述第一输入端的信号为第一输入信号，所述第二输入端的信号为第二输入信号，
所述第二输入信号的上升沿时间在所述第一输入信号的下降沿时间之前，且所述下降沿时间与所述上升沿时间之间的间隔小于或等于一个时钟周期。
进一步地，所述第一控制子电路包括：
输入子电路，用于根据所述第一输入端的信号以及所述第一时钟端的信号，控制所述第一节点和第四节点的电压；
信号处理子电路，用于根据所述第四节点的电压以及所述第二时钟端的信号，控制所述第一节点的电压；
信号输出子电路，用于根据所述第一节点和所述第四节点的电压，将所述第一电源端和/或所述第二时钟端的电压供应给所述第一输出端。
进一步地，所述输入子电路包括：
第九晶体管，第一极与所述第一输入端连接，第二极与所述第一节点连接，栅极与所述第一时钟端连接；
第十晶体管，第一极与所述第四节点连接，第二极与第一时钟端连接，栅极与所述第一节点连接；
第十一晶体管，第一极与所述第二电源端连接，第二极与所述第四节点连接，栅极与所述第一时钟端连接。
进一步地，所述信号输出子电路包括：
第十二晶体管，第一极与所述第一电源端连接，第二极与所述第一输出端连接，栅极与所述第四节点连接；
第十三晶体管，第一极与第一输出端连接，第二极与所述第二时钟端连接，栅极与第五节点连接；
第十四晶体管，第一极与所述第一节点连接，第二极与所述第五节点连接，栅极与所述第二电源端连接；
第三电容，连接在所述第十三晶体管的第一极与所述第五节点之间；
第四电容，连接在所述第一电源端与第四节点之间。
进一步地，所述信号处理子电路包括：
串联连接在所述第一电源端与所述第一节点之间的第十五晶体管和第十六晶体管，所述第十五晶体管的栅极与所述第四节点连接，所述第十六晶体管的栅极与所述第二时钟端连接。
第二方面，本发明实施例提供了一种驱动电路，包括多个依次级联的如第一方面所述的移位寄存器，
第一级所述移位寄存器的第一输入端用于接收起始的第一输入信号，第二输入端用于接收起始的第二输入信号；
第N+2级移位寄存器的第一输入端与第N+1级移位寄存器的第一输出端连接，第二输入端与第N+1级移位寄存器的第二输出端连接，N为大于或等于0的整数。
第三方面，本发明实施例提供了一种显示面板，包括：
多个像素电路，每行像素电路各自连接一根第一驱动线和一根第二驱动线；
第二方面提供的驱动电路，所述驱动电路中每一级移位寄存器的第一输出端与对应像素行的第一驱动线连接，第二输出端与该像素行的第二驱动线连接。
进一步地，所述第一驱动线为行扫描线，所述第二驱动线为发射控制线。
进一步地，所述第一驱动线为正相行扫描线，所述第二驱动线为反相行扫描线。
第四方面，本发明实施例提供了一种显示设备，包括第三方面所述的显示面板。
本发明实施例中提供的技术方案，至少具有如下技术效果或优点：
本发明实施例提供的移位寄存器、驱动电路、显示面板及显示设备，通过设置第一控制子电路，在第一输入信号、第一时钟信号以及第二时钟信号的控制下，从第一输出端输出第一驱动信号，在此基础上，通过设置第二控制子电路、第三控制子电路以及输出子电路，在第一输入信号、第二输入信号、第一时钟信号以及第二时钟信号的控制下，复用第一控制子电路中第一节点的电压，从第二输出端输出第二驱动信号，从而实现了利用一级移位寄存器同时输出像素电路需要的两种驱动信号，这样就可以减少显示设备边框布设的GOA单元数量，有利于在满足驱动能力的同时减小边框负载(loading)以及减小显示区域的边框宽度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例中移位寄存器的结构图；
图2为本发明实施例中一种示例性移位寄存器的电路结构图；
图3为本发明实施例中另一种示例性移位寄存器的电路结构图；
图4为图3所示的移位寄存器的时序图；
图5为图3所示的移位寄存器的输出波形图；
图6为图3所示的移位寄存器的四行输出波形图；
图7为第一示例性时序状态下图2所示的移位寄存器的四行输出波形图；
图8为第二示例性时序状态下图2所示的移位寄存器的四行输出波形图；
图9为第一示例性时序状态下图3所示的移位寄存器的四行输出波形图；
图10为第二示例性时序状态下图3所示的移位寄存器的四行输出波形图；
图11为本发明实施例中驱动电路的结构图；
图12为本发明实施例中显示面板的结构图；
图13为本发明实施例中显示设备的结构图。
具体实施方式
通常来讲，有机发光显示设备包括行扫描驱动器、发射控制器、数据驱动器、像素单元以及时序控制器。时序控制器用于根据外部同步信号为扫描驱动器提供扫描驱动控制信号，为发射控制器提供发射驱动控制信号，以及为数据驱动器提供数据驱动控制信号。行扫描驱动器在接收到扫描驱动控制信号后，输出扫描信号顺序地供应给各行像素单元连接的行扫描线，依次控制各行像素的充电开关器件开启。发射驱动器在接收到发射驱动控制信号后，输出发射控制信号顺序地供应给各行像素单元的发射控制线，对像素的发射时间进行控制。数据驱动器在接收数据驱动控制信号后，将数据信号供应给数据线，对通过扫描信号选择的像素充电。
其中，行扫描驱动器包括级联的多个GateGOA单元，分别为各行像素提供扫描信号，控制相应像素电路中充电开关晶体管的开闭。发射控制器也包括级联的多个EMGOA单元，分别为各行像素提供发射控制信号，控制相应像素电路中OLED的发射控制晶体管的开闭。这样需要布设的GOA单元数量较多，布设面积需求较大，不利于缩减显示设备的边框宽度。
在一种应用场景中，本发明实施例提供的移位寄存器可以应用于有机发光显示设备的像素驱动电路中，替代原本用来输出扫描信号的GateGOA单元和输出发射控制信号的EMGOA单元，通过一级移动寄存器同时输出上述的扫描信号以及发射控制信号。
另外，随着有机发光显示技术的发展，LTPO(Low Temperature PolycrystallineOxide，低温多晶氧化物)技术由于高分辨率、高反应速度、高亮度、高开口率、生产成本低以及功耗低等优势得到了广泛应用。LTPO像素电路在采用多晶硅晶体管的基础上，引入了氧化物晶体管，这就需要像素驱动电路分别提供正相扫描信号和反向扫描信号，实现像素充电的开关。相应地，就需要分别布设产生正相扫描信号的PGate_GOA单元以及产生反相扫描信号的NGate_GOA单元。通常来讲，NGate_GOA单元的电路与上述的EMGOA单元的电路结构相同。
由此，在另一种应用场景中，本发明实施例提供的移位寄存器也可以应用于LTPO像素驱动电路中，替代上述的PGate_GOA单元和NGate_GOA单元，通过一级移动寄存器同时输出正、反相扫描信号。
下面将参照附图详细地描述本公开提供的移位寄存器的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。需要说明的是，下文中，晶体管的第一极和第二极分别为源极和漏极。
请参考图1，为本发明实施例中移位寄存器的结构图。如图1所示，该移位寄存器包括：第一控制子电路110、第二控制子电路120、第三控制子电路130以及输出子电路140。
如图1所示，第一控制子电路110分别与第一输入端、第一时钟端、第二时钟端、第一电源端、第二电源端以及第一输出端连接。第二控制子电路120分别与第一输入端、第二输入端、第一电源端VGH、第二节点N2以及第一控制子电路110的第一节点N1连接。第三控制子电路130分别与第二节点N2、第三节点N3、第一电源端、第一时钟端以及第二时钟端连接。输出子电路140分别与第二节点N2、第三节点N3、第一电源端、第二电源端以及第二输出端连接。
第一输入端用于输入第一输入信号；第二输入端用于输入第二输入信号；第二时钟端用于输入第一时钟信号GCK；第二时钟端用于输入第二时钟信号GCB；第一电源端用于输入第一参考电压VGH，第二电源端用于输入第二参考电压VGL；第一输出端用于输出第一驱动信号GOUT1，第二输出端用于输出第二驱动信号GOUT2。
可以理解的是，第一级移位寄存器的第一输入信号为GSTV1，后续移位寄存器的第一输入信号为上一行移位寄存器输出的第一驱动信号GOUT1。第一级移位寄存器的第二输入信号为GSTV2，后续移位寄存器的第二输入信号为上一行移位寄存器输出的第二驱动信号GOUT2。
第一时钟信号GCK和第二时钟信号GCB具有相同的周期，并且没有重叠的相位。例如，第二时钟信号GCB可以从第一时钟信号GCK移位例如半个周期得到。第一参考电压VGH可以为晶体管栅极的高电平电压，第二参考电压VGL可以为晶体管栅极的低电平电压。
本实施例中，第一驱动信号GOUT1以及第二驱动信号GOUT2可以具体根据实际应用场景确定。举例来讲，第一驱动信号GOUT1可以为上述的扫描信号，第二驱动信号GOUT2可以为上述的发射控制信号。此时，第一驱动信号GOUT1与相关技术中GateGOA单元输出的信号相同，第二驱动信号GOUT2与相关技术中EMGOA单元输出的信号相同。又例如，第一驱动信号GOUT1可以为上述的正相扫描(PGate)信号，第二驱动信号GOUT2可以为上述的反相扫描(NGate)信号。此时，第一驱动信号GOUT1与相关技术中PGate_GOA单元输出的信号相同，第二驱动信号GOUT2与相关技术NGate_GOA单元输出的信号相同。
具体来讲，第二控制子电路120用于根据第一输入端的信号和第二输入端的信号，将第一电源端或第一控制子电路110中第一节点N1的电压提供给第二节点N2。第一节点N1为第一控制子电路110中用于控制第二时钟端的电压供应给第一输出端的节点。
为此，作为一种实施方式，如图2所示，第二控制子电路120可以包括：第一晶体管T1，以及并联连接在第二节点N2与第一电源端之间的第一电容C1和第二晶体管T2。第一晶体管T1连接在第一节点N1和第二节点N2之间，栅极与第一输入端连接。第二晶体管T2的栅极与第二输入端连接。
需要说明的是，具体实施时，可以通过调节GSTV2的高电平时间来调节第二驱动信号GOUT2的高电平时间。并且，由于第一晶体管T1的阻断作用，调节GSTV2的高电平时间并不影响GOUT1的输出。
进一步地，如图3所示，第二控制子电路120还可以包括：第三晶体管T3。第三晶体管T3连接在第二晶体管T2与第二节点N2之间，栅极与第一时钟端连接。这样当GSTV2跳变为第二晶体管T2的栅极导通电平后，需要等待第一时钟端转变为第三晶体管T3的栅极导通电平，使得第三晶体管T3开启，第二晶体管T2才会随之正常开启，使得第一电源端的电压输入到第二节点N2，从而将第一级移位寄存器的第二输出端输出由高电平切换至低电平的时间节点调节至第一时钟端切换为低电平时，从而保证各级移位寄存器的第二输出端输出的稳定性，并放宽了对GSTV2的时序设置要求。
需要说明的是，除了上述示例性结构以外，第二控制子电路120还可以采用其他实现方式，只要能够实现其各自的功能即可。
第三控制子电路130用于根据第二节点N2的电压、第一时钟端的信号以及第二时钟端的信号，将第一电源端或第二输入端的电压提供给第三节点N3。
为此，作为一种实施方式，如图3所示，第三控制子电路130可以包括：第四晶体管T4、第五晶体管T5和第二电容C2。其中，第四晶体管T4的栅极与第二节点N2连接，第一极与第一电源端连接，第二极与第三节点N3连接。第五晶体管T5的栅极与第一时钟端连接，第一极与第二输入端连接，第二极与第三节点N3连接。第二电容C2连接在第三节点N3与第二时钟端之间。由于第二电容C2的自举作用，在没有高电平输入的情况下，第二电容C2第二端的电位在第二时钟端由高电位变为低电位时被拉低，则第二电容C2的第一端的电位也被拉低，即第三节点N3的电位在该时刻被拉低为低电位信号。
进一步地，第三控制子电路130还可以包括：第六晶体管T6。第六晶体管T6连接在第四晶体管T4以及第五晶体管T5的第二极与第三节点N3之间，第六晶体管的栅极与第二电源端连接。这样能够有效地阻断流向第四晶体管T4和第五晶体管T5的自举电压，防止电容自举产生的过低电压造成第四晶体管T4和第五晶体管T5信赖性失效，从而减少异常显示的情况。
需要说明的是，除了上述示例性结构以外，第三控制子电路130还可以采用其他实现方式，只要能够实现其各自的功能即可。
输出子电路140用于根据第二节点N2和第三节点N3的电压，将第一电源端或第二电源端的电压供应给第二输出端，输出第二驱动信号GOUT2。为此，作为一种实施方式，输出子电路140可以包括：第七晶体管T7和第八晶体管T8。第七晶体管T7连接在第一电源端与第二输出端之间，栅极与第二节点N2连接。第八晶体管T8连接在第二电源端与第二输出端之间，栅极与第三节点N3连接。此时，当第二节点N2的电压控制第七晶体管T7导通，第三节点N3的电压控制第八晶体管T8截止时，第二输出端输出高电平；反之，当第二节点N2的电压控制第七晶体管T7截止，第三节点N3的电压控制第八晶体管T8导通时，第二输出端输出低电平。
需要说明的是，除了上述示例性结构以外，输出子电路140还可以采用其他实现方式，只要能够实现其各自的功能即可。
第一控制子电路110用于根据第一输入端的信号、第一时钟端的信号以及第二时钟端的信号，将第一电源端和/或第二时钟端的电压供应给第一输出端，输出第一驱动信号GOUT1。
作为一种实施方式，第一控制子电路110可以包括：输入子电路101、信号处理子电路102以及信号输出子电路103。其中，输入子电路101，用于根据第一输入端的信号以及第一时钟端的信号，控制第一节点N1和第四节点N4的电压。信号处理子电路102，用于根据第四节点N4的电压以及第二时钟端的信号，控制第一节点N1的电压。信号输出子电路103，用于根据第一节点N1和第四节点N4的电压，将第一电源端和/或第二时钟端的电压供应给第一输出端，输出第一驱动信号GOUT1。
作为一种实施方式，如图3所示，输入子电路101可以包括：第九晶体管T9、第十晶体管T10和第十一晶体管T11。第九晶体管T9的第一极与第一输入端连接，第二极与第一节点N1连接，栅极与第一时钟端连接。第十晶体管T10的第一极与第四节点N4连接，第二极与第一时钟端连接，栅极与第一节点N1连接。第十一晶体管T11的第一极与第二电源端连接，第二极与第四节点N4连接，栅极与第一时钟端连接。
如图3所示，信号输出子电路103可以包括：第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第三电容C3和第四电容C4。第十二晶体管T12的第一极与第一电源端连接，第二极与第一输出端连接，栅极与第四节点N4连接。第十三晶体管T13的第一极与第一输出端连接，第二极与第二时钟端连接，栅极与第五节点N5连接。第十四晶体管T14的第一极与第一节点N1连接，第二极与第五节点N5连接，栅极与第二电源端连接。第三电容C3连接在第十三晶体管T13的第一极与第五节点N5之间。第四电容C4连接在第一电源端与第四节点N4之间。其中，通过设置第十四晶体管T14能够阻断流向输入子电路101以及信号处理子电路102的自举电压，能够防止电容自举产生的过低电压会造成输入子电路101以及信号处理子电路102中场效应晶体管的信赖性失效，从而减少异常显示的情况。
如图3所示，信号处理子电路102可以包括：串联连接在第一电源端与第一节点N1之间的第十五晶体管T15和第十六晶体管T16。第十五晶体管T15的栅极与第四节点N4连接，第十六晶体管T16的栅极与第二时钟端连接。当第五节点N5的电压控制第十五晶体管T15导通，且第二时钟端控制第十六晶体管T16导通时，第一电源端的电压输入到第一节点N1，使得第一节点N1为高电平。
需要说明的是，除了上述示例性结构以外，第一控制子电路110还可以采用其他实现方式，只要能够实现其功能即可。
作为一种实施方式，上述的第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16可以均为低电平导通、高电平截止的晶体管，例如，可以均为P型MOS管。
为了更清楚地理解本发明实施例提供的技术方案，下面以GSTV1为扫描驱动控制信号，GSTV2为发射驱动控制信号，第一驱动信号GOUT1为扫描信号，第二驱动信号GOUT2为发射控制信号为例，对图3示出的示例性结构的控制时序进行说明。
图4示出了一种示例性时序图。如图4所示，t1-t9时段的控制时序包括：
t1时段：第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为高电平，GSTV2为低电平；
t2时段：第一时钟信号GCK为高电平，第二时钟信号GCB为低电平，GSTV1为高电平，GSTV2为高电平；
t3时段：第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为低电平，GSTV2为高电平；
t4时段：第一时钟信号GCK为高电平，第二时钟信号GCB为低电平，GSTV1从低电平切换到高电平，GSTV2为高电平；
t5时段：第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为高电平，GSTV2为高电平；
t6时段：第一时钟信号GCK为高电平，第二时钟信号GCB为低电平，GSTV1为高电平，GSTV2为低电平；
t7时段：第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为高电平，GSTV2为低电平；
t8时段：第一时钟信号GCK为高电平，第二时钟信号GCB为低电平，GSTV1为高电平，GSTV2为低电平；
t9时段：第一时钟信号GCK为低电平，第二时钟信号GCB为高电平，GSTV1为高电平，GSTV2为低电平。
需要说明的是，图4中其他未说明的时刻皆为重复时刻，此处就不再做重复说明。并且，为了保证开启充电之前像素电路中的OLED处于非发射状态，GSTV2的上升沿时间在GSTV1的下降沿时间之前。假设GSTV2的上升沿时间与GSTV1的下降沿时间之间的时间间隔为T。作为一种实施方式，时间间隔T可以设置为小于或等于一个时钟周期。这样能够保证第一晶体管T1及时被开启，使得N2节点为低电平开启第四晶体管T4，VGH充入N3节点，避免GCB从高电平切换到低电平时拉低N3节点的电压，开启第八晶体管，导致GOUT2波形异常，从而进一步保证了GOUT2波形的稳定性，有利于画面的正常显示。例如，若固定GSTV2上升沿在t2时段，那么GSTV1下降沿则设定于t4时段之前。具体实施时，若对该时间间隔T有所需求，可通过添加虚拟(dummy)GOA单元解决。
图5示出了图3示出的16T4C电路的输出情况。由图5可以看出，通过一级移位寄存器能够同时输出两种驱动信号，分别为第一驱动信号GOUT1和第二驱动信号GOUT2。进一步地，将多个移位寄存器进行级联，得到各行的输出测试结果，如图6所示。需要说明的是，图6中仅示出了四行(Line1-Line4)的输出结果，从这四行的输出结果来看，本发明实施例提供的移位寄存器对上述两种驱动信号均可以达到移位寄存效果。
另外，为了验证图2示出的15T4C电路以及图3示出的16T4C电路的输出效果，分别对15T4C电路以及16T4C电路在不同GSTV2下降沿时序设置情况下的输出情况进行了测试，得到的输出结果如图7至图10所示。其中，图7示出了GSTV2下降沿靠近GCK下降沿且在GCK下降沿之前的情况下，15T4C电路的四行输出情况。图8示出了GSTV2下降沿靠近GCB下降沿且在GCB下降沿之前的情况下，15T4C电路的四行输出情况。图9示出了GSTV2下降沿靠近GCK下降沿且在GCK下降沿之前的情况下，16T4C电路的四行输出情况。图10示出了GSTV2下降沿靠近GCB下降沿且在GCB下降沿之前的情况下，16T4C电路的四行输出情况。
从图7和图9可以看出，在GSTV2下降沿靠近GCK下降沿且在GCK下降沿之前的情况下，各行GOUT2均输出正常。可以理解的是，无论是15T4C电路还是16T4C电路，在GSTV2下降沿设置在GCK之前时，都是GCK为低电平时，GSTV2低电平输入至N6节点和N3节点，保证输出的GOUT2的下降沿波形正常。GOUT2下降沿波形中，第一段下降由GSTV2低电平输入至N3节点，使第八晶体管T8打开，第二段下降由第二电容C2侧GCB高电平切换到低电平引起，使N3节点电压进一步拉低，第八晶体管T8充分打开。
从图8和图10可以看出，15T4C电路在GSTV2下降沿设置为靠近GCB下降沿且在GCB下降沿之前的情况下，GOUT2输出存在异常。而16T4C电路在GSTV2下降沿设置为靠近GCB下降沿且在GCB下降沿之前的情况下，能够保证各行GOUT2的正常输出。
可以理解的是，对15T4C电路来说，若GSTV2下降沿设置在GCB之前，GSTV2由高电平切换到低电平后，VGH输入到N2节点，N2节点电压由低电平变为高电平，第四晶体管T4关闭。
因此，对于第一行(Line1)来说，GCB由高电平切换到低电平后，N3节点电压被拉低，第八晶体管T8开启，所以在GCB切换为低电平时(t1′时刻)，GOUT2输出即由高向低转变。随后下一时刻(t2′时刻)，GCK为低电平，GSTV2低电平输入N3节点，但是这个低电平无法使第八晶体管T8充分打开，因此还需等到再下一时刻(t3′时刻)GCB由高电平切换到低电平才能输出低电平。
而对于第二行(Line2)来说，当Line1的GOUT2输出由高电平向低电平转换时(t1′时刻)，Line2电路中的第二晶体管T2即逐渐开启，VGH输入N2节点，第四晶体管T4关闭，同时，因为Line2的GCK即Line1的GCB，所以在t1′阶段，Line2的第五晶体管T5处于打开状态，Line1的GOUT2输出也会即时输入到Line2的N3节点，打开第八晶体管T8，因此Line2的GOUT2输出由高电平开始切换至低电平也发生在t1′阶段，随后在t2′阶段随着第二电容C2一端GCB电压的跳变而输出低电平。
因此，GSTV2下降沿设置在GCB之前时，15T4C电路的前两行GOUT2输出波形的下降沿会有一定变形。也就是说，15T4C电路对GSTV2时序的设置有更高的要求。而16T4C电路因为增设了第三晶体管T3，能够将Line1的GOUT2输出由高电平切换至低电平的时间节点调节至GCK切换为低电平时，从而保证各行GOUT2输出的稳定性。
下面就图4示出的t1-t9时段为例，对图3示出的16T4C电路的工作阶段各节点电压变化情况，及对应时刻电路的导通情况进行说明，未列举工作阶段皆为重复阶段。需要说明的是，GSTV1、GSTV2、GCK和GCB的高电平电压为7V，低电平电压为-7V。
在t1时段，GCB为高电平，第十六晶体管T16关闭。GCK为低电平，GSTV1高电平输入至N1节点、N5节点，第十晶体管T10、第十三晶体管T13关闭，VGL输入至N4节点，第十二晶体管T12打开，GOUT1输出高电平，且第三晶体管T3打开。由于GSTV2为低电平，VGH输入至N2节点，第四晶体管T4、第七晶体管T7关闭。此时，N3节点的电压为-4.3V，而VGL的电压为-7V，此时第八晶体管T8未打开，GOUT2延续上一时段的低电平输出。需要说明的是，上一时段，因为GSTV2低电平已输入至N3节点，且GCB电平高切低将N3节点的电压进一步拉低至-12V左右，因此，第八晶体管T8能打开，GOUT2在上一时段输出低电平。
在t2时段，GCK为高电平，第三晶体管T3、第九晶体管T9、第十一晶体管T11以及第五晶体管T5关闭，第三电容C3保持N1节点电压为高电平，第十晶体管T10和第十三晶体管T13关闭。第一电容C1保持N2节点电压为高，第四晶体管T4和第七晶体管T7关闭。GSTV1为高电平，第一晶体管T1关闭。GSTV2为高电平，第二晶体管T2关闭。第四电容C4保持N4节点电压为负，第十二晶体管T12打开，GOUT1输出高电平。由于第二电容C2一侧GCB电压是由高电平切换到低电平，N3节点的负电压进一步拉低，第八晶体管T8打开，GOUT2输出低电平。
在t3时段，GSTV2为高电平，第二晶体管T2关闭。GCB为高电平，第十六晶体管T16关闭。GCK为低电平，第九晶体管T9打开，GSTV1低电平输入至N1节点以及N5节点，第十三晶体管T13打开，GCB高电平和VGH同为GOUT1信号源，GOUT1输出高电平。由于GSTV1为低电平，第一晶体管T1打开，GSTV1低电平写入N2节点。由于N2节点电压为负，第四晶体管T4打开，VGH写入N3节点，第八晶体管T8关闭。同时，由于N2节点电压为负，第七晶体管T7打开，GOUT2输出高电平。
在t4时段，GSTV2为高电平，第二晶体管T2关闭，GSTV1从低电平切换到高电平，第一晶体管T1关闭。由于GCK为高电平，第九晶体管T9、第十一晶体管T11、第五晶体管T5、第三晶体管T3关闭。同时，GCB是从高电平切换到低电平，GOUT1输出低电平，并通过第三电容C3进一步拉低N5节点的电压。这样，N1节点电压为负，第十晶体管T10打开，GCK高电平输入至N4节点，第十二晶体管T12关闭。由于N2节点电压为负，第四晶体管T4打开，VGH输入至N3节点，第八晶体管T8关闭。由于N2节点电压为负，第七晶体管T7打开，GOUT2输出高电平。
在t5时段，GCB为高电平，第十六晶体管T16关闭，GSTV1、GSTV2为高电平，第一晶体管T1和第二晶体管T2关闭。第一电容C1保持N2节点电压为负，第七晶体管T7打开，第四晶体管T4打开，VGH输入至N3节点，第八晶体管T8关闭，GOUT2输出高电平。GCK为低电平，GSTV1高电平输入N1节点、N5节点，第十三晶体管T13、第十晶体管T10关闭，VGL输入N4节点，第十二晶体管T12打开，GOUT1输出高电平。
在t6时段，GCK为高电平，第九晶体管T9、第十一晶体管T11、第五晶体管T5、第三晶体管T3关闭，GSTV1为高，第一晶体管T1关闭。第一电容C1维持N2节点电压为负，第四晶体管T4打开，VGH经第四晶体管T4输出至N3节点，第八晶体管T8关闭。N2节点电压为负，第七晶体管T7打开，GOUT2输出高电平；第四电容C4维持N4节点电压为负，第十二晶体管T12、第十五晶体管T15打开，VGH持续写入N5节点，第十三晶体管T13保持关闭，GOUT1输出高电平。
在t7时段，GCK为低电平，GSTV1高电平输入至N1节点、N5节点，第十三晶体管T13关闭。VGL输入至N4节点，第十二晶体管T12打开，GOUT1输出高电平。GSTV2为低电平，第二晶体管T2打开，GCK为低电平，第三晶体管T3打开，VGH输入至N2节点，第四晶体管T4、第七晶体管T7关闭。同时，GCK为低电平，第五晶体管T5打开，GSTV2低电平输入至N6节点、N3节点，GOUT2输出开始由高电平向低电平切换。
在t8时段，GCK为高电平，第九晶体管T9、第十一晶体管T11、第五晶体管T5、第三晶体管T3关闭，第一电容C1保持N2节点电压为正，第四晶体管T4、第七晶体管T7关闭，由于GCB从高电平切换到低电平，进一步拉低了N3节点电压，第八晶体管T8打开，GOUT2输出低电平。第四电容C4保持N4节点电压为负，第十二晶体管T12、第十五晶体管T15打开，VGH输入N5节点，第十三晶体管T13关闭，GOUT1输出高电平。
在t9时段，GCK为低电平，GSTV1高电平输入N1节点，N5节点，使得N1节点，N5节点的电压为正，第十晶体管T10、第十三晶体管T13关闭，VGL输入N4节点，第十二晶体管T12打开，GOUT1输出高电平。GSTV2为低电平，第二晶体管T2打开，GCK为低电平，第三晶体管T3打开，VGH输入N2节点，第四晶体管T4、第七晶体管T7关闭。GCK为低电平，第五晶体管T5打开，GSTV2低电平输入N3节点，第八晶体管T8打开，GOUT2输出低电平。
由此，本发明实施例提供的移位寄存器，通过一级移位寄存器就能够同时输出像素电路需要的两种驱动信号，这样就可以减少显示设备边框布设的GOA单元数量，有利于在满足驱动能力的同时，减小边框loading以及减小显示区域的边框宽度。并且，各行驱动信号的输出较为稳定，有利于保证显示画面的正常显示。
基于同一发明构思，本发明实施例还提供了一种驱动电路，包括多个依次级联的前述移位寄存器。移位寄存器的具体结构可以参照前述实施例，此处不再赘述。
第一级移位寄存器的第一输入端用于接收起始的第一输入信号GSTV1，第二输入端用于接收起始的第二输入信号GSTV2。而第N+2级移位寄存器的第一输入端与第N+1级移位寄存器的第一输出端连接，第二输入端与第N+1级移位寄存器的第二输出端连接，N为大于或等于0的整数。
具体实施时，如图11所示，假设驱动电路包括N级依次级联的移位寄存器ST1～STN。第一级移位寄存器ST1用于输出第一行像素的第一驱动信号Line1_GOUT1和第二驱动信号Line1_GOUT2；第二级移位寄存器ST2用于输出第二行像素的第一驱动信号Line2_GOUT1和第二驱动信号Line2_GOUT2；第三级移位寄存器ST3用于输出第三行像素的第一驱动信号Line3_GOUT1和第二驱动信号Line3_GOUT2；以此类推；第N级移位寄存器STN用于输出第N行像素的第一驱动信号LineN_GOUT1和第二驱动信号LineN_GOUT2。
以两根时钟线CLK1和CLK2为例，第一级移位寄存器ST1的第一时钟端与第一时钟线CLK1连接；第二时钟端与第二时钟线CLK2连接，第二级移位寄存器ST2的第一时钟端与第二时钟线CLK2连接，第二时钟端与第一时钟线CLK1连接；第三级移位寄存器ST3的第一时钟端与第一时钟线CLK1连接；第二时钟端与第二时钟线CLK2连接；以此类推。
由于本发明实施例所介绍的驱动电路包括的移位寄存器在前述已经进行说明，故而基于本发明实施例所介绍的移位寄存器，本领域所属人员能够了解该驱动电路的具体结构及效果原理，故而在此不再赘述。凡是包括本发明实施例的移位寄存器的驱动电路都属于本发明所欲保护的范围。
基于同一发明构思，本发明实施例还提供了一种显示面板。如图12所示，该显示面板包括：多个像素电路11以及前述实施例提供的驱动电路12。
每行像素电路11各自连接一根第一驱动线和一根第二驱动线。假设显示面板包括N行像素，则对应连接的第一驱动线如图12中示出的S1-SN，第二驱动线如图12中示出的M1-MN。驱动电路12中每一级移位寄存器的第一输出端与对应像素行的第一驱动线连接，第二输出端与该像素行的第二驱动线连接。
可以理解的是，本发明实施例提供的显示面板可以为有机发光显示装置。在一种应用场景中，驱动电路12中每一级移位寄存器输出的第一驱动信号为扫描信号，第二驱动信号为发射控制信号，相应地，第一驱动线为行扫描线，第二驱动线为发射控制线。在另一种应用场景中，驱动电路12中每一级移位寄存器输出的第一驱动信号为正相扫描(PGate)信号，第二驱动信号为反相扫描(NGate)信号，相应地，第一驱动线为正相行扫描线，第二驱动线为反相行扫描线。
需要说明的是，显示面板的其他实施细节可以参照相关技术，此处不做详述。
基于同一发明构思，本发明实施例还提供了一种显示设备。如图13所示，该显示设备1包括前述实施例提供的显示面板10。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。
本领域那些技术人员可以理解，可以对实施例中的装置中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个装置中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。
此外，本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。
应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (16)

1.一种移位寄存器，其特征在于，包括：
第一控制子电路，用于根据第一输入端的信号、第一时钟端的信号以及第二时钟端的信号，将第一电源端和/或第二时钟端的电压供应给第一输出端；
第二控制子电路，用于根据所述第一输入端的信号和第二输入端的信号，将所述第一电源端或所述第一控制子电路中第一节点的电压提供给第二节点，其中，所述第一节点为所述第一控制子电路中用于控制所述第二时钟端的电压供应给所述第一输出端的节点；
第三控制子电路，用于根据所述第二节点的电压、所述第一时钟端的信号以及所述第二时钟端的信号，将所述第一电源端或所述第二输入端的电压提供给第三节点；
输出子电路，用于根据所述第二节点和第三节点的电压将所述第一电源端或第二电源端的电压供应给第二输出端。
2.根据权利要求1所述的移位寄存器，其特征在于，所述第二控制子电路包括：
第一晶体管，连接在所述第一节点和所述第二节点之间，栅极与所述第一输入端连接；以及
并联连接在所述第二节点与所述第一电源端之间的第一电容和第二晶体管，所述第二晶体管的栅极与所述第二输入端连接。
3.根据权利要求2所述的移位寄存器，其特征在于，所述第二控制子电路还包括：
第三晶体管，连接在所述第二晶体管与所述第二节点之间，栅极与所述第一时钟端连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述第三控制子电路包括：
第四晶体管，栅极与所述第二节点连接，第一极与所述第一电源端连接，第二极与所述第三节点连接；
第五晶体管，栅极与所述第一时钟端连接，第一极与所述第二输入端连接，第二极与所述第三节点连接；
第二电容，连接在所述第三节点与所述第二时钟端之间。
5.根据权利要求4所述的移位寄存器，其特征在于，所述第三控制子电路还包括：
第六晶体管，连接在所述第四晶体管以及所述第五晶体管的第二极与所述第三节点之间，栅极与所述第二电源端连接。
6.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：
第七晶体管，连接在所述第一电源端与所述第二输出端之间，栅极与所述第二节点连接；
第八晶体管，连接在所述第二电源端与所述第二输出端之间，栅极与所述第三节点连接。
7.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入端的信号为第一输入信号，所述第二输入端的信号为第二输入信号，
所述第二输入信号的上升沿时间在所述第一输入信号的下降沿时间之前，且所述下降沿时间与所述上升沿时间之间的间隔小于或等于一个时钟周期。
8.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制子电路包括：
输入子电路，用于根据所述第一输入端的信号以及所述第一时钟端的信号，控制所述第一节点和第四节点的电压；
信号处理子电路，用于根据所述第四节点的电压以及所述第二时钟端的信号，控制所述第一节点的电压；
信号输出子电路，用于根据所述第一节点和所述第四节点的电压，将所述第一电源端和/或所述第二时钟端的电压供应给所述第一输出端。
9.根据权利要求8所述的移位寄存器，其特征在于，所述输入子电路包括：
第九晶体管，第一极与所述第一输入端连接，第二极与所述第一节点连接，栅极与所述第一时钟端连接；
第十晶体管，第一极与所述第四节点连接，第二极与第一时钟端连接，栅极与所述第一节点连接；
第十一晶体管，第一极与所述第二电源端连接，第二极与所述第四节点连接，栅极与所述第一时钟端连接。
10.根据权利要求8所述的移位寄存器，其特征在于，所述信号输出子电路包括：
第十二晶体管，第一极与所述第一电源端连接，第二极与所述第一输出端连接，栅极与所述第四节点连接；
第十三晶体管，第一极与第一输出端连接，第二极与所述第二时钟端连接，栅极与第五节点连接；
第十四晶体管，第一极与所述第一节点连接，第二极与所述第五节点连接，栅极与所述第二电源端连接；
第三电容，连接在所述第十三晶体管的第一极与所述第五节点之间；
第四电容，连接在所述第一电源端与第四节点之间。
11.根据权利要求8所述的移位寄存器，其特征在于，所述信号处理子电路包括：
串联连接在所述第一电源端与所述第一节点之间的第十五晶体管和第十六晶体管，所述第十五晶体管的栅极与所述第四节点连接，所述第十六晶体管的栅极与所述第二时钟端连接。
12.一种驱动电路，其特征在于，包括多个依次级联的如权利要求1-11中任一项所述的移位寄存器，
第一级所述移位寄存器的第一输入端用于接收起始的第一输入信号，第二输入端用于接收起始的第二输入信号；
第N+2级移位寄存器的第一输入端与第N+1级移位寄存器的第一输出端连接，第二输入端与第N+1级移位寄存器的第二输出端连接，N为大于或等于0的整数。
13.一种显示面板，其特征在于，包括：
多个像素电路，每行像素电路各自连接一根第一驱动线和一根第二驱动线；
权利要求12所述的驱动电路，所述驱动电路中每一级移位寄存器的第一输出端与对应像素行的第一驱动线连接，第二输出端与该像素行的第二驱动线连接。
14.根据权利要求13所述的显示面板，其特征在于，所述第一驱动线为行扫描线，所述第二驱动线为发射控制线。
15.根据权利要求13所述的显示面板，其特征在于，所述第一驱动线为正相行扫描线，所述第二驱动线为反相行扫描线。
16.一种显示设备，其特征在于，包括：权利要求13-15中任一项所述的显示面板。
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