CN102426817B - 移位寄存器电路 - Google Patents

Abstract

本发明公开一种移位寄存器电路包含多级移位寄存器以提供多个栅极信号，每一级移位寄存器包含输入单元、电压提升单元、单向导通单元、驱动单元及下拉单元。输入单元用来根据第一输入信号以输出前置驱动控制电压。电压提升单元用来根据系统时钟的上升沿以提升前置驱动控制电压。单向导通单元用来对前置驱动控制电压执行单向导通运作以输出驱动控制电压。驱动单元用来根据驱动控制电压与系统时钟以输出对应栅极信号。下拉单元用来根据第二输入信号以下拉对应栅极信号、驱动控制电压及前置驱动控制电压。

Description

移位寄存器电路

技术领域

本发明涉及一种移位寄存器电路，尤指一种具高驱动能力的移位寄存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，据以改变液晶层的透光性，再配合背光模块所提供的光源以显示影像。一般而言，液晶显示装置包含多个像素单元、源极驱动器以及移位寄存器电路。源极驱动器用来提供多个数据信号至多个像素单元。移位寄存器电路包含多级移位寄存器以产生多个栅极信号馈入多个像素单元，从而控制多个数据信号的写入运作。因此，移位寄存器电路即为控制数据信号写入操作的关键性元件。

基本上，移位寄存器电路包含多级移位寄存器，每一级移位寄存器具有用来根据驱动控制电压以输出栅极信号的驱动单元，其中驱动控制电压的第一次电压提升利用前一级移位寄存器输出的栅极信号脉冲而进行，至于驱动控制电压的第二次电压提升则利用系统时钟上升沿通过驱动单元的驱动晶体管的元件电容耦合效应而进行，亦即驱动晶体管兼具栅极信号输出运作与驱动控制电压提升运作的功能。然而，在上述移位寄存器电路的公知设计中，驱动晶体管的元件电容耦合效应并无法有效地用来进行驱动控制电压的第二次电压提升运作，亦即驱动控制电压在第二次电压提升后仍无法达到足够高电压以使驱动单元具有高驱动能力与高信号传输能力，所以液晶显示装置就无法提供高显示质量。此外，若为降低液晶显示装置的制造成本而将移位寄存器电路整合于包含像素阵列的显示面板上，亦即基于GOA(Gate-driver On Array)架构将移位寄存器电路的多级移位寄存器配合多条栅极线而依序设置于显示面板的相当狭长的边框区域，则驱动单元的低信号传输能力难以使液晶显示装置具有低温开机快速启动的优点。

发明内容

依据本发明的实施例，公开一种移位寄存器电路，用以提供多个栅极信号至多条栅极线。此种移位寄存器电路包含多级移位寄存器，每一级移位寄存器包含输入单元、电压提升单元、单向导通单元、储能单元、驱动单元、及下拉单元。输入单元用来根据第一输入信号以输出前置驱动控制电压。电连接于输入单元的电压提升单元用来根据系统时钟的上升沿以提升前置驱动控制电压。电连接于电压提升单元的单向导通单元用来对前置驱动控制电压执行单向导通运作以输出驱动控制电压。电连接于单向导通单元的储能单元用来根据驱动控制电压执行充电/放电程序。电连接于储能单元与对应栅极线的驱动单元用来根据驱动控制电压与系统时钟以输出对应栅极信号至对应栅极线。电连接于储能单元与对应栅极线的下拉单元用来根据第二输入信号以下拉对应栅极信号与驱动控制电压。在上述移位寄存器电路的运作中，当下拉单元根据第二输入信号下拉驱动控制电压时，下拉单元并通过单向导通单元的单向导通运作以下拉前置驱动控制电压。

本发明移位寄存器电路通过电压提升单元的高效率第二次电压提升可将驱动控制电压提升至约为系统时钟的高电位电压的二倍，从而显著提高驱动单元的驱动能力以改善显示质量，并可增强各级移位寄存器间的信号传输能力以达到低温开机快速启动的目的。

附图说明

图1为本发明第一实施例的移位寄存器电路的示意图；

图2为图1所示的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴；

图3为本发明第二实施例的移位寄存器电路的示意图；

图4为本发明第三实施例的移位寄存器电路的示意图；

图5为本发明第四实施例的移位寄存器电路的示意图。

其中，附图标记

100、200、300、400、500         移位寄存器电路

101                             第(N-1)级移位寄存器

102                             第N级移位寄存器

103                             第(N+1)级移位寄存器

110                             输入单元

111、311                        第一晶体管

115、215、415                   电压提升单元

116                             第一电容

120                             单向导通单元

121                             第三晶体管

125、225、425                   储能单元

126                             第二电容

130                             驱动单元

131                             第五晶体管

140、340                        下拉单元

141、341                        第六晶体管

142、342                        第七晶体管

180                             辅助单元

181                             辅助晶体管

216、416                        第二晶体管

226、426                        第四晶体管

335                             进位单元

336                             第九晶体管

343                             第八晶体管

CK1                             第一系统时钟

CK2                             第二系统时钟

GLn-1、GLn、GLn+1               栅极线

SGn-2、SGn-1、SGn、SGn+1、SGn+2 栅极信号

STn-2、STn-1、STn、STn+1        启始脉冲信号

T1、T2、T3、T4                  时段

Vh1    第一高电压

Vh2    第二高电压

Vh3    第三高电压

VPn    前置驱动控制电压

VQn    驱动控制电压

Vss    电源电压

具体实施方式

下文依本发明移位寄存器电路，特举实施例配合所附附图作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图1为本发明第一实施例的移位寄存器电路的示意图。如图1所示，移位寄存器电路100包含多级移位寄存器，为方便说明，移位寄存器电路100只显示第(N-1)级移位寄存器101、第N级移位寄存器102以及第(N+1)级移位寄存器103，其中只有第N级移位寄存器102显示内部功能单元架构，其余级移位寄存器类似于第N级移位寄存器102，不另赘述。在移位寄存器电路100的运作中，第N级移位寄存器102用来根据第(N-1)级移位寄存器101产生的栅极信号SGn-1、第(N+1)级移位寄存器103产生的栅极信号SGn+1、第一系统时钟CK1及电源电压Vss以产生栅极信号SGn馈入至栅极线GLn，其余级移位寄存器可同理类推。请注意，图1所示的第二系统时钟CK2反相于第一系统时钟CK1，但移位寄存器电路100所进行的栅极信号扫描运作并不限于上述二系统时钟机制，譬如亦可基于公知四系统时钟机制以进行栅极信号扫描运作。

第N级移位寄存器102包含输入单元110、电压提升单元115、单向导通单元120、储能单元125、驱动单元130、下拉单元140、以及辅助单元180。电连接于第(N-1)级移位寄存器101的输入单元110用来根据栅极信号SGn-1以输出前置驱动控制电压VPn。电连接于输入单元110的电压提升单元115系用来根据第一系统时钟CK1的上升沿以提升前置驱动控制电压VPn。电连接于电压提升单元115的单向导通单元120用来对前置驱动控制电压VPn执行单向导通运作以输出驱动控制电压VQn。电连接于单向导通单元120的储能单元125用来根据驱动控制电压VQn执行充电/放电程序，据以储存驱动控制电压VQn。电连接于储能单元125与栅极线GLn的驱动单元130用来根据驱动控制电压VQn与第一系统时钟CK1以输出栅极信号SGn至栅极线GLn。电连接于第(N+1)级移位寄存器103、储能单元125与栅极线GLn的下拉单元140用来根据栅极信号SGn+1以下拉栅极信号SGn与驱动控制电压VQn。当下拉单元140根据栅极信号SGn+1下拉驱动控制电压VQn时，下拉单元140并通过单向导通单元120的单向导通运作以下拉前置驱动控制电压VPn。电连接于栅极线GLn的辅助单元180用来在驱动单元130对栅极信号SGn进行上拉运作之前，通过漏电流机制将栅极信号SGn拉低，据以使驱动单元130可更顺利地执行上拉运作。

在图1的实施例中，输入单元110包含第一晶体管111，电压提升单元115包含第一电容116，单向导通单元120包含第三晶体管121，储能单元125包含第二电容126，驱动单元130包含第五晶体管131，下拉单元140包含第六晶体管141与第七晶体管142，辅助单元180包含辅助晶体管181。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)、场效应晶体管(Field Effect Transistor)或其它具开关切换功能的元件。

第一晶体管111包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N-1)级移位寄存器101以接收栅极信号SGn-1，第二端用来输出前置驱动控制电压VPn。第一电容116具有一电连接于第一晶体管111的第二端的第一端、及一用来接收第一系统时钟CK1的第二端。第三晶体管121包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第一电容116的第一端，第二端用来输出驱动控制电压VQn。第二电容126具有一电连接于第三晶体管121的第二端的第一端、及一用来接收电源电压Vss的第二端。第五晶体管131具有一用来接收第一系统时钟CK1的第一端、一电连接于第二电容126的第一端的栅极端、及一电连接于栅极线GLn的第二端。第六晶体管141包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位寄存器103以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第七晶体管142包含第一端、第二端与栅极端，其中第一端电连接于第二电容126的第一端，栅极端电连接于第(N+1)级移位寄存器103以接收栅极信号SGn+1，第二端用来接收电源电压Vss。辅助晶体管181包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，第二端与栅极端均用来接收电源电压Vss。

图2为图1所示的移位寄存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图2中，由上往下的信号分别为第一系统时钟CK1、第二系统时钟CK2、栅极信号SGn-1、前置驱动控制电压VPn、驱动控制电压VQn、栅极信号SGn、以及栅极信号SGn+1。如图2所示，于时段T1内，栅极信号SGn-1的高电位电压可导通第一晶体管111，据以执行第一次电压提升而将前置驱动控制电压VPn上拉至第一高电压Vh1，并进而通过第三晶体管121将驱动控制电压VQn上拉至约为第一高电压Vh1。于时段T2内，第一系统时钟CK1的电压上升沿可通过第一电容116的耦合效应以执行第二次电压提升而将前置驱动控制电压VPn从第一高电压Vh1提升至第二高电压Vh2，并进而通过第三晶体管121将驱动控制电压VQn上拉至约为第二高电压Vh2以导通第五晶体管131，从而输出具高电位电压的栅极信号SGn。此外，于时段T1内，电源电压Vss可通过辅助晶体管181的漏电流将栅极信号SGn拉低，据以使第五晶体管131在时段T2内可更顺利地导通以进行上拉运作。于时段T3内，栅极信号SGn+1的高电位电压可导通第六晶体管141以下拉栅极信号SGn至电源电压Vss，并导通第七晶体管142以下拉驱动控制电压VQn至电源电压Vss，同时亦通过第三晶体管121将前置驱动控制电压VPn下拉至电源电压Vss。于时段T4内，第一系统时钟CK1的电压上升沿可通过第一电容116的耦合效应将前置驱动控制电压VPn从电源电压Vss上拉至第三高电压Vh3，并进而通过第三晶体管121将驱动控制电压VQn从电源电压Vss上拉至约为第三高电压Vh3。

请注意，由于第一电容116的耦合效应可据以进行高效率的第二次电压提升，故驱动控制电压VQn在时段T2内可被提升至约为系统时钟的高电位电压的二倍，从而显著提高驱动单元130的驱动能力以改善显示质量，并可增强各级移位寄存器间的信号传输能力以达到低温开机快速启动的目的。

图3为本发明第二实施例的移位寄存器电路的示意图。如图3所示，移位寄存器电路200包含多级移位寄存器，为方便说明，移位寄存器电路200只显示第(N-1)级移位寄存器201、第N级移位寄存器202以及第(N+1)级移位寄存器203，其中只有第N级移位寄存器202显示内部功能单元架构，其余级移位寄存器类似于第N级移位寄存器202，不另赘述。在移位寄存器电路200的运作中，第N级移位寄存器202用来根据第(N-1)级移位寄存器201产生的栅极信号SGn-1、第(N+1)级移位寄存器203产生的栅极信号SGn+1、第一系统时钟CK1及电源电压Vss以产生栅极信号SGn馈入至栅极线GLn，其余级移位寄存器可同理类推。请注意，图3所示的第二系统时钟CK2反相于第一系统时钟CK1，但移位寄存器电路200所进行的栅极信号扫描运作并不限于上述二系统时钟机制，譬如亦可基于公知四系统时钟机制以进行栅极信号扫描运作。

第N级移位寄存器202类似于图1所示的第N级移位寄存器102，主要差异在于将电压提升单元115置换为电压提升单元215，并将储能单元125置换为储能单元225。在图3的实施例中，电压提升单元215包含第二晶体管216，储能单元225包含第四晶体管226。第二晶体管216包含第一端、第二端与栅极端，其中第一端及第二端均用来接收第一系统时钟CK1，栅极端电连接于第一晶体管111的第二端，故第二晶体管216的第一端电容(栅漏极电容)与第二端电容(栅源极电容)被并联，据以对前置驱动控制电压VPn进行高效率的第二次电压提升。第四晶体管226包含第一端、第二端与栅极端，其中第一端及第二端均用来接收电源电压Vss，栅极端电连接于第三晶体管121的第二端，故第四晶体管226的第一端电容(栅漏极电容)与第二端电容(栅源极电容)被并联以有效储存驱动控制电压VQn。基本上，第二晶体管216的栅源极电容与栅漏极电容的并联电容等效于图1所示的第一电容116，且第四晶体管226的栅源极电容与栅漏极电容的并联电容等效于图1所示的第二电容126，亦即移位寄存器电路200的运作实质上同于移位寄存器电路100的运作，所以移位寄存器电路200也具有高栅极信号驱动能力以改善显示质量，并具有高信号传输能力以达到低温开机快速启动的目的。

图4为本发明第三实施例的移位寄存器电路的示意图。如图4所示，移位寄存器电路300包含多级移位寄存器，为方便说明，移位寄存器电路300只显示第(N-1)级移位寄存器301、第N级移位寄存器302以及第(N+1)级移位寄存器303，其中只有第N级移位寄存器302显示内部功能单元架构，其余级移位寄存器类似于第N级移位寄存器302，不另赘述。在移位寄存器电路300的运作中，第N级移位寄存器302用来根据第(N-1)级移位寄存器301产生的启始脉冲信号STn-1、第(N+1)级移位寄存器303产生的栅极信号SGn+1、第一系统时钟CK1及电源电压Vss以产生栅极信号SGn与启始脉冲信号STn，其余级移位寄存器可同理类推。请注意，图4所示的第二系统时钟CK2反相于第一系统时钟CK1，但移位寄存器电路300所进行的栅极信号扫描运作并不限于上述二系统时钟机制，譬如亦可基于公知四系统时钟机制以进行栅极信号扫描运作。

第N级移位寄存器302类似于图1所示的第N级移位寄存器102，主要差异在于将输入单元110置换为输入单元310，将下拉单元140置换为下拉单元340，并另包含进位单元335。电连接于第(N-1)级移位寄存器301的输入单元310用来根据启始脉冲信号STn-1以输出前置驱动控制电压VPn。电连接于储能单元125的进位单元335用来根据驱动控制电压VQn与第一系统时钟CK1以输出启始脉冲信号STn。电连接于第(N+1)级移位寄存器303、储能单元125、进位单元335与栅极线GLn的下拉单元340用来根据栅极信号SGn+1以下拉栅极信号SGn、驱动控制电压VQn与启始脉冲信号STn。当下拉单元340根据栅极信号SGn+1下拉驱动控制电压VQn时，下拉单元340并通过单向导通单元120的单向导通运作以下拉前置驱动控制电压VPn。在图4的实施例中，输入单元310包含第一晶体管311，下拉单元340包含第六晶体管341、第七晶体管342与第八晶体管343，进位单元335包含第九晶体管336。

第一晶体管311包含第一端、第二端与栅极端，其中第一端与栅极端电连接于第(N-1)级移位寄存器301以接收启始脉冲信号STn-1，第二端用来输出前置驱动控制电压VPn。第九晶体管336具有一用来接收第一系统时钟CK1的第一端、一电连接于第二电容126的第一端的栅极端、及一用来输出启始脉冲信号STn的第二端。第六晶体管341包含第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位寄存器303以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第七晶体管342包含第一端、第二端与栅极端，其中第一端电连接于第二电容126的第一端，栅极端电连接于第六晶体管341的栅极端，第二端用来接收电源电压Vss。第八晶体管343包含第一端、第二端与栅极端，其中第一端电连接于第九晶体管336的第二端，栅极端电连接于第六晶体管341的栅极端，第二端用来接收电源电压Vss。在另一实施例中，第六晶体管341的栅极端电连接于第(N+1)级移位寄存器303以接收启始脉冲信号STn+1，亦即下拉单元340可根据启始脉冲信号STn+1以下拉栅极信号SGn、驱动控制电压VQn、前置驱动控制电压VPn与启始脉冲信号STn。基本上，启始脉冲信号STn-1的波形实质上同于栅极信号SGn-1的波形，启始脉冲信号STn的波形实质上同于栅极信号SGn的波形，且启始脉冲信号STn+1的波形实质上同于栅极信号SGn+1的波形，亦即移位寄存器电路300的运作实质上同于移位寄存器电路100的运作，所以移位寄存器电路300也具有高栅极信号驱动能力以改善显示质量，并具有高信号传输能力以达到低温开机快速启动的目的。

图5为本发明第四实施例的移位寄存器电路的示意图。如图5所示，移位寄存器电路400包含多级移位寄存器，为方便说明，移位寄存器电路400只显示第(N-1)级移位寄存器401、第N级移位寄存器402以及第(N+1)级移位寄存器403，其中只有第N级移位寄存器402显示内部功能单元架构，其余级移位寄存器类似于第N级移位寄存器402，不另赘述。在移位寄存器电路400的运作中，第N级移位寄存器402用来根据第(N-1)级移位寄存器401产生的启始脉冲信号STn-1、第(N+1)级移位寄存器403产生的栅极信号SGn+1、第一系统时钟CK1及电源电压Vss以产生栅极信号SGn与启始脉冲信号STn，其余级移位寄存器可同理类推。请注意，图5所示的第二系统时钟CK2反相于第一系统时钟CK1，但移位寄存器电路400所进行的栅极信号扫描运作并不限于上述二系统时钟机制，譬如亦可基于公知四系统时钟机制以进行栅极信号扫描运作。

第N级移位寄存器402类似于图4所示的第N级移位寄存器302，主要差异在于将电压提升单元115置换为电压提升单元415，并将储能单元125置换为储能单元425。在图5的实施例中，电压提升单元415包含第二晶体管416，储能单元425包含第四晶体管426。第二晶体管416包含第一端、第二端与栅极端，其中第一端及第二端均用来接收第一系统时钟CK1，栅极端电连接于第一晶体管311的第二端，故第二晶体管416的第一端电容(栅漏极电容)与第二端电容(栅源极电容)被并联，据以对前置驱动控制电压VPn进行高效率的第二次电压提升。第四晶体管426包含第一端、第二端与栅极端，其中第一端及第二端均用来接收电源电压Vss，栅极端电连接于第三晶体管121的第二端，故第四晶体管426的第一端电容(栅漏极电容)与第二端电容(栅源极电容)被并联以有效储存驱动控制电压VQn。基本上，第二晶体管416的栅源极电容与栅漏极电容的并联电容等效于图4所示的第一电容116，且第四晶体管426的栅源极电容与栅漏极电容的并联电容等效于图4所示的第二电容126，亦即移位寄存器电路400的运作实质上同于移位寄存器电路300的运作，所以移位寄存器电路400也具有高栅极信号驱动能力以改善显示质量，并具有高信号传输能力以达到低温开机快速启动的目的。

综上所述，在本发明移位寄存器电路的运作中，通过电压提升单元的高效率第二次电压提升可将驱动控制电压提升至约为系统时钟的高电位电压的二倍，从而显著提高驱动单元的驱动能力以改善显示质量，并可增强各级移位寄存器间的信号传输能力以达到低温开机快速启动的目的。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (34)

1.一种移位寄存器电路，其特征在于，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，这些级移位寄存器的一第N级移位寄存器包含：

一输入单元，用来根据一第一输入信号以输出一前置驱动控制电压；

一电压提升单元，电连接于该输入单元，该电压提升单元用来根据一系统时钟的上升沿以提升该前置驱动控制电压；

一单向导通单元，电连接于该电压提升单元，该单向导通单元用来对该前置驱动控制电压执行单向导通运作以输出一驱动控制电压；

一储能单元，电连接于该单向导通单元，该储能单元用来根据该驱动控制电压执行一充电/放电程序；

一驱动单元，电连接于该储能单元与这些栅极线的一第N栅极线，该驱动单元用来根据该驱动控制电压与该系统时钟以输出这些栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；以及

一下拉单元，电连接于该储能单元与该第N栅极线，该下拉单元用来根据一第二输入信号以下拉该第N栅极信号与该驱动控制电压；

其中该电压提升单元包含：一第一电容，具有一电连接于该输入单元与该单向导通单元的第一端、及一用来接收该系统时钟的第二端。

2.根据权利要求1所述的移位寄存器电路，其特征在于，其中该输入单元包含：

一第一晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该前置驱动控制电压的第二端。

3.根据权利要求2所述的移位寄存器电路，其特征在于，其中该第一晶体管的第一端电连接于这些级移位寄存器的一第(N-1)级移位寄存器以接收这些栅极信号的一第(N-1)栅极信号。

4.根据权利要求1所述的移位寄存器电路，其特征在于，其中该单向导通单元包含：

一第三晶体管，具有一电连接于该输入单元与该电压提升单元的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端。

5.根据权利要求1所述的移位寄存器电路，其特征在于，其中该储能单元包含：

一第二电容，具有一电连接于该单向导通单元与该驱动单元的第一端、及一用来接收一电源电压的第二端。

6.根据权利要求1所述的移位寄存器电路，其特征在于，其中该储能单元包含：

一第四晶体管，具有一电连接于该单向导通单元与该驱动单元的栅极端、一用来接收一电源电压的第一端、及一电连接于该第一端的第二端。

7.根据权利要求1所述的移位寄存器电路，其特征在于，其中该驱动单元包含：

一第五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N栅极信号的第二端。

8.根据权利要求1所述的移位寄存器电路，其特征在于，其中该下拉单元包含：

一第六晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；以及

一第七晶体管，具有一电连接于该储能单元与该驱动单元的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

9.根据权利要求8所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收这些栅极信号的一第N+1栅极信号。

10.根据权利要求1所述的移位寄存器电路，其特征在于，其中该第N级移位寄存器还包含：

一进位单元，电连接于该储能单元，该进位单元用来根据该驱动控制电压与该系统时钟以输出一第N启始脉冲信号；

其中该下拉单元进一步用来根据该第二输入信号以下拉该第N启始脉冲信号。

11.根据权利要求10所述的移位寄存器电路，其特征在于，其中该输入单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于这些级移位寄存器的一第N-1级移位寄存器以接收一第N-1启始脉冲信号，该栅极端电连接于该第一端，该第二端用来输出该前置驱动控制电压。

12.根据权利要求10所述的移位寄存器电路，其特征在于，其中该进位单元包含：

一第九晶体管，具有一用来接收该系统时钟的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N启始脉冲信号的第二端。

13.根据权利要求12所述的移位寄存器电路，其特征在于，其中该下拉单元包含：

一第六晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；

一第七晶体管，具有一电连接于该储能单元与该驱动单元的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端；以及

一第八晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

14.根据权利要求13所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收这些栅极信号的一第N+1栅极信号。

15.根据权利要求13所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收一第N+1启始脉冲信号。

16.根据权利要求1所述的移位寄存器电路，其特征在于，其中该第N级移位寄存器还包含：

一辅助单元，电连接于该第N栅极线，该辅助单元用来在该驱动单元对该第N栅极信号进行一上拉运作之前，通过漏电流机制将该第N栅极信号拉低，据以使该驱动单元可更顺利地执行该上拉运作。

17.根据权利要求16所述的移位寄存器电路，其特征在于，其中该辅助单元包含：

一辅助晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第二端，该第二端用来接收一电源电压。

18.一种移位寄存器电路，其特征在于，用以提供多个栅极信号至多条栅极线，该移位寄存器电路包含多级移位寄存器，这些级移位寄存器的一第N级移位寄存器包含：

一输入单元，用来根据一第一输入信号以输出一前置驱动控制电压；

一电压提升单元，电连接于该输入单元，该电压提升单元用来根据一系统时钟的上升沿以提升该前置驱动控制电压；

一单向导通单元，电连接于该电压提升单元，该单向导通单元用来对该前置驱动控制电压执行单向导通运作以输出一驱动控制电压；

一储能单元，电连接于该单向导通单元，该储能单元用来根据该驱动控制电压执行一充电/放电程序；

一驱动单元，电连接于该储能单元与这些栅极线的一第N栅极线，该驱动单元用来根据该驱动控制电压与该系统时钟以输出这些栅极信号的一第N栅极信号，其中该第N栅极线用以传输该第N栅极信号；以及

一下拉单元，电连接于该储能单元与该第N栅极线，该下拉单元用来根据一第二输入信号以下拉该第N栅极信号与该驱动控制电压；

其中该电压提升单元包含：一第二晶体管，具有一电连接于该输入单元与该单向导通单元的栅极端、一用来接收该系统时钟的第一端、及一电连接于该第一端的第二端。

19.根据权利要求18所述的移位寄存器电路，其特征在于，其中该输入单元包含：

一第一晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该前置驱动控制电压的第二端。

20.根据权利要求19所述的移位寄存器电路，其特征在于，其中该第一晶体管的第一端电连接于这些级移位寄存器的一第(N-1)级移位寄存器以接收这些栅极信号的一第(N-1)栅极信号。

21.根据权利要求18所述的移位寄存器电路，其特征在于，其中该单向导通单元包含：

一第三晶体管，具有一电连接于该输入单元与该电压提升单元的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端。

22.根据权利要求18所述的移位寄存器电路，其特征在于，其中该储能单元包含：

一第二电容，具有一电连接于该单向导通单元与该驱动单元的第一端、及一用来接收一电源电压的第二端。

23.根据权利要求18所述的移位寄存器电路，其特征在于，其中该储能单元包含：

一第四晶体管，具有一电连接于该单向导通单元与该驱动单元的栅极端、一用来接收一电源电压的第一端、及一电连接于该第一端的第二端。

24.根据权利要求18所述的移位寄存器电路，其特征在于，其中该驱动单元包含：

一第五晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N栅极信号的第二端。

25.根据权利要求18所述的移位寄存器电路，其特征在于，其中该下拉单元包含：

一第六晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；以及

一第七晶体管，具有一电连接于该储能单元与该驱动单元的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

26.根据权利要求25所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收这些栅极信号的一第N+1栅极信号。

27.根据权利要求18所述的移位寄存器电路，其特征在于，其中该第N级移位寄存器还包含：

一进位单元，电连接于该储能单元，该进位单元用来根据该驱动控制电压与该系统时钟以输出一第N启始脉冲信号；

其中该下拉单元进一步用来根据该第二输入信号以下拉该第N启始脉冲信号。

28.根据权利要求27所述的移位寄存器电路，其特征在于，其中该输入单元包含：

一第一晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于这些级移位寄存器的一第N-1级移位寄存器以接收一第N-1启始脉冲信号，该栅极端电连接于该第一端，该第二端用来输出该前置驱动控制电压。

29.根据权利要求27所述的移位寄存器电路，其特征在于，其中该进位单元包含：

一第九晶体管，具有一用来接收该系统时钟的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N启始脉冲信号的第二端。

30.根据权利要求29所述的移位寄存器电路，其特征在于，其中该下拉单元包含：

一第六晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；

一第七晶体管，具有一电连接于该储能单元与该驱动单元的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端；以及

一第八晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第六晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

31.根据权利要求30所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收这些栅极信号的一第N+1栅极信号。

32.根据权利要求30所述的移位寄存器电路，其特征在于，其中该第六晶体管的栅极端电连接于这些级移位寄存器的一第N+1级移位寄存器以接收一第N+1启始脉冲信号。

33.根据权利要求18所述的移位寄存器电路，其特征在于，其中该第N级移位寄存器还包含：

一辅助单元，电连接于该第N栅极线，该辅助单元用来在该驱动单元对该第N栅极信号进行一上拉运作之前，通过漏电流机制将该第N栅极信号拉低，据以使该驱动单元可更顺利地执行该上拉运作。

34.根据权利要求33所述的移位寄存器电路，其特征在于，其中该辅助单元包含：

一辅助晶体管，包含一第一端、一第二端与一栅极端，其中该第一端电连接于该第N栅极线，该栅极端电连接于该第二端，该第二端用来接收一电源电压。

Images