CN115171619B - 扫描驱动电路、阵列基板和显示面板 - Google Patents

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Abstract

本申请提供一种扫描驱动电路、阵列基板和显示面板，涉及显示技术领域，其中，扫描驱动电路包括级联的N个GDL电路，第n个GDL电路包括：上拉控制模块、输出模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块、第一节点和第二节点；第一下拉模块用于根据接收的第二目标级传信号，下拉输出模块的第一输出端和/或第二输出端的电位；第二下拉控制模块用于上拉第二节点的电位至第一电位；第二下拉模块用于在第二节点的电位为第一电位的情况下，下拉输出模块的第一输出端和第二输出端的电位。本申请提供的技术方案能够减小GDL电路输出的扫描信号的上升时间和/或下降时间，提升GDL电路的稳定性。

Description

扫描驱动电路、阵列基板和显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种扫描驱动电路、阵列基板和显示面板。
背景技术
随着液晶显示技术的不断成熟，液晶显示器(Liquid Crystal Display，LCD)已广泛应用于各个领域。
目前，LCD中普遍采用较少栅极驱动器(Gate Driver Less，GDL)技术，将LCD的栅极扫描驱动电路(也就是GDL电路)制作在阵列基板上，以降低生产成本。
GDL电路输出的扫描信号在高低电平转换时，扫描信号的波形越接近理想状态，GDL电路就越稳定，显示效果也就越好。因此，如何提升GDL电路的稳定性是需要解决的一个问题。
发明内容
有鉴于此，本申请提供一种扫描驱动电路、阵列基板和显示面板，用于减小GDL电路输出的扫描信号的上升时间和/或下降时间，提升GDL电路的稳定性。
为了实现上述目的，第一方面，本申请实施例提供一种扫描驱动电路，包括：级联的N个GDL电路，第n个GDL电路包括：上拉控制模块、输出模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块、第一节点和第二节点，N为正整数，n∈[1，N]；
所述上拉控制模块、所述第一下拉控制模块和所述输出模块均与所述第一节点电连接，所述上拉控制模块用于根据接收的第一目标级传信号，上拉所述第一节点的电位至第一电位；
所述第一下拉控制模块用于根据接收的第二目标级传信号，下拉所述第一节点的电位至第二电位；
所述输出模块用于在所述第一节点的电位为第一电位的情况下，根据输入的时钟信号通过第一输出端输出第n级级传信号，通过第二输出端输出第n级扫描信号；在所述第一节点的电位为第二电位的情况下，停止输出所述第n级级传信号和所述第n级扫描信号；
所述第一下拉模块用于根据接收的所述第二目标级传信号，下拉所述输出模块的第一输出端和/或第二输出端的电位；
所述第二下拉控制模块和所述第二下拉模块均与第二节点电连接，所述第二下拉控制模块用于上拉所述第二节点的电位至第一电位；
所述第二下拉模块用于在所述第二节点的电位为第一电位的情况下，下拉所述输出模块的第一输出端和第二输出端的电位。
作为本申请实施例一种可选的实施方式，所述第一下拉模块包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极均用于接收所述第二目标级传信号，所述第一晶体管的第一极与第一低压端电连接，所述第一晶体管的第二极与所述输出模块的第一输出端电连接，所述第二晶体管的第一极与第二低压端电连接，所述第二晶体管的第二极与所述输出模块的第二输出端电连接。
作为本申请实施例一种可选的实施方式，所述第一下拉模块包括：第一晶体管，所述第一晶体管的控制极用于接收所述第二目标级传信号，所述第一晶体管的第一极与第一低压端电连接，所述第一晶体管的第二极与所述输出模块的第一输出端电连接。
作为本申请实施例一种可选的实施方式，所述第一下拉模块包括：第二晶体管，所述第二晶体管的控制极用于接收所述第二目标级传信号，所述第二晶体管的第一极与第二低压端电连接，所述第二晶体管的第二极与所述输出模块的第二输出端电连接。
作为本申请实施例一种可选的实施方式，所述第二下拉模块包括：第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的控制极均与所述第二节点电连接，所述第三晶体管的第一极与第一低压端电连接，所述第三晶体管的第二极与所述输出模块的第一输出端电连接，所述第四晶体管的第一极与第二低压端电连接，所述第四晶体管的第二极与所述输出模块的第二输出端电连接。
作为本申请实施例一种可选的实施方式，所述输出模块包括：第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的控制极均与所述第一节点电连接，所述第五晶体管和所述第六晶体管的第一极用于接收同一时钟信号，所述第五晶体管的第二极用于输出所述第n级级传信号，所述第六晶体管的第二极用于输出所述第n级扫描信号。
作为本申请实施例一种可选的实施方式，所述上拉控制模块、所述输出模块、所述第一下拉控制模块、所述第二下拉控制模块、所述第一下拉模块和所述第二下拉模块均由N型场效应管构成。
作为本申请实施例一种可选的实施方式，所述第一目标级传信号为第n-5级级传信号，所述第二目标级传信号为第n+6级级传信号，5＜n≤N-6。
第二方面，本申请实施例提供一种阵列基板，包括：如上述第一方面任一项所述的扫描驱动电路和N条扫描线，所述扫描驱动电路中的N个GDL电路与所述N条扫描线一一对应连接，每条扫描线连接多个像素单元。
第三方面，本申请实施例提供一种显示面板，所述显示面板的非显示区域包括信号线和如上述第一方面或第一方面任一项所述的扫描驱动电路。
本申请实施例提供的扫描驱动电路、阵列基板和显示面板，各个GDL电路的输出模块在第一节点的电位为第一电位的情况下，通过第一输出端输出级传信号，通过第二输出端输出扫描信号，第二下拉控制模块上拉第二节点的电位至第一电位，第二下拉模块在第二节点的电位为第一电位的情况下，下拉输出模块的第一输出端和第二输出端的电位，第一下拉模块根据接收的第二目标级传信号，下拉输出模块的第一输出端的电位，这样各个GDL电路的级传信号就可以同时被第一下拉模块和第二下拉模块下拉，各个GDL电路的级传信号的电位下拉的更快，即各个GDL电路的上拉控制模块接收的第一目标级传信号下拉的更快，各个GDL电路的第一节点的电位由于电容耦合效应上升的也更快，这样各个GDL电路的输出模块的阻抗下降的也更快，在时钟信号由低电位转换为高电位时，各个GDL电路输出模块的第二输出端输出的扫描信号能够更快速的上升至对应的高电位，从而该方案可以减小各个GDL电路输出的扫描信号的上升时间，进而提升GDL电路的稳定性，并且，第一下拉模块根据接收的第二目标级传信号，下拉输出模块的第二输出端的电位，这样各个GDL电路的扫描信号就可以同时被第一下拉模块和第二下拉模块下拉，各个GDL电路的扫描信号的电位就可以下拉的更快，从而该方案也可以减小各个GDL电路输出的扫描信号的下降时间，进而提升GDL电路的稳定性。
附图说明
图1为本申请实施例提供的显示面板的结构示意图；
图2为本申请实施例提供的阵列基板的结构示意图；
图3为本申请实施例提供的时序控制电路与扫描驱动电路的连接关系示意图；
图4为本申请实施例提供的时钟信号的时序图；
图5为本申请第一实施例提供的GDL电路的结构示意图；
图6为本申请第一实施例提供的GDL电路的效果图；
图7为本申请第二实施例提供的GDL电路的结构示意图；
图8为本申请第二实施例提供的GDL电路的效果图；
图9为本申请第三实施例提供的GDL电路的结构示意图；
图10为本申请第三实施例提供的GDL电路的效果图。
具体实施方式
下面结合本申请实施例中的附图对本申请实施例进行描述。本申请实施例的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。
图1为本申请实施例提供的显示面板的结构示意图，如图1所示，本申请实施例提供的显示面板可以包括：显示区1A和非显示区1B，显示区1A用于显示图像，非显示区1B环绕设置于显示区1A周围，用于设置其他辅助部件或者模组。
具体地，显示面板可以包括：阵列基板1、彩膜基板2和液晶层3。
阵列基板1和彩膜基板2相对设置，液晶层3位于阵列基板1和彩膜基板2之间。
图2为本申请实施例提供的阵列基板1的结构示意图，如图2所示，阵列基板1的显示区1A可以包括：N条扫描线11、M条数据线12和多个像素单元P，N和M为正整数；阵列基板1的非显示区1B可以包括：数据驱动电路13、时序控制电路14和扫描驱动电路15。
像素单元P可以阵列排布，每条扫描线11都可以与对应一行的像素单元P电连接。
不同分辨率的显示面板，像素单元P的行列数也有差异，本实施例后续以显示面板中的像素单元P为2160行为例，进行示例性说明。
数据驱动电路13可以与每条数据线12电连接，数据驱动电路13用于将待显示的图像数据通过数据线12以数据电压的形式传输至对应的像素单元P。
时序控制电路14分别与数据驱动电路13和扫描驱动电路15电连接，用于输出时钟信号控制数据驱动电路13和扫描驱动电路15的工作时序。
显示面板的分辨率不同，时序控制电路14输出的时钟信号数量也可以不同，例如，根据显示面板不同的分辨率，时序控制电路14输出的时钟信号可以是4个时钟信号、8个时钟信号、10个时钟信号或12个时钟信号等，本实施例后续以时序控制电路14输出8个时钟信号为例，进行示例性说明。
扫描驱动电路15可以与扫描线11电连接，扫描驱动电路15用于通过扫描线11输出扫描信号控制各像素单元P接收图像数据的时间。
扫描驱动电路15可以通过GDL技术设置在阵列基板1的非显示区1B，其可以包括多个GDL电路，以使显示面板的边框更窄。
图3为本申请实施例提供的时序控制电路14与扫描驱动电路15的连接关系示意图，如图3所示，本申请实施例提供的扫描驱动电路15可以包括2160个级联的GDL电路。
2160个级联的GDL电路可以依次为GDL1、GDL2、……、GDL2160，每个GDL电路可以接收一个在上升阶段呈阶梯状的时钟信号，并根据该时钟信号输出一个扫描信号，2160个GDL电路对应输出的2160个扫描信号可以依次为G1、G2、……、G2160。每个扫描信号分别用于驱动阵列基板1的显示区1A中对应像素行的扫描线11。
时序控制电路14输出的8个时钟信号的时序关系可以如图4所示的，任意两个相邻的GDL电路接收的时钟信号的相位均不同，以输出两个间隔一段时间的扫描信号，这样就可以实现像素的逐行扫描。在一些实施例中，各个时钟信号也可以采用其他时序关系，比如，第一个时钟信号和第二个时钟信号的相位相同，第三个时钟信号和第四个时钟信号的相位相同，第五个时钟信号和第六个时钟信号的相位相同，第七个时钟信号和第八个时钟信号的相位相同。本实施例对时钟信号的时序关系并不做特别限定。
扫描驱动电路15还可以接收时序控制电路14输出的启动信号STV、复位信号Reset、第一低电平信号VSSQ、第二低电平信号VSSG以及电源电压VDD_O。
具体地，扫描驱动电路15中的GDL1、GDL2、GDL3、GDL4和GDL5电路可以接收时序控制电路14输出的启动信号STV，其他GDL电路可以通过级联电路接收启动信号STV。
复位信号Reset、第一低电平信号VSSQ和第二低电平信号VSSG用于下拉各GDL电路的节点电压。
电源电压VDD_O可以是高电位，用于向各GDL电路提供稳定的高电位电压。
可以理解，显示面板还可以包括其他用于共同完成图像显示的辅助电路，例如图像接收处理电路、电源电路等，本实施例对此不再进行赘述。
下面以两个GDL电路为例示例性说明GDL电路的结构和GDL电路之间的连接关系。
第一实施例：
图5为本申请第一实施例提供的GDL电路的结构示意图，如图5所示，第n个GDL电路可以包括：上拉控制模块1511、第一下拉控制模块1512、输出模块1513、第一下拉模块1514、第二下拉控制模块1515、第二下拉模块1516、第一节点Q(n)和第二节点Qb(n)。
上拉控制模块1511与第一节点Q(n)电连接，并接入第一目标级传信号(此处为第n-5级级传信号C(n-5))，上拉控制模块1511用于根据接收的第n-5级级传信号C(n-5)，上拉第一节点Q(n)的电位至第一电位，其中，第一电位为高电位。
可以理解的是，对于前5级GDL电路，第一目标级传信号可以是启动信号STV。
上拉控制模块1511根据第一目标级传信号上拉第一节点Q(n)的电位，能够减少启动信号STV的信号线的数量，降低电路的复杂度。
第一下拉控制模块1512与第一节点Q(n)电连接，并接入第一复位信号Reset、第一低电平信号VSSQ以及第二目标级传信号(此处为第n+6级级传信号C(n+6))。第一下拉控制模块1512用于根据接收的第n+6级级传信号C(n+6)，通过第一低电平信号VSSQ下拉第一节点Q(n)的电位至第二电位。其中，第二电位为低电位。第一下拉控制模块1512还可以根据第一复位信号Reset下拉第一节点Q(n)的电位。
GDL电路还可以包括下拉信号输出单元，对于后6级GDL电路，第二目标级传信号可以是下拉信号输出单元输出的下拉信号。
第一下拉控制模块1512根据第二目标级传信号下拉第一节点Q(n)的电位，能够减少下拉信号输出单元中信号线的数量，降低电路的复杂度。
可以理解的是，第一目标级传信号和第二目标级传信号也可以是其他级传信号，例如，第一目标级传信号可以是第n-4级级传信号，对应的，第二目标级传信号可以是第n+5级级传信号，本实施例对此不做具体限制。
输出模块1513与第一节点Q(n)电连接，并接入一个时钟信号，用于在第一节点Q(n)的电位为第一电位的情况下，根据该时钟信号，通过第一输出端输出第n级级传信号C(n)，通过第二输出端输出第n级扫描信号G(n)，对第n行的各像素进行扫描；在第一节点Q(n)的电位为第二电位的情况下，停止输出第n级级传信号C(n)和第n级扫描信号G(n)。
第一下拉模块1514用于根据接收的第二目标级传信号，下拉输出模块1513的第一输出端的电位。
第二下拉控制模块1515与第二节点Qb(n)电连接，并接入电源电压VDD_O，第二下拉控制模块1515用于上拉第二节点Qb(n)的电位至第一电位。
第二下拉模块1516与第二节点Qb(n)电连接，并接入第一低电平信号VSSQ和第二低电平信号VSSG，用于在第二节点Qb(n)的电位为第一电位的情况下，根据第一低电平信号VSSQ下拉输出模块1513的第一输出端的电位，这样第n级级传信号C(n)的电平迅速下降，从而及时停止输出第n级级传信号C(n)，根据第二低电平信号VSSG下拉输出模块1513的第二输出端的电位，这样第n级扫描信号G(n)的电平就能够迅速下降，从而及时停止输出第n级扫描信号G(n)。
由于第一下拉模块1514和第二下拉模块1516都可以下拉输出模块1513的第一输出端的电位，因此，各级级传信号的电位就可以下拉的更快，即各个GDL电路的上拉控制模块1511接收的第一目标级传信号下拉的更快，各个GDL电路的第一节点Q(n)的电位由于电容耦合效应上升的也更快，这样各个GDL电路的输出模块1513的阻抗下降的也更快，在时钟信号由低电位转换为高电位时，各个GDL电路输出模块1513的第二输出端输出的扫描信号就能够更快速的上升至对应的高电位，从而各个GDL电路输出的扫描信号的上升时间也可以被缩短，进而GDL电路的稳定性可以得到提升。
图6为本申请第一实施例提供的GDL电路的效果图，如图6所示，本申请第一实施例提供的GDL电路将扫描信号的上升时间由原来的1.2us缩短为0.8us，缩短了扫描信号1/3的上升时间。
第n个GDL电路还可以包括下拉维持模块1517，下拉维持模块1517与第一节点Q(n)电连接，并接入第n-5级级传信号C(n-5)和第一低电平信号VSSQ，下拉维持模块1517用于根据第n-5级级传信号C(n-5)维持第二节点Qb(n)的电位，从而让第n级级传信号C(n)和第n级扫描信号G(n)能够持续维持在停止输出的状态，从而使显示面板达到预设的显示效果。
与第n个GDL电路类似，第n+1个GDL电路可以包括：上拉控制模块1511、输出模块1513、第一下拉控制模块1512、第二下拉控制模块1515、第一下拉模块1514、第二下拉模块1516、下拉信号输出单元、下拉维持模块1517、第一节点Q(n+1)和第二节点Qb(n+1)。
其中，上拉控制模块1511用于接收第n-4级级传信号C(n-4)，根据第n-4级级传信号C(n-4)上拉第一节点Q(n+1)的电位至第一电位。
第一下拉控制模块1512用于接收第n+7级级传信号C(n+7)，根据第n+7级级传信号C(n+7)下拉第一节点Q(n+1)的电位至第二电位。
输出模块1513用于在第一节点Q(n+1)的电位为第一电位的情况下，根据输入的时钟信号，通过第一输出端输出第n+1级级传信号C(n+1)，通过第二输出端输出第n+1级扫描信号G(n+1)；在第一节点Q(n+1)的电位为第二电位的情况下，停止输出第n+1级级传信号C(n+1)和第n+1级扫描信号G(n+1)。
第一下拉模块1514用于根据接收的第n+7级级传信号C(n+7)，下拉输出模块1513的第一输出端的电位。
具体地，第n个GDL电路的第一下拉模块1514可以包括：第一晶体管T1，第一晶体管T1的控制极用于接收第n+6级级传信号C(n+6)，第一晶体管T1的第一极与第一低压端电连接，第一晶体管T1的第二极与输出模块1513的第一输出端电连接。
第二下拉模块1516可以包括第三晶体管T3和第四晶体管T4。其中，第三晶体管T3的控制极与第二节点Qb(n)电连接，第二极与输出模块1513的第一输出端电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。第四晶体管T4的控制极与第二节点Qb(n)电连接，第二极与输出模块1513的第二输出端电连接，第一极与第二低压端电连接，以接收第二低电平信号VSSG。
第二下拉模块1516还可以包括第九晶体管T9和第十晶体管T10。其中，第九晶体管T9的控制极与第n+1个GDL电路的第二节点Qb(n+1)电连接，第二极与输出模块1513的第一输出端电连接，第一极与第二低压端电连接，以接收第二低电平信号VSSG。第十晶体管T10的控制极与第n+1个GDL电路的第二节点Qb(n+1)电连接，第二极与输出模块1513的第二输出端电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。
输出模块1513可以包括：第五晶体管T5和第六晶体管T6，第五晶体管T5和第六晶体管T6的控制极均与第一节点Q(n)电连接，第五晶体管T5和第六晶体管T6的第一极接入第n个GDL电路的时钟信号CLK(n)，第五晶体管T5的第二极输出第n级级传信号C(n)，第六晶体管T6的第二极输出第n级扫描信号G(n)。
上拉控制模块1511可以包括：第七晶体管T7，第七晶体管T7的控制极和第一极均用于接收第n-5级级传信号C(n-5)，第七晶体管T7的第二极与第一节点Q(n)电连接。
第一下拉控制模块1512可以包括第八晶体管T8。第八晶体管T8的控制极接入第n+6级级传信号C(n+6)，第二极与第一节点Q(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。
第一下拉控制模块1512还可以包括第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。其中，第十一晶体管T11的控制极接入第一复位信号Reset，第二极与第一节点Q(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。第十二晶体管T12的控制极与第n+1个GDL电路的第二节点Qb(n+1)电连接，第二极与第一节点Q(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。第十三晶体管T13的控制极与第二节点Qb(n)电连接，第二极与第一节点Q(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。
第二下拉控制模块1515可以包括第十四晶体管T14、第十五晶体管T15和第十六晶体管T16。第十四晶体管T14的第二极和控制极均与电源电压VDD_O电连接，第一极与第十五晶体管T15的控制极、第十六晶体管T16的第二极电连接。第十五晶体管T15的第二极与电源电压VDD_O电连接，第一极与第二节点Qb(n)电连接。第十六晶体管T16的控制极与第一节点Q(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。
下拉维持模块1517可以包括第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。其中，第十七晶体管T17的控制极与第一节点Q(n)电连接，第二极与第二节点Qb(n)电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。第十八晶体管T18的控制极接入第n-5级级传信号C(n-5)，第一极与第一低压端电连接，以接收第一低电平信号VSSQ，第二极与第二节点Qb(n)电连接。第十九晶体管T19的控制极与第n+1个GDL电路的第一节点Q(n+1)电连接，第二极与第十五晶体管T15的第一极电连接，第一极与第一低压端电连接，以接收第一低电平信号VSSQ。
第n+1个GDL电路中各模块具体包括的元件与第n个GDL电路类似，此处不再赘述。
第n+1个GDL电路中各元件的连接关系与第n个GDL电路也类似，不同之处主要在于如下几点，其中，如非特别说明，下面所述的元件均表示第n+1个GDL电路中的元件。
第一下拉模块1514的第一晶体管T1的控制极用于接收第n+7级级传信号C(n+7)。
第二下拉模块1516的第九晶体管T9的控制极与第n个GDL电路的第二节点Qb(n)电连接，第十晶体管T10的控制极与第n个GDL电路的第二节点Qb(n)电连接。
输出模块1513的第五晶体管T5和第六晶体管T6的第一极接入第n+1个GDL电路的时钟信号CLK(n+1)，第五晶体管T5的第二极输出第n+1级级传信号C(n+1)，第六晶体管T6的第二极输出第n+1级扫描信号G(n+1)。
上拉控制模块1511的第七晶体管T7的控制极和第一极均用于接收第n-4级级传信号C(n-4)。
第一下拉控制模块1512的第八晶体管T8的控制极接入第n+7级级传信号C(n+7)。
第一下拉控制模块1512的第十二晶体管T12的控制极与第n个GDL电路的第二节点Qb(n)电连接。
下拉维持模块1517的第十九晶体管T19的控制极与第n个GDL电路的第一节点Q(n)电连接。
第二实施例：
图7为本申请第二实施例提供的GDL电路的结构示意图，如图7所示，本申请第二实施例提供的GDL电路的第n个GDL电路与本申请第一实施例提供的GDL电路的第n个GDL电路类似，不同之处在于：
第一下拉模块1514用于根据接收的第二目标级传信号，下拉输出模块1513的第二输出端的电位。
由于第一下拉模块1514和第二下拉模块1516都可以下拉输出模块1513的第二输出端的电位，因此，各级扫描信号的电位就可以下拉的更快，从而各级扫描信号的下降时间就可以被缩短，进而GDL电路的稳定性可以得到提升。
图8为本申请第二实施例提供的GDL电路的效果图，如图8所示，本申请第二实施例提供的GDL电路将扫描信号的下降时间由原来的0.48us缩短为0.35us，缩短了扫描信号1/4的下降时间。
具体地，第一下拉模块1514可以包括：第二晶体管T2，第二晶体管T2的控制极用于接收第n+6级级传信号C(n+6)，第二晶体管T2的第一极与第一低压端电连接，第二晶体管T2的第二极与输出模块1513的第二输出端电连接。
本申请第二实施例提供的GDL电路的第n+1个GDL电路与本申请第一实施例提供的GDL电路的第n+1个GDL电路类似，不同之处在于：
第一下拉模块1514用于根据接收的第二目标级传信号，下拉输出模块1513的第二输出端的电位。
具体地，第一下拉模块1514可以包括：第二晶体管T2，第二晶体管T2的控制极用于接收第n+7级级传信号C(n+7)，第二晶体管T2的第一极与第一低压端电连接，第二晶体管T2的第二极与输出模块1513的第二输出端电连接。
第三实施例：
图9为本申请第三实施例提供的GDL电路的结构示意图，如图9所示，本申请第三实施例提供的GDL电路的第n个GDL电路与本申请第一实施例提供的GDL电路的第n个GDL电路类似，不同之处在于：
第一下拉模块1514用于根据接收的第n+6级级传信号C(n+7)，下拉输出模块1513的第一输出端和第二输出端的电位。
由于第一下拉模块1514和第二下拉模块1516都可以下拉输出模块1513的第一输出端和第二输出端的电位，因此，各级级传信号和各级扫描信号的电位就可以下拉的更快，从而各级扫描信号的下降时间就可以被缩短；并且，各个GDL电路的级传信号的电位下拉的更快，即各个GDL电路的上拉控制模块1511接收的第一目标级传信号下拉的更快，各个GDL电路的第一节点Q(n)的电位由于电容耦合效应上升的也更快，这样各个GDL电路的输出模块1513的阻抗下降的也更快，在时钟信号由低电位转换为高电位时，各个GDL电路输出模块1513的第二输出端输出的扫描信号就能够更快速的上升至对应的高电位，从而各个GDL电路输出的扫描信号的上升时间也可以被缩短，进而GDL电路的稳定性可以得到提升。
图10为本申请第三实施例提供的GDL电路的效果图，如图10所示，本申请第三实施例提供的GDL电路将扫描信号的下降时间由原来的0.48us缩短为0.35us，缩短了扫描信号1/4的下降时间；并将扫描信号的上升时间由原来的1.2us缩短为0.8us，缩短了扫描信号1/3的上升时间。
具体地，第n个GDL电路的第一下拉模块1514可以包括：第一晶体管T1和第二晶体管T2，第一晶体管T1和第二晶体管T2的栅极均用于接收第n+6级级传信号C(n+6)，第一晶体管T1的漏极与第一低压端电连接，第一晶体管T1的源极与输出模块1513的第一输出端电连接，第二晶体管T2的漏极与第二低压端电连接，第二晶体管T2的源极与输出模块1513的第二输出端电连接。
本申请第三实施例提供的GDL电路的第n+1个GDL电路与本申请第一实施例提供的GDL电路的第n+1个GDL电路类似，不同之处在于：
第一下拉模块1514用于根据接收的第n+7级级传信号C(n+7)，下拉输出模块1513的第一输出端和第二输出端的电位。
具体地，第一下拉模块1514可以包括：第二晶体管T2，第二晶体管T2的控制极用于接收第n+7级级传信号C(n+7)，第二晶体管T2的第一极与第一低压端电连接，第二晶体管T2的第二极与输出模块1513的第二输出端电连接。
上述各实施例中的第n个GDL电路和第n+1个GDL电路中，各晶体管可以均为N型场效应管，以减小各晶体管在电路中的阻抗，当各晶体管为N型场效应管时，各晶体管的第一极为漏极，第二极为源极，控制极为栅极。在一些实施例中，各晶体管也可以均为P型场效应管，以降低成本，当各晶体管为P型场效应管时，各晶体管的第一极为源极，第二极为漏极，控制极为栅极，本申请对此不作限制。
本申请实施例提供的扫描驱动电路、阵列基板和显示面板，各个GDL电路的输出模块在第一节点的电位为第一电位的情况下，通过第一输出端输出级传信号，通过第二输出端输出扫描信号，第二下拉控制模块上拉第二节点的电位至第一电位，第二下拉模块在第二节点的电位为第一电位的情况下，下拉输出模块的第一输出端和第二输出端的电位，第一下拉模块根据接收的第二目标级传信号，下拉输出模块的第一输出端的电位，这样各个GDL电路的级传信号就可以同时被第一下拉模块和第二下拉模块下拉，各个GDL电路的级传信号的电位下拉的更快，即各个GDL电路的上拉控制模块接收的第一目标级传信号下拉的更快，各个GDL电路的第一节点的电位由于电容耦合效应上升的也更快，这样各个GDL电路的输出模块的阻抗下降的也更快，在时钟信号由低电位转换为高电位时，各个GDL电路输出模块的第二输出端输出的扫描信号能够更快速的上升至对应的高电位，从而该方案可以减小各个GDL电路输出的扫描信号的上升时间，进而提升GDL电路的稳定性，并且，第一下拉模块根据接收的第二目标级传信号，下拉输出模块的第二输出端的电位，这样各个GDL电路的扫描信号就可以同时被第一下拉模块和第二下拉模块下拉，各个GDL电路的扫描信号的电位就可以下拉的更快，从而该方案也可以减小各个GDL电路输出的扫描信号的下降时间，进而提升GDL电路的稳定性。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
在本申请中出现的对步骤进行的命名或者编号，并不意味着必须按照命名或者编号所指示的时间/逻辑先后顺序执行方法流程中的步骤，已经命名或者编号的流程步骤可以根据要实现的技术目的变更执行次序，只要能达到相同或者相类似的技术效果即可。
在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。
并且，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项”或其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。例如，a，b，或c中的至少一项，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。
在本申请说明书中描述的参在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种扫描驱动电路，其特征在于，包括：级联的N个GDL电路，第n个GDL电路包括：上拉控制模块、输出模块、第一下拉控制模块、第二下拉控制模块、第一下拉模块、第二下拉模块、第一节点和第二节点，N为正整数，n∈[1，N]；
所述上拉控制模块、所述第一下拉控制模块和所述输出模块均与所述第一节点电连接，所述上拉控制模块用于根据接收的第一目标级传信号，上拉所述第一节点的电位至第一电位；
所述第一下拉控制模块用于根据接收的第二目标级传信号，下拉所述第一节点的电位至第二电位；
所述输出模块用于在所述第一节点的电位为第一电位的情况下，根据输入的时钟信号通过第一输出端输出第n级级传信号，通过第二输出端输出第n级扫描信号；在所述第一节点的电位为第二电位的情况下，停止输出所述第n级级传信号和所述第n级扫描信号；
所述第一下拉模块用于根据接收的所述第二目标级传信号，下拉所述输出模块的第一输出端和/或第二输出端的电位；
所述第二下拉控制模块和所述第二下拉模块均与第二节点电连接，所述第二下拉控制模块用于上拉所述第二节点的电位至第一电位；
所述第二下拉模块用于在所述第二节点的电位为第一电位的情况下，下拉所述输出模块的第一输出端和第二输出端的电位。
2.根据权利要求1所述的扫描驱动电路，其特征在于，所述第一下拉模块包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的控制极均用于接收所述第二目标级传信号，所述第一晶体管的第一极与第一低压端电连接，所述第一晶体管的第二极与所述输出模块的第一输出端电连接，所述第二晶体管的第一极与第二低压端电连接，所述第二晶体管的第二极与所述输出模块的第二输出端电连接。
3.根据权利要求1所述的扫描驱动电路，其特征在于，所述第一下拉模块包括：第一晶体管，所述第一晶体管的控制极用于接收所述第二目标级传信号，所述第一晶体管的第一极与第一低压端电连接，所述第一晶体管的第二极与所述输出模块的第一输出端电连接。
4.根据权利要求1所述的扫描驱动电路，其特征在于，所述第一下拉模块包括：第二晶体管，所述第二晶体管的控制极用于接收所述第二目标级传信号，所述第二晶体管的第一极与第二低压端电连接，所述第二晶体管的第二极与所述输出模块的第二输出端电连接。
5.根据权利要求1所述的扫描驱动电路，其特征在于，所述第二下拉模块包括：第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管的控制极均与所述第二节点电连接，所述第三晶体管的第一极与第一低压端电连接，所述第三晶体管的第二极与所述输出模块的第一输出端电连接，所述第四晶体管的第一极与第二低压端电连接，所述第四晶体管的第二极与所述输出模块的第二输出端电连接。
6.根据权利要求1所述的扫描驱动电路，其特征在于，所述输出模块包括：第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的控制极均与所述第一节点电连接，所述第五晶体管和所述第六晶体管的第一极用于接收同一时钟信号，所述第五晶体管的第二极用于输出所述第n级级传信号，所述第六晶体管的第二极用于输出所述第n级扫描信号。
7.根据权利要求1所述的扫描驱动电路，其特征在于，所述上拉控制模块、所述输出模块、所述第一下拉控制模块、所述第二下拉控制模块、所述第一下拉模块和所述第二下拉模块均由N型场效应管构成。
8.根据权利要求1-7任一项所述的扫描驱动电路，其特征在于，所述第一目标级传信号为第n-5级级传信号，所述第二目标级传信号为第n+6级级传信号，5＜n≤N-6。
9.一种阵列基板，其特征在于，包括：如权利要求1-8中任一项所述的扫描驱动电路和N条扫描线，所述扫描驱动电路中的N个GDL电路与所述N条扫描线一一对应连接，每条扫描线连接多个像素单元。
10.一种显示面板，其特征在于，所述显示面板的非显示区域包括信号线和如权利要求1-8任一项所述的扫描驱动电路。
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