CN107909971A - Goa电路 - Google Patents
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Abstract
本发明提供一种GOA电路。该GOA电路的每一级GOA单元均包括上拉控制模块、输出模块、下拉模块、第一下拉维持模块、第二下拉维持模块；其中第一下拉维持模块中的第三十二薄膜晶体管、及第二下拉维持模块中的第三十三薄膜晶体管的栅极分别电性连接第二、第三节点，源极均接入第一低电位信号，漏极均接入扫描信号，而第一下拉维持模块中的第四十二薄膜晶体管、第二下拉维持模块中的第四十三薄膜晶体管、及下拉模块中的第四十一薄膜晶体管的源极均接入第二低电位信号，且第一低电位信号的电位大于第二低电位信号的电位，第二低电位信号的电位大于时钟信号的低电位，能够在缩短扫描信号下降时间的同时，降低下拉模块中薄膜晶体管所受的电应力。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在薄膜晶体管阵列基板(ThinFilm Transistor Array Substrate，TFT Array Substrate)与彩色滤光片基板(ColorFilter，CF)之间灌入液晶分子，并在两片基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。
主动式液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，源极(Source)连接至垂直方向的数据线，漏极(Drain)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度进而达到控制色彩与亮度的效果。目前主动式液晶显示面板水平扫描线的驱动主要由外接的集成电路板(Integrated Circuit，IC)来完成，外接的IC可以控制各级水平扫描线的逐级充电和放电。
而GOA技术(Gate Driver on Array)即阵列基板行驱动技术，是可以运用液晶显示面板的阵列制程将栅极驱动电路制作在TFT阵列基板上，实现对栅极逐行扫描的驱动方式。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
如图1所示，为现有的一种GOA电路的电路图，该GOA电路包括多级GOA单元，每一级GOA单元均包括上拉控制模块100’、输出模块200’、下拉模块300’、第一下拉维持模块400’、及第二下拉维持模块500’，设N为正整数，除了第一至第四级GOA单元以及倒数第四级至最后一级GOA单元外，在第N级GOA单元中，所述上拉控制模块100’包括第十一薄膜晶体管T11’，所述第十一薄膜晶体管T11’的栅极接入上四级第N-4级GOA单元的级传信号ST(N-4)’，源极接入第N-4级GOA单元的扫描信号G(N-4)’,，漏极电性连接第一节点Q(N)’；所述输出模块200’包括第二十一薄膜晶体管T21’、第二十二薄膜晶体管T22’、及第一电容C1’，所述第二十一薄膜晶体管T21’的栅极电性连接第一节点Q(N)’，源极接入时钟信号CK’，漏极输出扫描信号G(N)’，所述第二十二薄膜晶体管T23’的栅极电性连接第一节点Q(N)’，源极接入时钟信号CK’，漏极输出级传信号ST(N)’，第一电容C1’一端电性连接第一节点Q(N)’，另一端电性连接第二十一薄膜晶体管T21’的漏极；所述下拉模块300’包括第四十一薄膜晶体管T41’，所述第四十一薄膜晶体管T41’的栅极电性连接下四级第N+4级GOA电路的扫描信号G(N+4)’，源极接入第一低电位信号VSS1，漏极电性连接第一节点Q(N)’；所述第一下拉维持模块400’包括第三十二薄膜晶体管T32’、第四十二薄膜晶体管T42’、第五十一薄膜晶体管T51’、第五十二薄膜晶体管T52’、第五十三薄膜晶体管T53’、及第五十四薄膜晶体管T54’，所述第三十二薄膜晶体管T32’的栅极电性连接第二节点P(N)’，源极接入第一低电位信号VSS1，漏极电性连接第二十一薄膜晶体管T21’的漏极，所述第四十二薄膜晶体管T42’的栅极接入第二节点P(N)’，源极接入第一低电位信号VSS1，漏极电性连接第一节点Q(N)’，所述第五十一薄膜晶体管T51’的栅极及源极均接入第一控制信号LC1’，漏极电性连接第五十三薄膜晶体管T53’的栅极，所述第五十二薄膜晶体管T52’的栅极电性连接第一节点Q(N)’，源极电性连接第一低电位信号VSS1，漏极电性连接第五十一薄膜晶体管T51’的漏极，所述第五十三薄膜晶体管T53’的源极电性连接第五十一薄膜晶体管T51’的源极，漏极电性连接第二节点P(N)’，所述第五十四薄膜晶体管T54’的栅极电性连接第一节点Q(N)’，源极接入第一低电位信号VSS1，漏极电性连接第二节点P(N)’；所述第二下拉维持模块500’包括第三十三薄膜晶体管T33’、第四十三薄膜晶体管T43’、第六十一薄膜晶体管T61’、第六十二薄膜晶体管T62’、第六十三薄膜晶体管T63’、及第六十四薄膜晶体管T64’，所述第三十三薄膜晶体管T33’的栅极电性连接第三节点K(N)’，源极接入第一低电位信号VSS1，漏极电性连接第二十一薄膜晶体管T21’的漏极，所述第四十三薄膜晶体管T43’的栅极接入第三节点K(N)’，源极接入第一低电位信号VSS1，漏极电性连接第一节点Q(N)’，所述第六十一薄膜晶体管T61’的栅极及源极均接入第二控制信号LC2’，漏极电性连接第六十三薄膜晶体管T63’的栅极，所述第六十二薄膜晶体管T62’的栅极电性连接第一节点Q(N)’，源极电性连接第一低电位信号VSS1，漏极电性连接第六十一薄膜晶体管T61’的漏极，所述第六十三薄膜晶体管T63’的源极电性连接第六十一薄膜晶体管T61’的源极，漏极电性连接第三节点K(N)’，所述第六十四薄膜晶体管T64’的栅极电性连接第一节点Q(N)’，源极接入第一低电位信号VSS1，漏极电性连接第三节点K(N)’，所述第一控制信号LC1’与第二控制信号LC2’的相位相反。此GOA电路的结构简单，扇出走线(Layout)的空间较小，但随着屏幕分辨率和频率的提升，需要使扫描信号波形的下降时间(Falling time)缩短，为此现有技术一般会考虑拉大时钟信号CK’的低电位与第一低电位信号VSS1的电位之间的压差，压差越大，可使扫描信号波形的下降时间越短，但在图1所示的GOA电路的架构下，增加时钟信号CK’的低电位与第一低电位信号VSS1的电位之间的压差，GOA电路输出的扫描信号G(N)’的波纹(Ripple)会增加，影响显示效果。
为解决这一问题，现有技术通常会将第四十一薄膜晶体管T41’、第四十二薄膜晶体管T42’、及第四十三薄膜晶体管T43’的源极由接入第一低电位信号VSS1改为接入一电位与时钟信号CK’的低电位相同的第二低电位信号，能够解决时钟信号CK’的低电位与第一低电位信号VSS1的电位之间的压差的增加带来的扫描信号G(N)’波纹的增加的问题，但由于第一低电位信号VSS1的电位与时钟信号CK’的低电位之间的压差很大，而第二低电位信号的电位与时钟信号CK’的低电位相同，下拉模块300’中的第四十一薄膜晶体管T41’将长时间处于正向偏压，使第四十一薄膜晶体管T41’的阈值电压偏移(shift)严重，降低器件的寿命。
发明内容
本发明的目的在于提供一种GOA电路，能够在缩短扫描信号下降时间的同时，降低下拉模块中薄膜晶体管所受的电应力，提高器件使用寿命。
为实现上述目的，本发明提供一种GOA电路，包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块、输出模块、下拉模块、第一下拉维持模块；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块接入上四级第N-4级GOA单元的级传信号和第N-4级GOA单元的扫描信号，并电性连接第一节点，用于根据第N-4级GOA单元的级传信号及第N-4级GOA单元的扫描信号上拉第一节点的电位；所述输出模块接入时钟信号并电性连接第一节点，用于在第一节点的电位控制下输出扫描信号和级传信号；接入下四级第N+4级GOA单元的扫描信号和第二低电位信号，并电性连接第一节点，用于根据第N+4级GOA单元的扫描信号将第一节点的电位下拉至第二低电位信号的电位；所述第一下拉维持模块接入扫描信号、第一低电位信号、及第二低电位信号，并电性连接第一节点，用于在第一节点的电位控制下将扫描信号的电位维持在第一低电位信号的电位并将第一节点的电位维持在第二低电位信号的电位；
所述第一低电位信号的电位大于所述第二低电位信号的电位，所述第二低电位信号的电位大于时钟信号的低电位。
所述下拉模块包括第四十一薄膜晶体管，所述第四十一薄膜晶体管的栅极接入下四级第N+4级GOA单元的扫描信号，源极接入第二低电位信号，漏极电性连接第一节点；所述第一下拉维持模块包括第三十二薄膜晶体管、第四十二薄膜晶体管、第五十一薄膜晶体管、第五十二薄膜晶体管、第五十三薄膜晶体管、及第五十四薄膜晶体管；所述第三十二薄膜晶体管的栅极电性连接第二节点，源极接入第一低电位信号，漏极接入扫描信号；所述第四十二薄膜晶体管的栅极电性连接第二节点，源极接入第二低电位信号，漏极电性连接第一节点；所述第五十一薄膜晶体管的栅极及源极均接入第一控制信号，漏极电性连接第五十三薄膜晶体管的栅极；所述第五十二薄膜晶体管的栅极电性连接第一节点，源极接入第二低电位信号，漏极电性连接第五十一薄膜晶体管的漏极；所述第五十三薄膜晶体管的源极电性连接第五十一薄膜晶体管的源极，漏极电性连接第二节点；所述第五十四薄膜晶体管的栅极电性连接第一节点，源极接入第二低电位信号，漏极电性连接第二节点。
所述GOA电路还包括第二下拉维持模块；
所述第二下拉维持模块包括第三十三薄膜晶体管、第四十三薄膜晶体管、第六十一薄膜晶体管、第六十二薄膜晶体管、第六十三薄膜晶体管、及第六十四薄膜晶体管；所述第三十三薄膜晶体管的栅极电性连接第三节点，源极接入第一低电位信号，漏极接入扫描信号；所述第四十三薄膜晶体管的栅极电性连接第三节点，源极接入第二低电位信号，漏极电性连接第一节点；所述第六十一薄膜晶体管的栅极及源极均接入第二控制信号，漏极电性连接第六十三薄膜晶体管的栅极；所述第六十二薄膜晶体管的栅极电性连接第一节点，源极接入第二低电位信号，漏极电性连接第六十一薄膜晶体管的漏极；所述第六十三薄膜晶体管的源极电性连接第六十一薄膜晶体管的源极，漏极电性连接第三节点；所述第六十四薄膜晶体管的栅极电性连接第一节点，源极接入第二低电位信号，漏极电性连接第三节点。
所述第一控制信号与第二控制信号相位相反。
除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块包括第十一薄膜晶体管；所述第十一薄膜晶体管的栅极接入上四级第N-4级GOA单元的级传信号，源极接入第N-4级GOA单元的扫描信号，漏极电性连接第一节点。
所述输出模块包括第二十一薄膜晶体管、第二十二薄膜晶体管、及第一电容；所述第二十一薄膜晶体管的栅极电性连接第一节点，源极接入时钟信号，漏极输出扫描信号；所述第二十二薄膜晶体管的栅极电性连接第一节点，源极接入时钟信号，漏极输出级传信号；所述第一电容的一端电性连接第一节点，另一端电性连接第二十一薄膜晶体管的漏极。
在第一级至第四级GOA单元中：所述上拉控制模块包括第十一薄膜晶体管；所述第十一薄膜晶体管的栅极接入电路启动信号，源极接入高电位信号，漏极电性连接第一节点。
在除了第一级至第四级GOA单元以外的第N级GOA单元中还设有第四十四薄膜晶体管，所述第四十四薄膜晶体管的栅极接入电路启动信号，源极接入第二低电位信号，漏极电性连接第一节点。
在倒数第四级至最后一级GOA单元中：所述下拉模块包括第四十一薄膜晶体管，所述第四十一薄膜晶体管的栅极接入电路启动信号，源极接入第二低电位信号，漏极电性连接第一节点。
所述时钟信号包括：依次输出的第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号、及第八时钟信号，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号分别为第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号、第六时钟信号、第七时钟信号、第八时钟信号；
相邻输出的两个时钟信号的上升沿之间的时间间隔为时钟信号一个周期的八分之一，所述时钟信号的占空比为0.4；
所述电路启动信号的高电位的时长等于时钟信号一个周期的四分之三；
所述电路启动信号的上升沿早于第一时钟信号的上升沿，且两者之间的时间间隔为时钟信号一个周期的四分之一。
本发明的有益效果：本发明提供的一种GOA电路，该GOA电路的每一级GOA单元均包括上拉控制模块、输出模块、下拉模块、第一下拉维持模块、第二下拉维持模块；其中第一下拉维持模块中的第三十二薄膜晶体管、及第二下拉维持模块中的第三十三薄膜晶体管的栅极分别电性连接第二、第三节点，源极均接入第一低电位信号，漏极均接入扫描信号，而第一下拉维持模块中的第四十二薄膜晶体管、第二下拉维持模块中的第四十三薄膜晶体管、及下拉模块中的第四十一薄膜晶体管的源极均接入第二低电位信号，且第一低电位信号的电位大于第二低电位信号的电位，第二低电位信号的电位大于时钟信号的低电位，能够在缩短扫描信号下降时间的同时，降低下拉模块中薄膜晶体管所受的电应力，提高器件使用寿命。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的一种GOA电路的电路图；
图2为本发明的GOA电路一实施例的电路图；
图3为本发明的GOA电路一实施例中第一级至第四级GOA单元的电路图；
图4为本发明的GOA电路一实施例中倒数第四级至最后一级GOA单元的电路图；
图5为本发明的GOA电路的工作时序图；
图6为本发明的GOA电路的另一实施例的电路图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明提供一种GOA电路，请参阅图2，为本发明的GOA电路的一实施例的电路图，本发明的GOA电路包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块100、输出模块200、下拉模块300、第一下拉维持模块400、及第二下拉维持模块500；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块100接入上四级第N-4级GOA单元的级传信号ST(N-4)和第N-4级GOA单元的扫描信号G(N-4)，并电性连接第一节点Q(N)，用于根据第N-4级GOA单元的级传信号ST(N-4)及第N-4级GOA单元的扫描信号G(N-4)上拉第一节点Q(N)的电位。
具体地，除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块100包括第十一薄膜晶体管T11；所述第十一薄膜晶体管T11的栅极接入上四级第N-4级GOA单元的级传信号ST(N-4)，源极接入第N-4级GOA单元的扫描信号G(N-4)，漏极电性连接第一节点Q(N)。
所述输出模块200接入时钟信号CK并电性连接第一节点Q(N)，用于在第一节点Q(N)的电位控制下输出扫描信号G(N)和级传信号ST(N)。
具体地，所述输出模块200包括第二十一薄膜晶体管T21、第二十二薄膜晶体管T22、及第一电容C1；所述第二十一薄膜晶体管T21的栅极电性连接第一节点Q(N)，源极接入时钟信号CK，漏极输出扫描信号G(N)；所述第二十二薄膜晶体管T22的栅极电性连接第一节点Q(N)，源极接入时钟信号CK，漏极输出级传信号ST(N)；所述第一电容C1的一端电性连接第一节点Q(N)，另一端电性连接第二十一薄膜晶体管T21的漏极。
所述下拉模块300接入下四级第N+4级GOA单元的扫描信号G(N+4)和第二低电位信号Vss2，并电性连接第一节点Q(N)，用于根据第N+4级GOA单元的扫描信号G(N+4)将第一节点Q(N)的电位下拉至第二低电位信号Vss2的电位。
具体地，所述下拉模块300包括第四十一薄膜晶体管T41，所述第四十一薄膜晶体管T41的栅极接入下四级第N+4级GOA单元的扫描信号G(N+4)，源极接入第二低电位信号Vss2，漏极电性连接第一节点Q(N)。
所述第一下拉维持模块400接入扫描信号G(N)、第一低电位信号Vss1、及第二低电位信号Vss2，并电性连接第一节点Q(N)，用于在第一节点Q(N)的电位控制下将扫描信号G(N)的电位维持在第一低电位信号Vss1的电位并将第一节点Q(N)的电位维持在第二低电位信号Vss2的电位。
具体地，所述第一下拉维持模块400包括第三十二薄膜晶体管T32、第四十二薄膜晶体管T42、第五十一薄膜晶体管T51、第五十二薄膜晶体管T52、第五十三薄膜晶体管T53、及第五十四薄膜晶体管T54；所述第三十二薄膜晶体管T32的栅极电性连接第二节点P(N)，源极接入第一低电位信号Vss1，漏极接入扫描信号G(N)；所述第四十二薄膜晶体管T42的栅极电性连接第二节点P(N)，源极接入第二低电位信号Vss2，漏极电性连接第一节点Q(N)；所述第五十一薄膜晶体管T51的栅极及源极均接入第一控制信号LC1，漏极电性连接第五十三薄膜晶体管T53的栅极；所述第五十二薄膜晶体管T52的栅极电性连接第一节点Q(N)，源极接入第二低电位信号Vss2，漏极电性连接第五十一薄膜晶体管T51的漏极；所述第五十三薄膜晶体管T53的源极电性连接第五十一薄膜晶体管T51的源极，漏极电性连接第二节点P(N)；所述第五十四薄膜晶体管T54的栅极电性连接第一节点Q(N)，源极接入第二低电位信号Vss2，漏极电性连接第二节点P(N)。
所述第二下拉维持模块500包括第三十三薄膜晶体管T33、第四十三薄膜晶体管T43、第六十一薄膜晶体管T61、第六十二薄膜晶体管T62、第六十三薄膜晶体管T63、及第六十四薄膜晶体管T64；所述第三十三薄膜晶体管T33的栅极电性连接第三节点K(N)，源极接入第一低电位信号Vss1，漏极接入扫描信号G(N)；所述第四十三薄膜晶体管T43的栅极电性连接第三节点K(N)，源极接入第二低电位信号Vss2，漏极电性连接第一节点Q(N)；所述第六十一薄膜晶体管T61的栅极及源极均接入第二控制信号LC2，漏极电性连接第六十三薄膜晶体管T63的栅极；所述第六十二薄膜晶体管T62的栅极电性连接第一节点Q(N)，源极接入第二低电位信号Vss2，漏极电性连接第六十一薄膜晶体管T61的漏极；所述第六十三薄膜晶体管T63的源极电性连接第六十一薄膜晶体管T61的源极，漏极电性连接第三节点K(N)；所述第六十四薄膜晶体管T64的栅极电性连接第一节点Q(N)，源极接入第二低电位信号Vss2，漏极电性连接第三节点K(N)。
进一步地，所述第一控制信号LC1与第二控制信号LC2相位相反。
重点地，所述第一低电位信号Vss1的电位大于所述第二低电位信号Vss2的电位，所述第二低电位信号Vss2的电位大于时钟信号CK的低电位。
特别地，如图3所示，在第一级至第四级GOA单元中：所述上拉控制模块100包括第十一薄膜晶体管T11；所述第十一薄膜晶体管T11的栅极接入电路启动信号STV，源极接入高电位信号Vdd，漏极电性连接第一节点Q(N)。
特别地，如图4所示，在倒数第四级至最后一级GOA单元中：所述下拉模块300包括第四十一薄膜晶体管T41，所述第四十一薄膜晶体管T41的栅极接入电路启动信号STV，源极接入第二低电位信号Vss2，漏极电性连接第一节点Q(N)。
具体地，如图5所示，所述时钟信号CK包括：依次输出的第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、及第八时钟信号CK8，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号CK分别为第一时钟信号CK1、第二时钟信号CK2、第三时钟信号CK3、第四时钟信号CK4、第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8；
相邻输出的两个时钟信号CK的上升沿之间的时间间隔为时钟信号CK一个周期的八分之一，所述时钟信号CK的占空比为0.4；
所述电路启动信号STV的高电位的时长等于时钟信号CK一个周期的四分之三；
所述电路启动信号STV的上升沿早于第一时钟信号CK1的上升沿，且两者之间的时间间隔为时钟信号CK一个周期的四分之一。
结合图2至图5，本发明的GOA电路的工作过程为：首先电路启动信号STV提供高电位，第一级至第四级GOA单元中的第十一薄膜晶体管T11均打开，第一级至第四级GOA单元中的第一节点的电位上升至高电位，第一级至第四级GOA单元中的第二十一薄膜晶体管T21和第二十二薄膜晶体管T22均打开，接着第一时钟信号CK1输出高电位，第一级GOA单元输出扫描信号和级传信号，接着第二时钟信号CK2输出高电位，第二级GOA单元输出扫描信号和级传信号，接着第三时钟信号CK3输出高电位，第三级GOA单元输出扫描信号和级传信号，接着第四时钟信号CK4输出高电位，第四级GOA单元输出扫描信号和级传信号，所述第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的级传信号和扫描信号分别传递给第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的上拉控制模块100，接收到相应的级传信号和扫描信号后，所述第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的第十一薄膜晶体管T11依次打开，第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8依次开始提供高电位，所述第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元分别在第五时钟信号CK5、第六时钟信号CK6、第七时钟信号CK7、第八时钟信号CK8的高电位期间输出扫描信号和级传信号，第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的下拉模块300先后分别接收到第五级GOA单元、第六级GOA单元、第七级GOA单元、第八级GOA单元的扫描信号，相应先后下拉第一级GOA单元、第二级GOA单元、第三级GOA单元、第四级GOA单元的第一节点和扫描信号至第二低电位信号Vss2的电位，而后第一下拉维持模块400或第二下拉维持模块500将第一节点的电位维持在第二低电位信号Vss2的电位，并将扫描信号的电位维持在第一低电位信号Vss1的电位，依次类推，直至倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元依次输出扫描信号和级传信号，而后电路启动信号STV再次提供高电位至倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元的下拉模块300，将倒数第四级GOA单元、倒数第三级GOA单元、倒数第二级GOA单元、最后一级GOA单元的第一节点下拉至第二低电位信号Vss2的电位，而后第一下拉维持模块400或第二下拉维持模块500将第一节点的电位维持在第二低电位信号Vss2的电位，并将扫描信号的电位维持在第一低电位信号Vss1的电位。
需要说明的是，本发明由于设置了第二低电位信号Vss2的电位小于第一低电位信号Vss1的电位，且第二低电位信号Vss2的电位大于时钟信号CK的低电位，能够通过拉大时钟信号CK的低电位与第一低电位信号Vss1的电位之间的压差，使扫描信号G(N)波形的下降时间缩短，有利于应用于高分辨率及高频率的显示装置当中，同时第二低电位信号Vss2的设置可使扫描信号G(N)的波纹减少，保证显示效果，并且即使时钟信号CK的低电位与第一低电位信号Vss1的电位之间的压差很大，由于第二低电位信号Vss2的电位是处于时钟信号CK的低电位与第一低电位信号Vss1的电位之间的，在下拉模块300中的第四十一薄膜晶体管T41的栅极因对应的扫描信号维持在第一低电位信号Vss1后，其栅源极的电压差为第一低电位信号Vss1的电位与第二低电位信号Vss2的电位的差值，相较于现有技术，第四十一薄膜晶体管T41的栅源极电压差更小，其所受的电应力更小，不易产生阈值电压的偏移，有效地提高了器件使用寿命。
请参阅图6，为本发明的GOA电路的另一实施例的电路图，该实施例与前述实施例的区别在于，在除了第一级至第四级GOA单元以外的第N级GOA单元中还设有第四十四薄膜晶体管T44，所述第四十四薄膜晶体管T44的栅极接入电路启动信号STV，源极接入第二低电位信号Vss2，漏极电性连接第一节点Q(N)。由于设置了该第四十四薄膜晶体管T44，使本发明的GOA电路开始工作电路启动信号STV为高电位时，除了第一级至第四级GOA单元外的所有的GOA单元的第一节点的电位均经由打开的第四十四薄膜晶体管T44拉低至第二低电位信号Vss2的电位，对除了第一级至第四级GOA单元外的所有的GOA单元的第一节点进行重置，进一步提升了电路的可靠性。
综上所述，本发明的GOA电路，该GOA电路的每一级GOA单元均包括上拉控制模块、输出模块、下拉模块、第一下拉维持模块、第二下拉维持模块；其中第一下拉维持模块中的第三十二薄膜晶体管、及第二下拉维持模块中的第三十三薄膜晶体管的栅极分别电性连接第二、第三节点，源极均接入第一低电位信号，漏极均接入扫描信号，而第一下拉维持模块中的第四十二薄膜晶体管、第二下拉维持模块中的第四十三薄膜晶体管、及下拉模块中的第四十一薄膜晶体管的源极均接入第二低电位信号，且第一低电位信号的电位大于第二低电位信号的电位，第二低电位信号的电位大于时钟信号的低电位，能够在缩短扫描信号下降时间的同时，降低下拉模块中薄膜晶体管所受的电应力，提高器件使用寿命。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
Claims (10)
1.一种GOA电路，其特征在于，包括：多级GOA单元，每一级GOA单元均包括：上拉控制模块(100)、输出模块(200)、下拉模块(300)、第一下拉维持模块(400)；
设N为正整数，除第一级至第四级GOA单元和倒数第四级至最后一级GOA单元外，在第N级GOA单元中：
所述上拉控制模块(100)接入上四级第N-4级GOA单元的级传信号(ST(N-4))和第N-4级GOA单元的扫描信号(G(N-4))，并电性连接第一节点(Q(N))，用于根据第N-4级GOA单元的级传信号(ST(N-4))及第N-4级GOA单元的扫描信号(G(N-4))上拉第一节点(Q(N))的电位；所述输出模块(200)接入时钟信号(CK)并电性连接第一节点(Q(N))，用于在第一节点(Q(N))的电位控制下输出扫描信号(G(N))和级传信号(ST(N))；所述下拉模块(300)接入下四级第N+4级GOA单元的扫描信号(G(N+4))和第二低电位信号(Vss2)，并电性连接第一节点(Q(N))，用于根据第N+4级GOA单元的扫描信号(G(N+4))将第一节点(Q(N))的电位下拉至第二低电位信号(Vss2)的电位；所述第一下拉维持模块(400)接入扫描信号(G(N))、第一低电位信号(Vss1)、及第二低电位信号(Vss2)，并电性连接第一节点(Q(N))，用于在第一节点(Q(N))的电位控制下将扫描信号(G(N))的电位维持在第一低电位信号(Vss1)的电位并将第一节点(Q(N))的电位维持在第二低电位信号(Vss2)的电位；
所述第一低电位信号(Vss1)的电位大于所述第二低电位信号(Vss2)的电位，所述第二低电位信号(Vss2)的电位大于时钟信号(CK)的低电位。
2.如权利要求1所述的GOA电路，其特征在于，所述下拉模块(300)包括第四十一薄膜晶体管(T41)，所述第四十一薄膜晶体管(T41)的栅极接入下四级第N+4级GOA单元的扫描信号(G(N+4))，源极接入第二低电位信号(Vss2)，漏极电性连接第一节点(Q(N))；
所述第一下拉维持模块(400)包括第三十二薄膜晶体管(T32)、第四十二薄膜晶体管(T42)、第五十一薄膜晶体管(T51)、第五十二薄膜晶体管(T52)、第五十三薄膜晶体管(T53)、及第五十四薄膜晶体管(T54)；所述第三十二薄膜晶体管(T32)的栅极电性连接第二节点(P(N))，源极接入第一低电位信号(Vss1)，漏极接入扫描信号(G(N))；所述第四十二薄膜晶体管(T42)的栅极电性连接第二节点(P(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第一节点(Q(N))；所述第五十一薄膜晶体管(T51)的栅极及源极均接入第一控制信号(LC1)，漏极电性连接第五十三薄膜晶体管(T53)的栅极；所述第五十二薄膜晶体管(T52)的栅极电性连接第一节点(Q(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第五十一薄膜晶体管(T51)的漏极；所述第五十三薄膜晶体管(T53)的源极电性连接第五十一薄膜晶体管(T51)的源极，漏极电性连接第二节点(P(N))；所述第五十四薄膜晶体管(T54)的栅极电性连接第一节点(Q(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第二节点(P(N))。
3.如权利要求2所述的GOA电路，其特征在于，还包括第二下拉维持模块(500)；
所述第二下拉维持模块(500)包括第三十三薄膜晶体管(T33)、第四十三薄膜晶体管(T43)、第六十一薄膜晶体管(T61)、第六十二薄膜晶体管(T62)、第六十三薄膜晶体管(T63)、及第六十四薄膜晶体管(T64)；所述第三十三薄膜晶体管(T33)的栅极电性连接第三节点(K(N))，源极接入第一低电位信号(Vss1)，漏极接入扫描信号(G(N))；所述第四十三薄膜晶体管(T43)的栅极电性连接第三节点(K(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第一节点(Q(N))；所述第六十一薄膜晶体管(T61)的栅极及源极均接入第二控制信号(LC2)，漏极电性连接第六十三薄膜晶体管(T63)的栅极；所述第六十二薄膜晶体管(T62)的栅极电性连接第一节点(Q(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第六十一薄膜晶体管(T61)的漏极；所述第六十三薄膜晶体管(T63)的源极电性连接第六十一薄膜晶体管(T61)的源极，漏极电性连接第三节点(K(N))；所述第六十四薄膜晶体管(T64)的栅极电性连接第一节点(Q(N))，源极接入第二低电位信号(Vss2)，漏极电性连接第三节点(K(N))。
4.如权利要求3所述的GOA电路，其特征在于，所述第一控制信号(LC1)与第二控制信号(LC2)相位相反。
5.如权利要求1所述的GOA电路，其特征在于，除第一级至第四级GOA单元外，在第N级GOA单元中：所述上拉控制模块(100)包括第十一薄膜晶体管(T11)；所述第十一薄膜晶体管(T11)的栅极接入上四级第N-4级GOA单元的级传信号(ST(N-4))，源极接入第N-4级GOA单元的扫描信号(G(N-4))，漏极电性连接第一节点(Q(N))。
6.如权利要求1所述的GOA电路，其特征在于，所述输出模块(200)包括第二十一薄膜晶体管(T21)、第二十二薄膜晶体管(T22)、及第一电容(C1)；所述第二十一薄膜晶体管(T21)的栅极电性连接第一节点(Q(N))，源极接入时钟信号(CK)，漏极输出扫描信号(G(N))；所述第二十二薄膜晶体管(T22)的栅极电性连接第一节点(Q(N))，源极接入时钟信号(CK)，漏极输出级传信号(ST(N))；所述第一电容(C1)的一端电性连接第一节点(Q(N))，另一端电性连接第二十一薄膜晶体管(T21)的漏极。
7.如权利要求1所述的GOA电路，其特征在于，在第一级至第四级GOA单元中：所述上拉控制模块(100)包括第十一薄膜晶体管(T11)；所述第十一薄膜晶体管(T11)的栅极接入电路启动信号(STV)，源极接入高电位信号(Vdd)，漏极电性连接第一节点(Q(N))。
8.如权利要1所述的GOA电路，其特征在于，在除了第一级至第四级GOA单元以外的第N级GOA单元中还设有第四十四薄膜晶体管(T44)，所述第四十四薄膜晶体管(T44)的栅极接入电路启动信号(STV)，源极接入第二低电位信号(Vss2)，漏极电性连接第一节点(Q(N))。
9.如权利要求1所述的GOA电路，其特征在于，在倒数第四级至最后一级GOA单元中：所述下拉模块(300)包括第四十一薄膜晶体管(T41)，所述第四十一薄膜晶体管(T41)的栅极接入电路启动信号(STV)，源极接入第二低电位信号(Vss2)，漏极电性连接第一节点(Q(N))。
10.如权利要求7所述的GOA电路，其特征在于，所述时钟信号(CK)包括：依次输出的第一时钟信号(CK1)、第二时钟信号(CK2)、第三时钟信号(CK3)、第四时钟信号(CK4)、第五时钟信号(CK5)、第六时钟信号(CK6)、第七时钟信号(CK7)、及第八时钟信号(CK8)，设X为非负整数，第1+8X级GOA单元、第2+8X级GOA单元、第3+8X级GOA单元、第4+8X级GOA单元、第5+8X级GOA单元、第6+8X级GOA单元、第7+8X级GOA单元、第8+8X级GOA单元中接入的时钟信号(CK)分别为第一时钟信号(CK1)、第二时钟信号(CK2)、第三时钟信号(CK3)、第四时钟信号(CK4)、第五时钟信号(CK5)、第六时钟信号(CK6)、第七时钟信号(CK7)、第八时钟信号(CK8)；
相邻输出的两个时钟信号(CK)的上升沿之间的时间间隔为时钟信号(CK)一个周期的八分之一，所述时钟信号(CK)的占空比为0.4；
所述电路启动信号(STV)的高电位的时长等于时钟信号(CK)一个周期的四分之三；
所述电路启动信号(STV)的上升沿早于第一时钟信号(CK1)的上升沿，且两者之间的时间间隔为时钟信号(CK)一个周期的四分之一。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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