CN100399410C - 移位寄存电路 - Google Patents

Abstract

一种移位寄存电路，具有串接的第一移位缓存单元、第二移位缓存单元、第三移位缓存单元以及第四移位缓存单元。第二移位缓存单元具有第二级输出端以及根据下拉启动信号下拉第二级输出端的电压电平的下拉单元。第四移位缓存单元包括第三开关组件与第四开关组件。第四开关组件，具有连接于第三开关组件的第二端以及下拉单元的控制端，而第四移位缓存单元根据第三开关组件与第四开关组件的连接点的电压电平来产生下拉启动信号。

Description

移位寄存电路

技术领域

本发明有关于一种液晶显示器的驱动电路，特别是有关于一种液晶显示器移位缓存器的驱动电路。

背景技术

将驱动电路设计在液晶显示面板的玻璃基板上已成为未来液晶显示器的一种主要技术，其最大的优点在于节省驱动IC的成本。图1表示为传统移位缓存器的单一移位缓存单元的驱动电路。图2是表示传统移位缓存器的驱动电路的操作时序图。为了简洁说明，在此仅说明一个移位缓存单元的电路及其操作。

传统移位寄存电路利用下一级的输出信号S(N+1)，当成该级的下拉信号，下拉系统101与下拉系统102电连接到开关组件T22与低电压电位Vs之间，用来在时钟信号为CK与XCK时，分别下拉开关组件T22的电压电平。当开关组件T23接收到时钟信号XCK的高电压电平时(见图2时间t2所示)，开关组件T23导通，并将XCK的高电压电平传送到开关组件T32的控制端点a，此时开关组件T32导通，下一级的输出信号S(N+1)的高电压电平被传送到开关组件T30的控制端点b，导通开关组件T30与开关组件T29，并将开关组件T22的控制端与该级输出端的电位下拉至低电压电位Vs，确保输出的信号S(N)在时间t2时为关断状态。

然而，传统的下拉机制是利用下一级的输出信号S(N+1)来下拉该级的移位缓存单元，由于下一级输出信号S(N+1)仅有一个时钟的工作周期(dutycycle)来下拉此移位缓存单元(见图2时间t2所示)，导致储存于开关组件T22耦合电容的电荷无法完全被释放，造成该级的输出信号S(N)无法稳定于关断状态，产生电压漂移的状态。再者，由于时间t2下拉机制的产生，需经由开关组件T32受到时钟信号XCK的控制，开关组件T32的控制端在长期受到时钟信号XCK的大电压驱动下，会导致开关组件T32容易劣化，使输出端的信号S(N)无法保持在关断状态，对液晶显示器来说便可能造成显示图像不正确的输出。

发明内容

有鉴于此，为了提高显示图像输出得正确性，本发明提供一种移位寄存电路，包括：一第一移位缓存单元，具有一第一级输入端、一第一级输出端、以及接收一第一时钟信号的一第一级时钟输入端；一第二移位缓存单元，具有连接于该第一级输出端的一第二级输入端、一第二级输出端、及接收一第二时钟信号的一第二级时钟输入端，该第二移位缓存单元包括：一第一开关组件，具有一第一端、一第二端及一连接于该第一级输出端的第一控制端；一第二开关组件，具有一连接于该第一开关组件的该第二端的第二控制端，一连接于该第二时钟信号的一第一端及一连接于该第二级输出端的第二端；以及一下拉单元(unit)，连接于该第二开关组件及一参考电位之间，并根据一下拉启动信号下拉该第二级输出端的电压电平；一第三移位缓存单元，具有一第三级输出端、一连接于该第二级输出端的第三级输入端及一接收该第一时钟信号的第三级时钟输入端；以及一第四移位缓存单元，具有一第四级输出端、一连接于该第三级输出端的一第四级输入端及一接收该第二时钟信号的第四级时钟输入端，该第四移位缓存单元包括：一第三开关组件，具有一第一端、一第二端及一连接于该第三级输出端的第三控制端；一第四开关组件，具有一连接于该第三开关组件的该第二端以及该下拉单元的第四控制端，一连接于该第二时钟信号的第四第一端，以及一连接于该第四级输出端的第四第二端，其中，该第四移位缓存单元根据该第三开关组件与第四开关组件的连接点的电压电平来产生该下拉启动信号。

附图说明

图1是表示公知移位缓存器的单一移位缓存单元的驱动电路。

图2是表示公知移位缓存器的驱动电路的操作时序图。

图3A是表示根据本发明一实施例所述的移位寄存电路。

图3B是表示根据本发明另一实施例所述的移位寄存电路。

图4是表示本发明一实施例所述的移位缓存单元的电路图。

图5是表示本发明一实施例所述的移位缓存器的驱动电路的操作时序图。

主要组件符号说明

101、102～下拉系统；

201、202、203、204、301、302～移位缓存单元；

304、305～下拉系统；

303～下拉单元；

CK、XCK、CLK1、CLK2～时钟信号；

a～开关组件T32的控制端点；

b～开关组件T30的控制端点；

Q～开关组件T1与开关组件T2的连接处；

P1、P2、P3、P4～下拉信号；

Vs～低电压电位；

VSS～低电压参考电位；

T1～T19、T22、T23、T29、T30、T32～开关组件；

S(N-1)、S(N)、S(N+1)、(N-2)out、(N-1)out、(N)out、(N+1)out、(N+2)out～各级移位缓存单元的输出信号

具体实施方式

图3A表示根据本发明一实施例所述的移位寄存电路，为说明的简洁，图3A中仅以其中四级移位缓存单元为例，多个移位缓存单元可构成完整的移位寄存电路。如图3A所示，移位缓存单元201，其三个接收端所接收信号分别为上一级第(N-2)级的输出端输出信号(N-2)out，下两级第(N+1)级输出的下拉控制信号P1，以及第一时钟信号CLK1。移位缓存单元202，其三个接收端所接收信号分别为上一级第(N-1)级的输出端输出信号(N-1)out，以及下两级第(N+2)级输出的下拉控制信号P2，以及第二时钟信号CLK2。移位缓存单元203，其三个接收端所接收信号分别为上一级第(N)级的输出端输出信号(N)out，下两级第(N+3)级输出的下拉控制信号P3，以及第一时钟信号CLK1。移位缓存单元204，其三个接收端所接收信号分别为上一级第(N+1)级的输出端输出信号(N+1)out，下两级第(N+4)级输出的下拉控制信号P4，以及第二时钟信号CLK2。

图3B表示根据本发明另一实施例所述的移位寄存电路，在图3B所表示的实施例中，其组件标号与连接方式与图3A大致相同，不同的处在于各级移位缓存单元皆具有接收第一时钟信号CLK1与第二时钟信号CLK2的接收端。

图4表示本发明实施例所述移位缓存单元的电路图，为说明的简洁，图4中仅说明其中第二移位缓存单元301以及第四移位缓存单元302的电路操作。如图4所示，第二移位缓存单元301中，开关组件T1，具有连接于前一级第(N-1)级输出端(N-1)out的控制端以及第一端，以及第二端。开关组件T2，具有连接于开关组件T1第二端的控制端，连接于第二时钟信号CLK2的第一端，以及连接于第二移位缓存单元301的输出端N(out)的第二端。第四移位缓存单元302中，开关组件T3，具有连接于前一级第(N+1)级输出端(N+1)out的控制端以及第一端，以及第二端。开关组件T4，具有连接于开关组件T1第二端的控制端，连接于第二时钟信号CLK2的第一端，以及连接于第四移位缓存单元302的输出端N+2(out)的第二端。其中开关组件T3的第二端与开关组件T4的控制端的连接点(Q+2)，具有电压电平产生下拉启动信号。

如图4所示，第二移位缓存单元301中的下拉单元303连接于该第二开关组件以及低电压参考电位VSS之间，并根据上述的下拉启动信号下拉第二移位缓存单元301输出端的电压电平。上述下拉单元303的一实施方式如图4所示，开关组件T6，具有受控于下拉启动信号的控制端，连接于开关组件T2控制端的第一端，以及连接于低电压参考电位VSS的第二端。开关组件T5，具有受控于下拉启动信号的控制端，连接于开关组件T2的第二端的第一端，以及连接于低电压参考电位VSS的第二端。下拉单元303的另一实施方式，可单独存在开关组件T6，其具有受控于下拉启动信号的控制端，连接于开关组件T2的控制端的第一端，以及连接于低电压参考电位VSS的第二端。下拉单元303的另一实施方式，可单独存在开关组件T5，其具有受控于下拉启动信号的控制端，连接于开关组件T2的第二端的第一端，以及连接于低电压参考电位VSS的第二端。上述的下拉单元系统可存在于每个移位缓存单元中，此仅以第二移位缓存单元301为例。

图5为本发明一实施例所述的移位缓存器的驱动电路的操作时序图，如图5所示，在时间为t1时，前级移位缓存单元的输出信号(N-1)out为高电压电平，开关组件T1导通，则前级移位缓存单元的高电压电平输出信号(N-1)out传送至开关组件T1与开关组件T2的连接处Q点，此时有第一电压电平存在于Q点的耦合电容，导致开关组件T2导通，此时第二时钟信号CLK2为低电压电平，则第二移位缓存单元的输出信号(N)out为低电压电平。在时间为t2时，前级移位缓存单元的输出信号(N-1)out为低电压电平，关断开关组件T1，此时Q点的耦合电容将此点电压电平保持于第一电压电平，开关组件T2仍维持于导通状态，则第二时钟信号CLK2的高电压电平，被传送至第二移位缓存单元的输出N(out)，即该级为高电压电平输出。此时Q点的电压电平为第一电压电平加上此时第二移位缓存单元输出N(out)的高电压电平，形成第二电压电平。在时间为t3时，开关组件T3接收到第三移位缓存单元输出(N+1)out的高电平，呈现导通的状态并传送第三电压准电平的到开关组件T3与开关组件T4的连接点(Q+2)，此第三电压电平导通开关组件T5与开关组件T6，并下拉开关组件T2的控制端与第二端的电压电平至低电压参考电位VSS。在时间为t4时，开关组件T3与开关组件T4的连接点(Q+2)的电压电平上升到第四电压电平，以维持开关组件T5与开关组件T6为导通状态，并持续的下拉开关组件T2的控制端与第二端的电压电平，保持第二移位缓存单元301的输出为低电压参考电位VSS。如上述，当只存在开关组件T5时，第三电压电平导通开关组件T5并下拉开关组件T2的第二端的电压电平至低电压参考电位VSS。当只存在开关组件T4时，第三电压电平导通开关组件T4并下拉开关组件T2的控制端的电压电平至低电压参考电位VSS。

如图4所示，第二移位缓存单元301中的第一下拉系统304连接于该开关组件T2、低电压参考电位VSS以及开关组件T1的控制端之间。上述下拉系统304的一实施方式如图4所示，开关组件T8，具有连接于第一时钟信号CLK1的控制端与第一端，以及第二端。开关组件T9，具有连接于开关组件T8第二端的控制端、连接于开关组件T2控制端的第一端以及连接于低电压参考电位VSS的第二端。当第一时钟信号CLK1为高电平时(如图5中的时间为t1、t3、t5的电平)，开关组件T8导通，且第一时钟信号CLK1传至开关组件T9的控制端，导通开关组件T9，并下拉开关组件T2的控制端的电压电平至低电压参考电位VSS。开关组件T12，具有连接于开关组件T8第二端的控制端、连接于开关组件T2第二端的第一端以及连接于低电压参考电位VSS的第二端。上述的第一下拉系统304加上开关组件T10，具有连接于第二时钟信号CLK2的控制端、连接于开关组件T8第二端的第一端以及连接于低电压参考电位VSS的第二端。当第二时钟信号CLK2为高电压时，开关组件T10导通，此时开关组件T9的控制端与开关组件T12的控制端被下拉至低电压参考电位VSS呈现关断状态。为了防止被第一下拉系统304下拉掉该级的输出信号N(out)的电压电平，在上述的第一下拉系统304，加上第开关组件T11，具有连接于开关组件T2的第二端的控制端、连接于开关组件T8的第二端的第一端以及连接于低电压参考电位VSS的第二端。当输出信号N(out)为高电压电平，开关组件T11导通，开关组件T9与开关T12组件关断，即无法下拉开关组件T2的电压电平。第开关组件T13，具有连接于开关组件T1的第一端的控制端、连接于开关组件T8第二端的第一端以及连接于低电压参考电位VSS的第二端。当上一级输入信号(N-1)out为高电压电平，开关组件T13导通，开关组件T9与第开关组件T12关断，即无法下拉开关组件T2的电压电平。

如图4所示，第二移位缓存单元301中的第二下拉系统305连接于该开关组件T2以及低电压参考电位VSS之间。上述下拉系统305的一实施方式如图4所示，开关组件T14，具有连接于第二时钟信号CLK2的控制端与第一端，以及第二端。开关组件T15，具有连接于开关组件T14的第二端的控制端、连接于开关组件T2的控制端的第一端以及连接于低电压参考电位VSS的第二端。当第二时钟信号CLK2为高电平时(如图5中的时间为t2、t4、t6的电平)，开关组件T14导通，且第二时钟信号CLK2传至开关组件T15的控制端，导通开关组件T15，并下拉开关组件T2的控制端的电压电平至低电压参考电位VSS。开关组件T18，具有连接于开关组件T14的第二端的控制端、连接于开关组件T2的第二端的第一端以及连接于低电压参考电位VSS的第二端。上述的第二下拉系统305加上开关组件T16，具有连接于第一时钟信号CLK1的控制端、连接于开关组件T14的第二端的第一端以及连接于低电压参考电位VSS的第二端。当第一时钟信号CLK1为高电压时，开关组件T16导通，此时开关组件T15的控制端与开关组件T18的控制端的电压电平被下拉至低电压参考电位VSS，呈现关断状态。为了防止被第二下拉系统305下拉掉该级的输出信号N(out)的电压电平，在上述的第二下拉系统305，加上开关组件T17，具有连接于开关组件的T2第二端的控制端、连接于开关组件T14的第二端的第一端以及连接于低电压参考电位VSS的第二端。当输出信号N(out)为高电压电平，开关T17导通，开关T15与开关T18关断，即无法下拉组件T2的电压电平。

在上述的电路中，移位缓存单元利用了下两级移位缓存单元的信号当作下拉信号，由于(Q+2)点有两个连续时钟当成下拉信号，可以将开关组件T2的控制端与第二端的电荷释放较干净，形成较佳的下拉能力，并将移位缓存单元的输出信号(N)out固定在低电压电平，避免受到噪声干扰而漂移。且上述的第一时钟信号与第二时钟信号可为两个不同工作周期(duty cycle)的信号，在此以工作周期为50％为最佳实施例，且其中该第一时钟信号的相位相反于该第二时钟信号的相位。

本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (15)

1.一种移位寄存电路，包括：

一第一移位缓存单元，具有一第一级输入端、一第一级输出端、以及接收一第一时钟信号的一第一级时钟输入端；

一第二移位缓存单元，具有连接于该第一级输出端的一第二级输入端、一第二级输出端、及接收一第二时钟信号的一第二级时钟输入端，该第二移位缓存单元包括：

一第一开关组件，具有一连接于该第一级输出端的第一端、一第二端及一连接于该第一级输出端的第一控制端；

一第二开关组件，具有一连接于该第一开关组件的该第二端的第二控制端，一连接于该第二时钟信号的一第一端及一连接于该第二级输出端的第二端；以及

一下拉单元，连接于该第二开关组件及一低电压参考电位之间，其并根据一下拉启动(enable)信号下拉该第二级输出端的电压电平；

一第三移位缓存单元，具有一第三级输出端、一连接于该第二级输出端的第三级输入端及一接收该第一时钟信号的第三级时钟输入端；以及

一第四移位缓存单元，具有一第四级输出端、一连接于该第三级输出端的一第四级输入端及一接收该第二时钟信号的第四级时钟输入端，该第四移位缓存单元包括：

一第三开关组件，具有一连接于该第三级输出端的第一端、一第二端及一连接于该第三级输出端的第三控制端；

一第四开关组件，具有一连接于该第三开关组件的该第二端以及该下拉单元的第四控制端，一连接于该第二时钟信号的第四开关组件的第一端，以及一连接于该第四级输出端的第四开关组件的第二端，其中，该第四移位缓存单元根据该第三开关组件与第四开关组件的连接点的电压电平来产生该下拉启动信号。

2.如权利要求1所述的移位寄存电路，其中该下拉单元包括一第五开关组件，具有一接收该下拉启动信号的第五控制端、一连接于该第二开关组件的该第二端的第一端以及一连接于该低电压参考电位的第二端。

3.如权利要求1所述的移位寄存电路，其中该下拉单元包括一第六开关组件，具有一接收该下拉启动信号的第六控制端、一连接于该第二开关组件的该第二控制端的第一端以及一连接于该低电压参考电位的第二端。

4.如权利要求1所述的移位寄存电路，还包括：

一第八开关组件，具有一连接于该第一时钟信号的第一端、第二端及一连接于该第一时钟信号的第八控制端；以及

一第九开关组件，具有一连接于该第八开关组件的该第二端的第九控制端，一连接于该第二开关组件的该第二控制端的第一端，以及一连接于该低电压参考电位的第二端。

5.如权利要求4所述的移位寄存电路，还包括一第十开关组件，具有一连接于该第二时钟信号的第十控制端，一连接于该第八开关组件的该第二端的第十第一端，以及一连接于该低电压参考电位的第二端。

6.如权利要求4所述的移位寄存电路，还包括一第十一开关组件，具有一连接于该第二开关组件的该第二端的第十一控制端，一连接于该第八开关组件的该第二端的第十一第一端，以及一连接于该低电压参考电位的第二端。

7.如权利要求4所述的移位寄存电路，其中还包括一第十二开关组件，具有一连接于该第八开关组件的该第二端的第十二控制端，一连接于该第二开关组件的该第二端的第一端，以及一连接于该低电压参考电位的第二端。

8.如权利要求4所述的移位寄存电路，其中还包括一第十三开关组件，具有一连接于该第一开关组件的该第一端的第十三控制端，一连接于该第八开关组件的该第二端的第一端，以及一连接于该低电压参考电位的第二端。

9.如权利要求1所述的移位寄存电路，还包括：

一第十四开关组件，具有一连接于该第二时钟信号的第十四开关组件的第一端、一第十四开关组件的第二端及一连接于该第二时钟信号的第十四开关组件的控制端；以及

一第十五开关组件，具有一连接于该第十四开关组件的该第二端的第十五控制端，一连接于该第二开关组件的该第二控制端的第一端，以及一连接于该低电压参考电位的第二端。

10.如权利要求9所述的移位寄存电路，其中还包括一第十六开关组件，具有一连接于该第一时钟信号的第十六控制端，一连接于该第十四开关组件的该第二端的第一端，以及一连接于该低电压参考电位的第二端。

11.如权利要求9所述的移位寄存电路，其中还包括一第十九开关组件，具有一连接于第二开关组件的该第二端的第十九控制端，一连接于该第十四开关组件的该第二端的第一端，以及一连接于该低电压参考电位的第二端。

12.如权利要求9所述的移位寄存电路，其中还包括一第十八开关组件，具有一连接于该第十四开关组件的该第二端的第十八控制端，一连接于该第二开关组件的该第二端的第一端，以及一连接于该低电压参考电位的第二端。

13.如权利要求1所述的移位寄存电路，其中还包括一第一下拉系统连接于该第二开关组件、该低电压参考电位以及该第一开关组件的该控制端之间。

14.如权利要求13所述的移位寄存电路，其中还包括一第二下拉系统连接于该第二开关组件以及该低电压参考电位之间。

15.如权利要求1所述的移位寄存电路，其中该第一时钟信号的相位相反于该第二时钟信号的相位。

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