JP4035548B2 - 同じ極性を有するmisトランジスタを用いるシフトレジスタの改良 - Google Patents
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Description
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、
上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2のノードと上記次の段の出力との間に設けられたキャパシタンスを更に有することを特徴とするシフトレジスタである。
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、
上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2の半導体装置の制御電圧をゼロ以下の値にラッチする手段を更に有することを特徴とするシフトレジスタである。
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、
上記第2のノード自体は、
−上記前の段の出力によって制御された第2の半導体装置を介して上記前の段の出力に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して負電位に接続され、
−第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
出力ラインを低いレベルに維持する手段を更に有することを特徴とするシフトレジスタである。
上記段は、上記第1のクロック信号の高い値と低い値との間で出力を切り替える第1の半導体出力装置を含み、
上記第1の半導体出力装置は第2のノードの電位により制御され、
上記第2のノード自体は、第1のキャパシタンスを介して上記第2のクロック信号を送出する手段に接続されたシフトレジスタであって、
上記第2のノードは、
−上記前の段の出力によって制御された第2の半導体装置を介して第1の高電位若しくは低電位に接続され、
−上記次の段の出力によって制御された第3の半導体装置を介して第2の高電位若しくは低電位に接続されることを特徴とするシフトレジスタである。
この場合、トランジスタMN1のゲートは、図5の実施例と同様に、カップリングキャパシタンスC5を介して前の段の出力ラインに接続され、ダイオードマウント型MOSトランジスタMN5は、キャパシタンスC及びトランジスタMN1の共通ポイントと、ポイントGとの間に接続される。同様に、放電トランジスタMN3は、カップリングキャパシタンスC6を介して次の段に接続され、トランジスタMN6からなる"クランプ"ダイオードが更に設けられている。図8の実施例において、ノードGは電圧V1に連結されている。実際上、図7及び8の実施例において、トランジスタMN1及びMN3は、段が双方向に動作し得るように対称的な役割を果たす。
22,30 ライン
32 接地
J,J−1,J+1 ライン
n,n−1.n+1 出力ライン
D,G,Z ノード
C1,C2,C3,C5,Cb,Cl,Cp キャパシタンス
Ccomp 補償容量
Tp,Td,Tl,MN1,MN2,MN3,MN4,MN5,MN6,MN7 トランジスタ
φ1,φ2 クロック信号
V−,Vgoff,Vcomp 電圧
Reset リセット・ツウ・ゼロパル
Claims (7)
- 各段(n)が第1のノード(D)に出力を有し、前の段(n−1)の出力、次の段(n+1)の出力、並びに、第1及び第2のクロック信号(φ1,φ2)を送出する手段に接続されている複数の縦続された段(n−1,n,n+1)を含み、
上記段は上記第1のクロック信号(φ1)の高い値と低い値との間で出力(n)を切り替える第1の半導体出力装置(MN2)を含み、
上記第1の半導体出力装置は第2のノード(G)の電位により制御され、
上記第2のノード自体は、
−第1のキャパシタンスを介して上記第2のクロック信号(φ2)を送出する手段に接続されている、シフトレジスタであって、
上記第2のノードは、更に、
−上記前の段(n−1)の出力によって制御される第2の半導体装置(MN1)を介して第1の高い若しくは低い電位(Vb)に接続され、
−上記次の段(n+1)の出力によって制御される第3の半導体装置(MN3)を介して第2の低い若しくは高い電位(Vh)に接続されていることを特徴とするレジスタ。 - 出力ラインと、負電圧(Vgoff)との間に接続され、上記前の段の出力により制御される第6の半導体装置を更に有することを特徴とする請求項1記載のレジスタ。
- 上記段の出力(n)は、上記次の段(n+1)の出力又は一つおいて次の段(n+2)の出力により制御される第4の半導体装置(MN4)を介して負電圧(Vgoff)に接続されていることを特徴とする請求項1又は2記載のレジスタ。
- 上記第2のノード(G)は電圧(V1)に接続され、
上記第2及び第3の半導体装置の制御電圧をゼロ以下の値にラッチする手段を更に有することを特徴とする請求項1乃至3のうちいずれか1項記載のレジスタ。 - 上記ラッチする手段は、
上記第2の半導体装置(MN1)の制御端子と上記前の段(n−1)の出力との間に接続されたキャパシタンス(C5)と、
上記第3の半導体装置(MN3)の制御端子と上記次の段(n+1)の出力との間に接続された他のキャパシタンス(C6)と、
上記第2のノード(G)へ接続された制御端子を有し、上記第2のノード(G)での電圧(V1)によって上記第2の半導体装置(MN1)及び上記第3の半導体装置(MN3)の制御端子の電圧をクランプするように上記第2の半導体装置の制御端子と上記第2のノード(G)との間、及び、上記第3の半導体装置の制御端子と上記第2のノード(G)との間に夫々接続される第5及び第6の半導体装置(MN5,MN6)とにより構成されることを特徴とする請求項4記載のレジスタ。
- 上記半導体装置は、MISトランジスタ、好ましくは、TFTトランジスタにより構成されることを特徴とする請求項1乃至5のうちいずれか1項記載のレジスタ。
- 上記第1及び第2のクロック信号(φ1,φ2)は逆位相の同じくロック信号から得られることを特徴とする請求項1乃至6のうちいずれか1項記載のレジスタ。
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