JP2005241903A - 表示装置および表示装置の駆動方法 - Google Patents

Abstract

【課題】走査パルスＶｇａｔｅを一度中間電位Ｖｏに落としてから立ち下げる駆動法を採ることにより、水平走査の書き込み時間が短くなるため、画素への映像信号Ｖｓｉｇの書き込み不足が発生する。
【解決手段】アクティブマトリクス型液晶表示装置において、画素アレイ部の各画素に映像信号Ｖｓｉｇを書き込む際に、映像信号Ｖｓｉｇの正極性の書き込み時はアクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する垂直走査パルスφＶｉを、映像信号Ｖｓｉｇの負極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスφＶｉ＋１を走査線に与えることによって画素アレイ部の各画素を行単位で選択するようにする。
【選択図】図５

Description

本発明は、表示装置および表示装置の駆動方法に関し、特に電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置されてなるアクティブマトリクス型表示装置および当該表示装置の駆動方法に関する。

アクティブマトリクス型表示装置、例えば電気光学素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置は、液晶セルおよび当該液晶セルを駆動する駆動トランジスタを含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線され、走査線を順次駆動することによって画素を行単位で選択し、その選択した行の画素に対して信号線を通して映像信号を書き込む構成となっている。

このアクティブマトリクス型液晶表示装置において、垂直走査により走査パルスが順次走査線に与えられることにより、走査パルスが与えられた走査線の画素行が選択され、当該走査線にゲートが繋がる画素トランジスタがオン状態となる。この選択された画素行において、画素トランジスタのオン時には、信号線を通して供給される映像信号Ｖｓｉｇが画素トランジスタによって取り込まれ、液晶容量（液晶セル）Ｃｌｃおよび当該液晶容量Ｃｌｃと並列に接続された補助容量Ｃｓに充電され、かつここで保持される。

ところが、画素トランジスタには走査線との間に寄生容量Ｃｇｓが存在するため、図１１に示すように、画素トランジスタのオフ時に、液晶容量Ｃｌｃおよび補助容量Ｃｓに保持されている映像信号Ｖｓｉｇの保持電位が、寄生容量Ｃｇｓによるカップリングによって電圧ΔＶだけシフトしてしまう。また、寄生容量Ｃｇｓについては画素間でばらつきがあるために、画面内において画素間で電圧シフトΔＶにもばらつきが生じる。その結果、表示画面上にザラツキ（いわゆる面ザラ）が現れ、画質不良を招くことになる。

このため、従来は、画素行の選択期間から非選択期間に移行する際に、換言すれば走査パルスＶｇａｔｅがアクティブ状態からノンアクティブ状態に遷移する際に、当該走査パルスＶｇａｔｅを図１２（Ａ）に示すように滑らかに（徐々に）立ち下げることにより、あるいは図１２（Ｂ）に示すように一度中間電位Ｖｏに落としてから立ち下げることにより、映像信号Ｖｓｉｇの保持電位の電圧シフトΔＶを抑制するようにしていた（例えば、特許文献１参照）。

特開平６−３６４７号公報

上述した従来技術では、走査パルスＶｇａｔｅがアクティブ状態からノンアクティブ状態に遷移する際に、映像信号Ｖｓｉｇの極性に関係なく、走査パルスＶｇａｔｅを滑らかに立ち下げる、あるいは一度中間電位Ｖｏに落としてから立ち下げるようにしているが、特に後者の場合、即ち走査パルスＶｇａｔｅを一度中間電位Ｖｏに落としてから立ち下げる場合を例に採ると、本来の走査パルスＶｇａｔｅの電位が例えば１５．５［Ｖ］であるのに対して、その後半のパルス部分を例えば７．５［Ｖ］程度の中間電位Ｖｏに落とすことになる。

しかしながら、走査パルスＶｇａｔｅの電位が７．５［Ｖ］程度の中間電位Ｖｏに低下したのでは、画素トランジスタのオン状態を維持することはできない。換言すれば、７．５［Ｖ］程度の中間電位Ｖｏでは、画素に映像信号Ｖｓｉｇを書き込むことができない。したがって、映像信号Ｖｓｉｇの保持電位の電圧シフトΔＶを抑制するために、走査パルスＶｇａｔｅを一度中間電位Ｖｏに落としてから立ち下げる駆動法を採ることにより、水平走査の書き込み時間が短くなるため、画素への映像信号Ｖｓｉｇの書き込み不足が発生する。

特に、近年、解像度を高精細化する傾向にあり、それに伴って多画素化が進められ、水平走査期間が短くなってきているのが現状である。このため、走査パルスＶｇａｔｅを一度中間電位Ｖｏに落としてから立ち下げる駆動法を採ることにより、画素トランジスタをオフするタイミングを早めることになり、その結果、水平走査の書き込み時間もさらに短くなるため、画素への映像信号Ｖｓｉｇの書き込み不足がより顕著に現れ、解像度の高精細化の妨げとなってしまう。

なお、補助容量Ｃｓの容量を大きくすることで、映像信号Ｖｓｉｇの保持電位の電圧シフトΔＶおよびそのばらつきを抑制することができる。すなわち、結合容量Ｃｇｓを介して放電される電荷量を補うに足る電荷量をあらかじめ補助容量Ｃｓに蓄えることで、電圧シフトΔＶおよびそのばらつきを抑えるというものである。しかし、補助容量Ｃｓは画素領域内に形成されるものであることから、容量拡大のために補助容量Ｃｓのサイズを大きくすると、画素の開口率が犠牲になり、十分な表示コントラストを得ることができない。

本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、十分な表示コントラストを確保しつつ、水平走査の書き込み時間を確保し、映像信号の書き込み不足を解消した表示装置および表示装置の駆動方法を提供することにある。

上記目的を達成するために、本発明では、電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線されてなる画素アレイ部を有する表示装置において、前記画素アレイ部の各画素に映像信号を前記信号線を介して書き込む際に、前記映像信号の第１極性（負極性または正極性）の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する第１の走査パルスを、前記映像信号の第２極性（正極性または負極性）の書き込み時はアクティブ状態から一度中間電位を経てノンアクティブ状態に、またはアクティブ状態から徐々にノンアクティブ状態に遷移する第２の走査パルスを前記走査線に与えることによって前記画素アレイ部の各画素の行単位での選択を行うようにする。

上記の構成において、第２の走査パルスによる画素行の選択期間では、選択期間から非選択期間に移行するときに、第２の走査パルスが例えばアクティブ状態から一度中間電位を経てノンアクティブ状態に遷移することで、当該遷移の過程で画素トランジスタのゲート-ソース間の電位差が小さくなるため、画素トランジスタと走査線との間の寄生容量によるカップリングに起因する映像信号の保持電位の電圧シフトを抑制できる。一方、第１の走査パルスの方が第２の走査パルスに比べて、当該第２の走査パルスの後半部分の電位が低くなっている分だけ画素への映像信号の書き込み期間が長い。したがって、映像信号の第１極性の書き込み時には第１の走査パルスによって画素行の選択を行い、映像信号の第２極性の書き込み時には第２の走査パルスによって画素行の選択を行うことで、第１走査パルスによる画素行の選択期間では、水平走査の書き込み時間を確保できる。

本発明によれば、第２の走査パルスによる駆動によって表示コントラストを低下させずに、映像信号の保持電位の電位変動（電圧シフト）を抑制できるとともに、第１の走査パルスによる駆動によって水平走査の書き込み時間を確保できるため、映像信号の書き込み不足を解消することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明が適用される表示装置の構成例を示すブロック図である。ここでは、画素の電気光学素子として液晶セルを用いた点順次駆動方式のアクティブマトリクス型液晶表示装置を例に挙げて説明するものとする。図１から明らかなように、本適用例に係るアクティブマトリクス型液晶表示装置は、画素アレイ部１１、垂直駆動回路１２、水平駆動回路１３および映像信号供給回路１４を有する構成となっている。

画素アレイ部１１は、電気光学素子である液晶セルを含む画素２０が、透明絶縁基板、例えば第１のガラス基板（図示せず）上に行列状に２次元配置され、この画素２０のｍ行ｎ列の配列に対して行ごとに走査線１５−１〜１５−ｍが配線され、列ごとに信号線１６−１〜１６−ｎが配線された構成となっている。第１のガラス基板は、第２のガラス基板と所定の間隙を持って対向配置され、当該第２のガラス基板との間に液晶材料が封止されることによって液晶パネルを構成している。

図２は、画素（画素回路）２０の回路構成の一例を示す回路図である。図２から明らかなように、画素２０は、画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)２１と、このＴＦＴ２１のドレイン電極に画素電極が接続された液晶セル２２と、ＴＦＴ２１のドレイン電極に一方の電極が接続された保持容量２３とを有する構成となっている。ここで、液晶セル２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶容量Ｃｌｃを意味する。

ＴＦＴ２１はゲート電極が走査線１５（１５−１〜１５−ｍ）に接続され、ソース電極が信号線１６（１６−１〜１６−ｎ）に接続されている。また、例えば、液晶セル２２の対向電極および保持容量２３の他方の電極がコモン線１８に対して各画素共通に接続されている。そして、液晶セル２２の対向電極には、コモン線１８を介してコモン電圧（対向電極電圧）Ｖｃｏｍが各画素共通に与えられる。

垂直駆動回路１２は、画素アレイ部１１の例えば左側に配置されている。なお、ここでは、画素アレイ部１１の左側に垂直駆動回路１２を配置する構成を例に挙げて示したが、画素アレイ部１１の右側に、あるいは画素アレイ部１１の左右両側に垂直駆動回路１２を配置する構成を採ることも可能である。垂直駆動回路１２は、シフトレジスタやバッファ回路等によって構成され、垂直走査パルスφＶ１〜φＶｍを順に出力し、画素アレイ部１１の走査線１５−１〜１５−ｍに与えられることによって画素２０を行単位で順次選択する。垂直駆動回路１２の具体的な構成については後で詳細に説明する。

水平駆動回路１３は、例えば、水平走査回路１３１および水平サンプリングスイッチ１３２−１〜１３２−ｎを有する構成となっている。水平走査回路１３１は、シフトレジスタによって構成され、水平スタートパルスＨＳＴに応答してシフト動作を開始し、当該水平スタートパルスＨＳＴを水平クロックパルスＨＣＫ（一般的には、互いに逆相の水平クロックパルスＨＣＫ，ＨＣＫＸ）に同期して順次シフトすることにより、各転送段の転送パルスを水平サンプリングパルスφＨ１〜φＨｎとして順に出力する。

水平サンプリングスイッチ１３２−１〜１３２−ｎは、各一端が信号入力線１８に共通に接続され、各他端が画素アレイ部１１の信号線１６−１〜１６−ｎの各一端にそれぞれ接続されている。これら水平サンプリングスイッチ１３２−１〜１３２−ｎは、水平走査回路１３１から順に出力される水平サンプリングパルスφＨ１〜φＨｎに応答してオン状態になることにより、信号入力線１８を介して映像信号供給回路１４から供給されるアナログ映像信号Ｖｓｉｇを順次サンプリングして信号線１６−１〜１６−ｎに供給する。

映像信号供給回路１４は、信号入力線１８を通して画素アレイ部１１に入力するアナログ映像信号Ｖｓｉｇの極性を、コモン電圧（対向電極電圧）Ｖｃｏｍを基準に例えば１Ｈ（Ｈは水平走査期間）ごとに反転させる。この駆動法は、１Ｈ反転（ライン反転）駆動法と呼ばれている。１Ｈ反転駆動法以外に、アナログ映像信号Ｖｓｉｇの極性を１画面（フレーム）ごとに反転させる駆動法を採ることもある。映像信号供給回路１４はさらに、垂直駆動回路１２に対して当該垂直駆動回路１２での電源電圧の切換えを制御する制御信号Ｓをアナログ映像信号Ｖｓｉｇの極性反転に同期して与える。

次に、本発明の特徴とする垂直駆動回路１２の実施形態について説明する。

［第１実施形態］
図３は、本発明の第１実施形態に係る垂直駆動回路１２Ａの構成を示す回路図である。図３に示すように、本実施形態に係る垂直駆動回路１２Ａは、シフトレジスタ３１、ＮＡＮＤ回路群３２およびインバータ回路群３３等を有する構成となっている。

シフトレジスタ３１は、例えばＤ型フリップフロップ４０を多段接続した構成となっている。Ｄ型フリップフロップ４０の各々は、出力端子同士が接続された一対のクロックトインバータ４１，４２を有している。これらインバータ４１，４２のグランド端子は、Ｎｃｈ駆動トランジスタ４３，４４を介して接地されている。インバータ４１，４２の電源供給端子は、Ｐｃｈ駆動トランジスタ４５，４６を介して電源電圧ＶＤＤの電源ラインＬ０に接続されている。

駆動トランジスタ４３，４４は、垂直クロックパルスＶＣＫ１，ＶＣＫ２に応答してオン状態となり、駆動トランジスタ４５，４６は垂直クロックパルスＶＣＫ１，ＶＣＫ２の反転クロックパルスＶＣＫ１Ｘ，ＶＣＫ２Ｘに応答してオン状態となることにより、クロックトインバータ４１，４２を動作状態にする。これらインバータ４１，４２の共通接続された出力端子にはインバータ４７の入力端子が接続されている。インバータ４７の出力端子には、各段のＤ型フリップフロップ４０の転送パルス（出力パルス）が現れる。自段のＤ型フリップフロップ４０−ｉの転送パルスは、次段のＤ型フリップフロップ４０−ｉ＋１の入力としても用いられる。

上記構成のシフトレジスタ３１において、第１段目のＤ型フリップフロップ４０−１に対して垂直スタートパルスＶＳＴを入力すると、各段のＤ型フリップフロップ４０−１，４０−２，……が垂直クロックパルスＶＣＫ１，ＶＣＫ２に同期して、垂直スタートパルスＶＳＴを順次転送することにより、各段ごとに半周期ずつ位相のずれた転送パルスを出力する。

ＮＡＮＤ回路群３２は、走査線１５−１〜１５−ｍに対応したＮＡＮＤ回路３２−１〜３２−ｍによって構成されている。ここでは、図面の簡略化のために、４行分の走査線１５−１〜１５−４のみを示している。ＮＡＮＤ回路３２−１〜３２−４は各々、自段のＤ型フリップフロップ４０−ｉの転送パルスと、次段のＤ型フリップフロップ４０−ｉ＋１の転送パルスとを２入力とする。

具体的には、第１段目のＮＡＮＤ回路３２−１は、第１段目のＤ型フリップフロップ４０−１の転送パルスと第２段目のＤ型フリップフロップ４０−２の転送パルスとを２入力とし、第２段目のＮＡＮＤ回路３２−２は、第２段目のＤ型フリップフロップ４０−２の転送パルスと第３段目のＤ型フリップフロップ４０−３の転送パルスとを２入力とし、第３段目のＮＡＮＤ回路３２−３は、第３段目のＤ型フリップフロップ４０−３の転送パルスと第４段目のＤ型フリップフロップ４０−４の転送パルスとを２入力とし、第４段目のＮＡＮＤ回路３２−４は、第４段目のＤ型フリップフロップ４０−４の転送パルスと第５段目のＤ型フリップフロップ４０−５の転送パルスとを２入力とする。

インバータ回路群３３は、走査線１５−１〜１５−ｍに対応したインバータ３３−１〜３３−ｍ、ここではインバータ３３−１〜３３−４によって構成されている。インバータ３３−１〜３３−４は、ＮＡＮＤ回路３２−１〜３２−４の各出力パルスを順次反転して出力し、垂直走査パルスφＶ１〜φＶ４として走査線１５−１〜１５−４にそれぞれ与える。これらインバータ３３−１〜３３−４には、第１，第２の電源ラインＬ１，Ｌ２から選択的に電源電圧Ｖｄｄが供給されるようになっている。

次に、本実施形態に係る垂直駆動回路１２Ａにおけるインバータ３３−１〜３３−４への電源電圧Ｖｄｄの供給系の構成について、図４を用いて説明する。ここでは、インバータ３３−１の場合を例に挙げて説明するが、他のインバータ３３−２〜３３−４についても全く同じである。

図４において、インバータ３３−１の電源供給端子と第１，第２の電源ラインＬ１，Ｌ２との間にはスイッチ３４，３５がそれぞれ接続されている。第１の電源ラインＬ１は、抵抗３６を介して電源電圧ＶＤＤの電源ラインＬ０に接続されている。これにより、第１の電源ラインＬ１には常時電源電圧ＶＤＤが与えられる。電源ラインＬ０とグランドとの間には、抵抗３７，３８およびスイッチングトランジスタ３９が直列に接続されている。そして、抵抗３７，３８の分圧点（共通接続点）Ｏに第２の電源ラインＬ２が接続されている。この分圧点Ｏには、スイッチングトランジスタ３９がオフ状態のときは電源電圧ＶＤＤがそのまま現れ、スイッチングトランジスタ３９がオン状態のときは抵抗３７，３８の各抵抗値の比に応じて電源電圧ＶＤＤを分圧した電圧が現れる。

ここで、電源電圧ＶＤＤを例えば１５．５［Ｖ］程度とした場合、分圧点Ｏに現れる電圧が例えば７．５［Ｖ］程度の中間電位Ｖｏとなるように、抵抗３７，３８の各抵抗値が選定される。また、スイッチングトランジスタ３９のゲート電極には、１Ｈ期間の後半部分においてアクティブ（“Ｈ”レベル）となる制御電圧Ｖｃが、タイミング制御回路（図示せず）から与えられる。これにより、第２の電源ラインＬ２には、１Ｈ期間の大部分において電源電圧ＶＤＤが与えられ、１Ｈ期間の後半部分において中間電位Ｖｏが与えられることになる。

先述したように、映像信号供給回路１４からは、垂直駆動回路１２に対して当該垂直駆動回路１２での電源電圧の切換えを制御する制御信号Ｓがアナログ映像信号Ｖｓｉｇの極性反転（ここでは、１Ｈ反転）に同期して与えられる。具体的には、映像信号供給回路１４は、例えば、画素２０に書き込む映像信号Ｖｓｉｇの極性が正極性のときに“Ｈ”レベルとなり、当該映像信号Ｖｓｉｇの極性が負極性のときに“Ｌ”レベルとなる制御信号Ｓを出力する。

この制御信号Ｓは、スイッチ３４に対してインバータ５１で反転されて与えられるとともに、スイッチ３５に対して直接与えられる。これにより、映像信号Ｖｓｉｇの正極性の書き込み時には、スイッチ３４がオフし、スイッチ３５がオンするため、インバータ３３−１に対して第２の電源ラインＬ２の電源電圧、即ち１Ｈ期間の大部分で電源電圧ＶＤＤとなり、１Ｈ期間の後半部分で中間電位Ｖｏとなる電源電圧が供給される。一方、映像信号Ｖｓｉｇの負極性の書き込み時には、スイッチ３４がオンし、スイッチ３５がオフするため、インバータ３３−１に対して第１の電源ラインＬ１の電源電圧、即ち電源電圧ＶＤＤが供給される。

ここで、１Ｈ反転駆動法を採用していることにより、映像信号供給回路１４から信号入力線１８に供給される映像信号Ｖｓｉｇの極性は、１Ｈ（１行）ごとに反転する。具体的には、奇数行目の画素行に書き込む映像信号Ｖｓｉｇの極性が正極性であれば、偶数行目の画素行に書き込む映像信号Ｖｓｉｇの極性が負極性となり、逆に、奇数行目の画素行に書き込む映像信号Ｖｓｉｇの極性が負極性であれば、偶数行目の画素行に書き込む映像信号Ｖｓｉｇの極性が正極性となる。

これにより、奇数行目の画素行に対して正極性の映像信号Ｖｓｉｇを書き込み、偶数行目の画素行に対して負極性の映像信号Ｖｓｉｇを書き込む場合を例に採ると、奇数行目に対応するインバータ３３−１，３３−３，……には第２の電源ラインＬ２の電源電圧（１Ｈ期間の大部分で電源電圧ＶＤＤ、１Ｈ期間の後半部分で中間電位Ｖｏ）が供給され、偶数行目に対応するインバータ３３−２，３３−４，……には第１の電源ラインＬ１の電源電圧ＶＤＤが供給されることになる。

次に、上記構成の電源電圧の供給系を有する本実施形態に係る垂直駆動回路１２Ａの回路動作について、図５のタイミングチャートを用いて説明する。

先ず、スイッチングトランジスタ３９のゲート電極に印加される制御電圧Ｖｃは、水平走査に同期してパルス状にレベル変化する。本例では、水平走査期間が６３．５［μｓｅｃ］に設定されており、これは選択線１５−１〜１５−ｍの１本当たり、即ち１画素行当たりの選択期間に相当する。この１水平走査期間内において、制御電圧Ｖｃは当該１水平走査期間の最終部分で例えば６〜８［μｓｅｃ］の期間だけ“Ｈ”レベルとなる。制御電圧Ｖｃが“Ｈ”レベルになることにより、スイッチングトランジスタ３９がオン状態になるため、先述したように、第２の電源ラインＬ２に与えられる電源電圧は、電源電圧ＶＤＤから中間電位Ｖｏに低下する。

ここで、奇数行目の画素行に正極性の映像信号Ｖｓｉｇを書き込み、偶数行目の画素行に負極性の映像信号Ｖｓｉｇを書き込む場合を例に採ると、奇数行目に対応するインバータ３３−１，３３−３，……にはこれらの電源電圧Ｖｄｄとして第２の電源ラインＬ２の電源電圧ＶＤＤ／Ｖｏが供給される。これにより、インバータ３３−１，３３−３，……から出力される垂直走査パルスφＶｉ（ｉは奇数）は、図５に示すように、水平走査期間の大部分で電源電圧ＶＤＤ、水平走査期間の後半部分で電源電圧ＶＤＤから中間電位Ｖｏに階段状に変化する波形となる。すなわち、垂直走査パルスφＶｉは、選択画素行に映像信号Ｖｓｉｇの正極性を書き込むときには、アクティブ状態（“Ｈ”レベル）から一度中間電位Ｖｏを経てノンアクティブ状態（“Ｌ”レベル）に遷移する。

一方、偶数行目に対応するインバータ３３−２，３３−４，……にはこれらの電源電圧Ｖｄｄとして第１の電源ラインＬ１の電源電圧ＶＤＤが供給される。これにより、インバータ３３−２，３３−４，……から出力される垂直走査パルスφＶｉ＋１は、図５に示すように、アクティブ状態（“Ｈ”レベル）からノンアクティブ状態（“Ｌ”レベル）に瞬時に遷移するパルス波形となる。

上述したように、第１実施形態に係る垂直駆動回路１２Ａを用いたアクティブマトリクス型液晶表示装置において、画素アレイ部１１の各画素２０に映像信号Ｖｓｉｇを信号線１６−１〜１６−ｎを介して書き込む際に、映像信号Ｖｓｉｇの正極性の書き込み時はアクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する垂直走査パルスを、映像信号Ｖｓｉｇの負極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスを走査線１５−１〜１５−ｍに与えることによって画素アレイ部１１の各画素２０を行単位で選択することにより、次のような作用効果を得ることができる。

すなわち、映像信号Ｖｓｉｇの正極性の書き込み時には、アクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する垂直走査パルスを用いて画素行の選択を行うことにより、画素トランジスタであるＴＦＴ２１のオフ時に、当該ＴＦＴ２１と走査線１５（１５−１〜１５−ｍ）との間に介在する寄生容量Ｃｇｓによるカップリングによって液晶セル（液晶容量）２２および保持容量２３に保持されている映像信号Ｖｓｉｇの電位が変動（シフト）するのを抑制できるため、十分な表示コントラストを確保することができる。

加えて、映像信号Ｖｓｉｇの負極性の書き込み時には、アクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスを用いて画素行の選択を行うことにより、当該垂直走査パルスのパルス幅期間の全体を映像信号Ｖｓｉｇの書き込みに使えるため、負極性の映像信号Ｖｓｉｇの書き込み不足を解消できる。したがって、解像度の高精細化に伴って水平走査期間が短くなったとしても、映像信号Ｖｓｉｇの負極性の書き込み時における水平走査の書き込み時間を確保できるため、特に負極性の映像信号Ｖｓｉｇを十分に書き込むことができる。

［第２実施形態］
図６は、本発明の第２実施形態に係る垂直駆動回路１２Ｂの要部の構成を示す回路図である。本実施形態に係る垂直駆動回路１２Ｂは、その全体の構成を図示しないが、第１実施形態に係る垂直駆動回路１２Ａとは、基本的な構成、即ちシフトレジスタ３１、ＮＡＮＤ回路群３２およびインバータ回路群３３等を有する構成である点で同じであり、相違するのは、インバータ３３−１〜３３−ｍへの電源電圧Ｖｄｄの供給系の構成である。

図６において、電源電圧ＶＤＤをそのまま供給する系と、１Ｈ期間の大部分で電源電圧ＶＤＤとなり、１Ｈ期間の後半部分で中間電位Ｖｏとなる電源電圧を供給する系の構成については、第１実施形態に係る垂直駆動回路１２Ａ（図４）と同じである。そして、映像信号供給回路１４から出力される制御信号Ｓ、即ち例えば画素２０に書き込む映像信号Ｖｓｉｇの極性が正極性のときに“Ｈ”レベルとなり、当該映像信号Ｖｓｉｇの極性が負極性のときに“Ｌ”レベルとなる制御信号Ｓは、スイッチ３４に対して直接に与えられ、スイッチ３５に対してインバータ５２で反転されて与えられる。

これにより、映像信号Ｖｓｉｇの正極性の書き込み時には、スイッチ３４がオンし、スイッチ３５がオフするため、インバータ３３−１に対して第１の電源ラインＬ１の電源電圧、即ち電源電圧ＶＤＤが供給される。一方、映像信号Ｖｓｉｇの負極性の書き込み時には、スイッチ３４がオフし、スイッチ３５がオンするため、インバータ３３−１に対して第２の電源ラインＬ２の電源電圧、即ち１Ｈ期間の大部分で電源電圧ＶＤＤとなり、１Ｈ期間の後半部分で中間電位Ｖｏとなる電源電圧が供給される。

ここで、１Ｈ反転駆動法を採用していることにより、奇数行目の画素行に対して正極性の映像信号Ｖｓｉｇを書き込み、偶数行目の画素行に対して負極性の映像信号Ｖｓｉｇを書き込む場合を例に採ると、奇数行目に対応するインバータ３３−１，３３−３，……には第１の電源ラインＬ１の電源電圧ＶＤＤが供給され、偶数行目に対応するインバータ３３−２，３３−４，……には第２の電源ラインＬ２の電源電圧（１Ｈ期間の大部分で電源電圧ＶＤＤ、１Ｈ期間の後半部分で中間電位Ｖｏ）が供給されることになる。

次に、上記構成の電源電圧の供給系を有する本実施形態に係る垂直駆動回路１２Ｂの回路動作について、図７のタイミングチャートを用いて説明する。

先ず、スイッチングトランジスタ３９のゲート電極に印加される制御電圧Ｖｃは、水平走査に同期してパルス状にレベル変化する。本例では、水平走査期間が６３．５［μｓｅｃ］に設定されており、これは選択線１５−１〜１５−ｍの１本当たり、即ち１画素行当たりの選択期間に相当する。この１水平走査期間内において、制御電圧Ｖｃは当該１水平走査期間の最終部分で例えば６〜８［μｓｅｃ］の期間だけ“Ｈ”レベルとなる。制御電圧Ｖｃが“Ｈ”レベルになることにより、スイッチングトランジスタ３９がオン状態になるため、第２の電源ラインＬ２に与えられる電源電圧は、電源電圧ＶＤＤから中間電位Ｖｏに低下する。

ここで、奇数行目の画素行に正極性の映像信号Ｖｓｉｇを書き込み、偶数行目の画素行に負極性の映像信号Ｖｓｉｇを書き込む場合を例に採ると、奇数行目に対応するインバータ３３−１，３３−３，……にはこれらの電源電圧Ｖｄｄとして第１の電源ラインＬ１の電源電圧ＶＤＤが供給される。これにより、インバータ３３−１，３３−３，……から出力される垂直走査パルスφＶｉ（ｉは奇数）は、図７に示すように、アクティブ状態からノンアクティブ状態に瞬時に遷移するパルス波形となる。

一方、偶数行目に対応するインバータ３３−２，３３−４，……にはこれらの電源電圧Ｖｄｄとして第２の電源ラインＬ２の電源電圧ＶＤＤ／Ｖｏが供給される。これにより、インバータ３３−２，３３−４，……から出力される垂直走査パルスφＶｉ＋１は、図７に示すように、水平走査期間の大部分で電源電圧ＶＤＤ、水平走査期間の後半部分で電源電圧ＶＤＤから中間電位Ｖｏに階段状に変化する波形となる。すなわち、垂直走査パルスφＶｉ＋１は、選択画素行に映像信号Ｖｓｉｇの負極性を書き込むときには、アクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する。

ところで、映像信号Ｖｓｉｇの書き込みにおいて、正極性の書き込み時と負極性の書き込み時とで映像信号Ｖｓｉｇの保持電位の変動量（電圧シフトΔＶ）が大きく異なる。その理由について、以下に説明する。

一般に、映像信号Ｖｓｉｇの書き込みは、画素トランジスタであるＴＦＴ２１をＮｃｈトランジスタで形成している場合は、映像信号Ｖｓｉｇのダイナミックの振幅が低い負極性の書き込み能力が大きい。これは、負極性の書き込みでは、ＴＦＴ２１のゲート電圧Ｖｇａｔｅに対して映像信号Ｖｓｉｇの振幅が低いため、ＴＦＴ２１のゲート−ソース間電圧Ｖｇｓが大きく取れることにより、ドレイン電流Ｉｄｓが大きくなるためである。

図８に示すように、ＴＦＴ２１がオフ状態に移行するとき、即ちＴＦＴ２１のゲート電位が“Ｈ”レベルから“Ｌ”レベルに遷移するときにおいて、寄生容量Ｃｇｓによるカップリングによって映像信号Ｖｓｉｇの保持電位の変動量が大きくなるのは、負極性の書き込み時である。これは、ドレイン電流Ｉｄｓが大きく、寄生容量Ｃｇｓに充電される電荷量も大きくなり、ＴＦＴ２１のゲート電位が“Ｈ”レベルから“Ｌ”レベルに遷移するタイミングでのカップリングが大きくなるため、保持電位の変動が生じる。

以上の理由から、第２実施形態に係る垂直駆動回路１２Ｂを用いたアクティブマトリクス型液晶表示装置では、画素アレイ部１１の各画素２０に映像信号Ｖｓｉｇを信号線１６−１〜１６−ｎを介して書き込む際に、映像信号Ｖｓｉｇの負極性の書き込み時はアクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する垂直走査パルスを、映像信号Ｖｓｉｇの正極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスを走査線１５−１〜１５−ｍに与えることによって画素アレイ部１１の各画素２０を行単位で選択する構成を採っている。

これにより、映像信号Ｖｓｉｇの負極性の書き込み時には、アクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移する垂直走査パルスφＶｉ＋１を用いて画素行の選択を行うことにより、画素トランジスタであるＴＦＴ２１のオフ時に、当該ＴＦＴ２１と走査線１５（１５−１〜１５−ｍ）との間に介在する寄生容量Ｃｇｓによるカップリングによって液晶セル（液晶容量）２２および保持容量２３に保持されている映像信号Ｖｓｉｇの電位が変動（シフト）するのを抑制できるため、十分な表示コントラストを確保することができる。

加えて、映像信号Ｖｓｉｇの正極性の書き込み時には、アクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスを用いて画素行の選択を行うことにより、当該垂直走査パルスのパルス幅期間の全体を映像信号Ｖｓｉｇの書き込みに使えるため、正極性の映像信号Ｖｓｉｇの書き込み不足を解消できる。したがって、解像度の高精細化に伴って水平走査期間が短くなったとしても、映像信号Ｖｓｉｇの正極性の書き込み時における水平走査の書き込み時間を確保できるため、特に正極性の映像信号Ｖｓｉｇを十分に書き込むことができる。しかも、先述したように、正極性での書き込み能力は、負極性の書き込み能力よりも低いため、正極性の書き込み時間を十分確保できることで、極性ごとの充電率差が生じないようにすることができるため面ザラなどの画質不良を防止できる。

なお、第１実施形態では映像信号Ｖｓｉｇの正極性の書き込み時に、第２実施形態では映像信号Ｖｓｉｇの負極性の書き込み時に、アクティブ状態から一度中間電位Ｖｏを経てノンアクティブ状態に遷移するパルス波形の垂直走査パルスを用いるとしたが、当該パルス波形のものに限られるものではなく、アクティブ状態からノンアクティブ状態に滑らかに（徐々に）遷移するパルス波形の垂直走査パルスを用いる変形例の場合にも、上記各実施形態と同様の作用効果を得ることができる。この変形例の場合について、以下に具体的に説明する。

図９は、変形例に係る垂直駆動回路１２のある１行分のインバータ３３−ｉの構成を示す回路図である。図９において、インバータ３３−ｉは、互いに出力端が共通に接続された２つのインバータ３３Ａ，３３Ｂによって構成されている。インバータ３３Ａは、電源ＶＤＤとグランドとの間に直接に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰｃｈトランジスタ６１およびＮｃｈトランジスタ６２からなるＣＭＯＳインバータ構成となっている。

このインバータ３３Ａにおいて、Ｎｃｈトランジスタ６２のチャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌは、Ｐｃｈトランジスタ６１のＷ／Ｌに比べて小さくなるように設定されている。すなわち、Ｎｃｈトランジスタ６２の電流容量は、Ｐｃｈトランジスタ６１の電流容量に比べて小さい。これにより、インバータ３３Ａの入力パルスが立ち下がるときにはＰチャネルトランジスタ６１が導通し、当該トランジスタ６１の電流容量が大きいため出力パルスが順次に立ち上がる。一方、入力パルスが立ち下がるときにはＮチャネルトランジスタ６２が導通するが、当該トランジスタ６２の電流容量が小さいため出力パルスが滑らかな立ち下がりとなる。

したがって、ＮＡＮＤ回路３２−ｉの出力パルスを、インバータ３３Ａを通すことにより、図１０（Ａ）に示すように、アクティブ状態（“Ｈ”レベル）からノンアクティブ状態（“Ｌ”レベル）に滑らかに（徐々に）遷移するパルス波形の垂直走査パルスφＶｉを得ることができる。

インバータ３３Ｂも、インバータ３３Ａと同様に、電源ＶＤＤとグランドとの間に直接に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰｃｈトランジスタ６３およびＮｃｈトランジスタ６４からなるＣＭＯＳインバータ構成となっている。このインバータ３３Ｂでは、トランジスタ６３，６４の各Ｗ／Ｌが、インバータ３３Ａのトランジスタ６１のＷ／Ｌと同等度になるように設定されている。したがって、ＮＡＮＤ回路３２−ｉの出力パルスを、インバータ３３Ｂを通すことにより、図１０（Ｂ）に示すように、アクティブ状態からノンアクティブ状態に瞬時に遷移するパルス波形の垂直走査パルスφＶｉを得ることができる。

ＮＡＮＤ回路３２−ｉの出力の出力端子と、インバータ３３Ａ，３３Ｂの入力端子（ゲート共通接続ノードＮＡ，ＮＢ）との間にはスイッチ６５，６６がそれぞれ接続されている。そして、第１実施形態への対応を想定する場合には、映像信号供給回路１４（図４を参照）から出力される制御信号Ｓにより、スイッチ６５については直接にオン／オフ駆動し、スイッチ６６についてはインバータ６７を介してオン／オフ駆動することにより、映像信号Ｖｓｉｇの正極性の書き込み時はアクティブ状態からノンアクティブ状態に滑らかに遷移する垂直走査パルスφＶｉを、映像信号Ｖｓｉｇの負極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスφＶｉを走査線１５−に与えることができる。

一方、第２実施形態への対応を想定する場合は、映像信号供給回路１４から出力される制御信号Ｓにより、スイッチ６５についてはインバータ６７を介してオン／オフ駆動し、スイッチ６６については直接にオン／オフ駆動することにより、映像信号Ｖｓｉｇの負極性の書き込み時はアクティブ状態からノンアクティブ状態に滑らかに遷移する垂直走査パルスφＶｉを、映像信号Ｖｓｉｇの正極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する垂直走査パルスφＶｉを走査線１５−に与えることができる。

また、上記各実施形態では、画素の電気光学素子として液晶セルを用いた液晶表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、画素の電気光学素子として有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置など、電気光学素子を含む画素が行列状に２次元配置されてなる表示装置全般に適用可能である。

本発明が適用されるアクティブマトリクス型液晶表示装置の構成例を示すブロック図である。 画素（画素回路）の回路構成の一例を示す回路図である。 本発明の第１実施形態に係る垂直駆動回路の構成を示す回路図である。 第１実施形態に係る垂直駆動回路におけるインバータへの電源電圧の供給系の構成を示す回路図である。 第１実施形態に係る垂直駆動回路の回路動作の説明に供するタイミングチャートである。 本発明の第２実施形態に係る垂直駆動回路の要部の構成を示す回路図である。 第２実施形態に係る垂直駆動回路の回路動作の説明に供するタイミングチャートである。 画素トランジスタのオフ時における正極性書き込み時と負極性書き込み時との保持電位の変動量の違いを示す図である。 本発明の変形例に係る垂直駆動回路のある１行分のインバータの構成を示す回路図である。 アクティブ状態からノンアクティブ状態に滑らかに遷移する垂直走査パルス（Ａ）と瞬時に遷移する垂直走査パルス（Ｂ）とを示す波形図である。 映像信号Ｖｓｉｇの保持電位が寄生容量Ｃｇｓによるカップリングによって電圧ΔＶだけシフトする様子を示す波形図である。 アクティブ状態からノンアクティブ状態に遷移する際に、滑らかに立ち下がる走査パルスＶｇａｔｅ（Ａ）と中間電位Ｖｏを経由して立ち下がる走査パルスＶｇａｔｅ（Ｂ）を示す波形図である。

符号の説明

１１…画素アレイ部、１２，１２Ａ，１２Ｂ…垂直駆動回路、１３…水平駆動回路、１４…映像信号供給回路、２０…画素（画素回路）、２１…ＴＦＴ（薄膜トランジスタ）、２２…液晶セル（液晶容量）、２３…保持容量、３１…シフトレジスタ、３２…ＮＡＮＤ回路群、３３…インバータ群

Claims (4)

1. 電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線されてなる画素アレイ部と、
   前記画素アレイ部の各画素に書き込むための映像信号を各画素に前記信号線を介して供給する水平駆動回路と、
   前記映像信号の負極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する第１の走査パルスを、前記映像信号の正極性の書き込み時はアクティブ状態から一度中間電位を経てノンアクティブ状態に、またはアクティブ状態から徐々にノンアクティブ状態に遷移する第２の走査パルスを前記走査線に与えることによって前記画素アレイ部の各画素を行単位で選択する垂直駆動回路と
   を備えたことを特徴とする表示装置。
2. 電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線されてなる画素アレイ部と、
   前記画素アレイ部の各画素に書き込むための映像信号を各画素に前記信号線を介して供給する水平駆動回路と、
   前記映像信号の正極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する第１の走査パルスを、前記映像信号の負極性の書き込み時はアクティブ状態から一度中間電位を経てノンアクティブ状態に、またはアクティブ状態から徐々にノンアクティブ状態に遷移する第２の走査パルスを前記走査線に与えることによって前記画素アレイ部の各画素を行単位で選択する垂直駆動回路と
   を備えたことを特徴とする表示装置。
3. 電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線されてなる画素アレイ部を有する表示装置の駆動方法であって、
   前記画素アレイ部の各画素に映像信号を前記信号線を介して書き込む際に、前記映像信号の負極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する第１の走査パルスを、前記映像信号の正極性の書き込み時はアクティブ状態から一度中間電位を経てノンアクティブ状態に、またはアクティブ状態から徐々にノンアクティブ状態に遷移する第２の走査パルスを前記走査線に与えることによって前記画素アレイ部の各画素を行単位で選択する
   ことを特徴とする表示装置の駆動方法。
4. 電気光学素子および当該電気光学素子を駆動する駆動素子を含む画素が行列状に２次元配置され、当該画素の行列状配列に対して行ごとに走査線が、列ごとに信号線がそれぞれ配線されてなる画素アレイ部を有する表示装置の駆動方法であって、
   前記画素アレイ部の各画素に映像信号を前記信号線を介して書き込む際に、前記映像信号の正極性の書き込み時はアクティブ状態からノンアクティブ状態に瞬時に遷移する第１の走査パルスを、前記映像信号の負極性の書き込み時はアクティブ状態からアクティブ状態から一度中間電位を経てノンアクティブ状態に、またはアクティブ状態から徐々にノンアクティブ状態に遷移する第２の走査パルスを前記走査線に与えることによって前記画素アレイ部の各画素を行単位で選択する
   ことを特徴とする表示装置の駆動方法。
   

Images