TW201832236A

TW201832236A - 動態閃控時間

Info

Publication number: TW201832236A
Application number: TW107104412A
Authority: TW
Inventors: 艾穆德塞; 慶阮
Original assignee: 美商桑迪士克科技有限責任公司
Priority date: 2017-02-23
Filing date: 2018-02-08
Publication date: 2018-09-01
Also published as: JP6557373B2; JP2018174013A; CN108511011A; US10090057B2; CN108511011B; TWI667652B; US20180240526A1; DE102018104128A1; KR20180097458A; KR102304011B1

Abstract

本發明揭示用於用於動態閃控時間之裝置、系統、方法及電腦程式產品。一控制器經組態以產生一閃控信號以促進資料傳送。一控制器經組態以回應於一閃控信號之起始而接收一回饋信號。一控制器經組態以基於一回饋信號控制一閃控信號之一持續時間。

Description

動態閃控時間

在各項實施例中，本發明係關於用於促進資料傳送之閃控信號且更特定言之係關於用於閃控信號之動態時間。

諸多電路及器件(諸如資料儲存器件或類似者)使用閃控信號。例如，可將一閃控信號供應至感測電路以控制由感測電路所使用之一持續時間(例如，時間長度)以感測儲存於一儲存單元中之資料。一閃控信號之過長持續時間可導致感測時間過長、功率消耗增大及/或感測準確度降低。

提出用於動態閃控時間之裝置。在一項實施例中，一種裝置包含一控制器。在特定實施例中，一控制器經組態以產生一閃控信號以促進資料傳送。在一項實施例中，一控制器經組態以回應於一閃控信號之起始而接收一回饋信號。在一些實施例中，一控制器經組態以基於一回饋信號控制一閃控信號之一持續時間。在特定實施例中，一種裝置包含一節點驅動器，該節點驅動器經組態以將一感測放大器節點驅動至一初始電壓。在一項實施例中，一種裝置包含一閃控啟用電晶體，該閃控啟用電晶體經組態以在一節點處於一初始電壓時接收一閃控信號以促進讀取一組非揮發性記憶體單元中之記憶體單元。在一些實施例中，一種裝置包含一閃控驅動器，該閃控驅動器經組態以將一閃控信號提供至一閃控啟用電晶體。在各項實施例中，一種裝置包括一比較器，該比較器經組態以比較一節點處的一電壓與一偏電壓。在特定實施例中，回應於一節點處的一電壓超過一臨限電壓，一比較器經組態以將一控制信號輸出至一閃控驅動器以結束將一閃控信號提供至一閃控啟用電晶體。提出用於動態閃控時間之方法。在一項實施例中，一種方法包含回應於一閃控信號之施加而接收一節點處的一電壓改變。在各項實施例中，一節點處的一電壓改變將該節點處的一電壓自一初始電壓改變至一暫態電壓。在一進一步實施例中，一種方法包含比較一暫態電壓與一偏電壓。在特定實施例中，一種方法包含基於一暫態電壓與一偏電壓之間的一比較控制一閃控信號之一長度。在一項實施例中，一種用於動態閃控時間之裝置包含用於回應於一閃控信號之起始而偵測一節點處的一電壓改變之構件。在特定實施例中，一節點處的一電壓改變將該節點處的一電壓自一初始電壓改變至一暫態電壓。在一些實施例中，一種裝置包含用於判定一暫態電壓與一臨限電壓之間的一關係之構件。在各項實施例中，一種裝置包含用於基於一暫態電壓與一臨限電壓之間的一關係終止一閃控信號之構件。

本發明之態樣可經體現為一種裝置、系統、方法或電腦程式產品。據此，本發明之態樣可呈一完全硬體實施例、一完全軟體實施例(包含韌體、常駐軟體、微碼等)或組合一般在本文中皆可稱為「電路」、「模組」、「裝置」或「系統」之軟體及硬體態樣的一實施例之形式。此外，本發明可呈儲存電腦可讀及/或可執行程式碼之一或多個非暫時性電腦可讀媒體中所體現的一電腦程式產品之形式。已將本說明書中所描述之諸多功能單元標記為模組，以更特別地強調其等實施之獨立性。例如，一模組可經實施為包括客製VLSI電路或閘陣列、現有半導體(諸如邏輯晶片、電晶體或其他離散器件)之一硬體電路。亦可在可程式化硬體器件(諸如場可程式化閘陣列、可程式化陣列邏輯、可程式化邏輯器件或類似者)中實施一模組。亦可至少部分在由各種類型之處理器執行的軟體中實施模組。一可執行碼識別模組可例如包括可例如經組織為一物件、程序或功能之一或多個電腦指令實體或邏輯區塊。然而，一識別模組之可執行碼無需實體上定位在一起，但可包括儲存於不同位置中之相異指令，當該等位置實體上接合在一起時包括該模組且為該模組達成所述目的。實際上，一可執行碼模組可包含單個指令或諸多指令，且甚至可分佈於若干不同碼段，在不同程式當中，跨若干記憶體器件或類似者。在軟體中實施一模組或一模組之部分的情況下，軟體部分可儲存於一或多個電腦可讀及/或可執行儲存媒體上。可利用一或多個電腦可讀儲存媒體之任何組合。一電腦可讀儲存媒體可包含例如但不限於一電子、磁性、光學、電磁、紅外線或半導體系統、裝置或器件、或任何前述適合組合，但將不包含傳播信號。在本文件之內文中，一電腦可讀及/或可執行儲存媒體可為可容置或儲存由或結合一指令執行系統、裝置、處理器或器件所使用之一程式的任何有形及/或非暫時性媒體。可以一或多種程式設計語言(包含一物件導向程式設計語言(諸如Python、Java、Smalltalk、C++、C#、Objective C或類似者)、習知程序程式設計語言(諸如「C」程式設計語言或指令碼程式設計語言及/或其他類似程式設計語言))之任何組合編寫用於實行本發明之態樣的操作之電腦程式碼。程式碼可在使用者電腦之一或多者上及/或在一遠端電腦或伺服器上透過一資料網路或類似者部分地或完全地執行。如本文中所使用，一組件包括一有形、實體、非暫時性器件。例如，一組件可經實施為包括客製VLSI電路、閘陣列或其他積體電路；現有半導體(諸如邏輯晶片、電晶體或其他離散組件)；及/或其他機械或電器件之一硬體邏輯電路。亦可在可程式化硬體器件(諸如場可程式化閘陣列、可程式化陣列邏輯、可程式化邏輯器件或類似者)中實施一組件。一組件可包括透過一印刷電路板(PCB)之電線或類似者與一或多個其他組件電通信之一或多個矽積體電路器件(例如，晶片、晶粒、晶粒平面、封裝)或其他離散電器件。在特定實施例中，本文中所描述的模組之各者可替代地由一組件來體現或經實施為一組件。貫穿本說明書參考「一實施例」、「一項實施例」或類似語言意謂：結合該實施例所描述之一特定特徵、結構或特性包含於本發明之至少一項實施例中。因此，除非另外明確指定，否則貫穿本說明書出現片語「在一項實施例中」、「在一實施例中」及類似語言可能(但未必)皆指代相同實施例，但意謂「一或多項但非所有實施例」。除非另外明確指定，否則術語「包含」、「包括」、「具有」及其等變動意謂「包含但不限於」。除非另外明確指定，否則一項目枚舉清單並非暗示任何或所有項目相互排除及/或相互包含。除非另外明確指定，否則「一(a、an)」及「該」皆指代「一或多個」。下文參考根據本發明之實施例的方法、裝置、系統及電腦程式產品之示意流程圖及/或示意方塊圖描述本發明之態樣。應瞭解，可藉由電腦程式指令而實施示意流程圖及/或示意方塊圖之各方塊及示意流程圖及/或示意方塊圖中的方塊之組合。可將此等電腦程式指令提供至一電腦之一處理器或其他可程式化資料處理裝置以產生一機器，使得經由處理器或其他可程式化資料處理裝置執行之指令產生用於實施示意流程圖及/或(若干)示意方塊圖中所指定之功能及/或動作的構件。亦應注意，在一些替代實施方案中，方塊中所註明之功能可不按圖中所註明之順序發生。例如，取決於所涉及功能，連續展示之兩個方塊事實上可實質上同時執行，或方塊有時可按相反順序執行。可構想在功能、邏輯或效應上等效於所繪示圖之一或多個方塊或其(等)部分的其他步驟及方法。儘管各種箭頭型及線型可用於流程圖及/或方塊圖中，但其等不應被理解為限制對應實施例之範疇。例如，一箭頭可指示所描繪實施例之枚舉步驟之間的非指定持續時間之一等待或監測週期。在下文詳細描述中，參考形成其之一部分的隨附圖式。前文發明內容僅係闡釋性的且並非意欲於以任何方式進行限制。除上文所描述之闡釋性態樣、實施例及特徵外，進一步態樣、實施例及特徵亦將藉由參考圖式及下文詳細描述而變得顯而易見。各圖中的元件之描述可提及前圖之元件。在圖中類似數字可指代類似元件，包含類似元件之替代實施例。圖1A係包括用於一非揮發性記憶體器件120之一動態閃控組件150的一系統100之一項實施例之一方塊圖。動態閃控組件150可為一非揮發性記憶體媒體控制器126、一非揮發性記憶體元件123、一器件驅動器或類似者之部件，及/或與其等通信。動態閃控組件150可對一計算器件110之一非揮發性記憶體系統102操作，該計算器件110可包括一處理器111、揮發性記憶體112及一通信介面113。處理器111可包括一或多個中央處理單元、一或多個通用處理器、一或多個特定應用處理器、一或多個虛擬處理器(例如，計算器件110可為一主機內操作之一虛擬機)、一或多個處理器核心或類似者。通信介面113可包括經組態以將計算器件110及/或非揮發性記憶體控制器126通信地耦合至一通信網路115 (諸如一網際網路協定(IP)網路、一儲存區域網路(SAN)、無線網路、有線網路或類似者)之一或多個網路介面。在各項實施例中，非揮發性記憶體器件120可相對於計算器件110安置於一或多個不同位置中。在一項實施例中，非揮發性記憶體器件120包括安置於一或多個印刷電路板、儲存外殼、及/或其他機械及/或電支撐結構上之一或多個非揮發性記憶體元件123，諸如半導體晶片或封裝或其他積體電路器件。例如，非揮發性記憶體器件120可包括一或多個直插記憶體模組(DIMM)卡、一或多個擴充卡及/或子卡、一固態驅動機(SSD)或其他硬驅動器件，及/或可具有另一記憶體及/或儲存形狀因數。非揮發性記憶體器件120可與計算器件110之一母板整合在一起及/或安裝於該母卡上，安裝於計算器件110之一埠及/或槽中，安裝於一不同計算器件110及/或網路115上之一專用儲存設施上，透過一外部匯流排(例如，一外部硬碟機)或類似者與計算器件110通信，或類似者。在一項實施例中，非揮發性記憶體器件120可安置於一處理器111之一記憶體匯流排上(例如，與揮發性記憶體112安置於相同記憶體匯流排上，與揮發性記憶體112安置於不同記憶體匯流排上代替安置於揮發性記憶體112上，或類似者)。在一進一步實施例中，非揮發性記憶體器件120可安置於計算器件110之一周邊匯流排(諸如一周邊組件互連快速(PCI快速或PCIe)匯流排、一串列進階附接技術(SATA)匯流排、一並列進階附接技術(PATA)匯流排、一小型電腦系統介面(SCSI)匯流排、一火線匯流排、一光纖通道連接、一通用串列匯流排(USB)、一PCIe進階交換(PCIe-AS)匯流排或類似者)上。在另一實施例中，非揮發性記憶體器件120可安置於一資料網路115上，諸如一乙太網路、一無線寬頻網路、一網路115上之SCSI RDMA、一儲存區域網路(SAN)、一區域網路(LAN)、一廣域網路(WAN)(諸如網際網路)、另一有線及/或無線網路115、或類似者。計算器件110可進一步包括一非暫時性、電腦可讀儲存媒體114。電腦可讀儲存媒體114可包括經組態以引起計算器件110 (例如，處理器111)執行本文中所揭示的方法之一或多者之步驟的可執行指令。替代地或另外，動態閃控組件150可經體現為儲存於非暫時性儲存媒體114上之一或多個電腦可讀指令。在所描繪實施例中，非揮發性記憶體系統102包含一動態閃控組件150。在一項實施例中，動態閃控組件150經組態以為非揮發性記憶體器件120管理下文所描述之動態閃控時間(例如，一閃控信號之一持續時間)。在特定實施例中，動態閃控組件150可回應於一閃控信號之施加而接收一節點處的一電壓改變。在一些實施例中，節點處的電壓改變將節點處的一電壓自一初始電壓改變至一暫態電壓。動態閃控組件150亦可比較暫態電壓與一偏電壓。動態閃控組件150可基於暫態電壓與偏電壓之間的比較控制閃控信號之一持續時間(例如，時間長度)。因此，可動態地控制一閃控信號之一持續時間。在一項實施例中，動態閃控組件150可包括一或多個非揮發性記憶體器件120之邏輯硬體，諸如一非揮發性記憶體媒體控制器126、一非揮發性記憶體元件123、一器件控制器、一場可程式化閘陣列(FPGA)或其他可程式化邏輯、用於一FPGA或其他可程式化邏輯之韌體、在一微控制器上執行之微碼、一特定應用積體電路(ASIC)或類似者。在另一實施例中，動態閃控組件150可包括儲存於電腦可讀儲存媒體114上以在處理器111上執行之可執行軟體碼，諸如一器件驅動器或類似者。在一進一步實施例中，動態閃控組件150可包含可執行軟體碼及邏輯硬體兩者之一組合。在一項實施例中，動態閃控組件150經組態以經由一匯流排125或類似者自一器件驅動器或其他可執行應用接收儲存請求。動態閃控組件150可進一步經組態以經由匯流排125自一器件驅動器及/或儲存用戶端116傳送資料/經由匯流排125將資料傳送至一器件驅動器及/或儲存用戶端116。據此，在一些實施例中，動態閃控組件150可包括一或多個直接記憶體存取(DMA)模組、遠端DMA模組、匯流排控制器、橋接器、緩衝器等及/或與其等通信以促進儲存請求及相關聯資料之傳送。在另一實施例中，動態閃控組件150可接收儲存請求作為來自一儲存用戶端116之一API呼叫、作為一IO-CTL命令或類似者。根據各項實施例，與一或多個動態閃控組件150通信之一非揮發性記憶體控制器126可管理一或多個非揮發性記憶體器件120及/或非揮發性記憶體元件123。(若干)非揮發性記憶體器件120可包括配置及/或劃分至複數個可定址媒體儲存位置中之記錄、記憶及/或儲存器件，諸如(若干)固態儲存器件及/或(若干)半導體儲存器件。如本文中所使用，一媒體儲存位置指代任何記憶體實體單元(例如，一非揮發性記憶體器件120上之任何數量的實體儲存媒體)。記憶體單元可包含但不限於：頁面、記憶體分區、區塊、扇區、實體儲存位置之集合或組(例如，邏輯頁面、邏輯區塊)、或類似者。在特定實施例中，一器件驅動器及/或非揮發性記憶體媒體控制器126可向儲存用戶端116呈現一邏輯位址空間134。如本文中所使用，一邏輯位址空間134指代一記憶體資源邏輯表示。邏輯位址空間134可包括複數個(例如，一定範圍之)邏輯位址。如本文中所使用，一邏輯位址指代用於引用一記憶體資源(例如，資料)之任何識別符，包含但不限於：一邏輯區塊位址(LBA)、柱面/標頭/扇區(CHS)位址、一檔案名稱、一物件識別符、一i節點(inode)、一通用唯一識別符(UUID)、一全域唯一識別符(GUID)、一雜湊碼、一簽章、一索引條目、一範圍、一程度或類似者。用於非揮發性記憶體器件120之一器件驅動器可維持元資料135 (諸如一邏輯至實體位址映射結構)，以將邏輯位址空間134之邏輯位址映射至(若干)非揮發性記憶體器件120上之媒體儲存位置。一器件驅動器可經組態以將儲存服務提供至一或多個儲存用戶端116。儲存用戶端116可包含對計算器件110操作之本地儲存用戶端116、及/或可經由網路115及/或網路介面113存取之遠端儲存用戶端116。儲存用戶端116可包含但不限於：作業系統、檔案系統、資料庫應用、伺服器應用、內核級程序、使用者級程序、應用及類似者。一器件驅動器可通信地耦合至一或多個非揮發性記憶體器件120。一或多個非揮發性記憶體器件120可包含不同類型之非揮發性記憶體器件，包含但不限於：固態儲存器件、半導體儲存器件、SAN儲存資源或類似者。一或多個非揮發性記憶體器件120可包括一或多個各自非揮發性記憶體媒體控制器126及非揮發性記憶體媒體122。一器件驅動器可經由一傳統區塊I/O介面131提供對一或多個非揮發性記憶體器件120之存取。另外，一器件驅動器可透過SCM介面132提供對增強式功能之存取。元資料135可用以管理及/或追蹤透過區塊I/O介面131、SCM介面132、快取介面133或其他相關介面之任一者所執行之資料操作。快取介面133可針對非揮發性記憶體器件120暴露可經由一器件驅動器存取之快取特定特徵。再者，在一些實施例中，向儲存用戶端116呈現之SCM介面132提供對由一或多個非揮發性記憶體器件120及/或一或多個非揮發性記憶體媒體控制器126實施之資料變換的存取。一器件驅動器可透過一或多個介面向儲存用戶端116呈現一邏輯位址空間134。如上文所論述，邏輯位址空間134可包括複數個邏輯位址，各邏輯位址對應於一或多個非揮發性記憶體器件120之各自媒體位置。一器件驅動器可維持包括邏輯位址與媒體位置之間的任意映射或類似者之元資料135。一器件驅動器可進一步包括一非揮發性記憶體器件介面139及/或與一非揮發性記憶體器件介面139通信，該非揮發性記憶體器件介面139經組態以透過一匯流排125將資料、命令及/或詢問傳送至一或多個非揮發性記憶體器件120，該匯流排125可包含但不限於：一處理器111之一記憶體匯流排、一周邊組件互連快速(PCI快速或PCIe)匯流排、一串列進階附接技術(ATA)匯流排、一並列ATA匯流排、一小型電腦系統介面(SCSI)、火線、光纖通道、一通用串列匯流排(USB)、一PCIe進階交換(PCIe-AS)匯流排、一網路115、有限寬頻、SCSI RDMA或類似者。非揮發性記憶體器件介面139可使用(若干)輸入-輸出控制(IO-CTL)命令、(若干)IO-CTL命令擴展、遠端直接記憶體存取或類似者與一或多個非揮發性記憶體器件120通信。通信介面113可包括一或多個網路介面，該一或多個網路介面經組態以將計算器件110及/或非揮發性記憶體控制器126通信地耦合至一網路115及/或耦合至一或多個遠端、網路可存取儲存用戶端116。儲存用戶端116可包含對計算器件110操作之本地儲存用戶端116及/或可經由網路115及/或網路介面113存取之遠端儲存用戶端116。非揮發性記憶體控制器126係一或多個非揮發性記憶體器件120之部件及/或與一或多個非揮發性記憶體器件120通信。儘管圖1A描繪單個非揮發性記憶體器件120，但本發明在此方面不受限且可經調適以併入任何數目個非揮發性記憶體器件120。非揮發性記憶體器件120可包括非揮發性記憶體媒體122之一或多個元件123，其可包含但不限於：ReRAM、憶阻器記憶體、可程式化金屬化單元記憶體、相變記憶體(PCM、PCME、PRAM、PCRAM、奧弗辛斯基電效應(ovonic)統一記憶體、硫屬化物RAM或C-RAM)、NAND快閃記憶體(例如，2D NAND快閃記憶體、3D NAND快閃記憶體)、NOR快閃記憶體、奈米隨機存取記憶體(奈米RAM或NRAM)、基於奈米晶體線之記憶體、基於氧化矽之亞10奈米程序記憶體、石墨烯記憶體、矽-氧化物-氮化物-氧化物-矽(SONOS)、可程式化金屬化單元(PMC)、導電橋接RAM (CBRAM)、磁阻RAM (MRAM)、磁性儲存媒體(例如，硬碟、磁帶)、光學儲存媒體或類似者。在特定實施例中，非揮發性記憶體媒體122之一或多個元件123包括儲存級記憶體(SCM)。雖然傳統技術(諸如NAND快閃記憶體)可為區塊及/或頁面可定址的，但在一項實施例中儲存級記憶體係位元組可定址的。在進一步實施例中，儲存級記憶體可比NAND快閃記憶體更快及/或具有一更長壽命(例如，耐久性)；且可比DRAM具有一更低成本、使用更少功率及/或具有一更高儲存密度；或相較於其他技術提供一或多個其他益處或改良。例如，儲存級記憶體可包括下列項之一或多個非揮發性記憶體元件123：ReRAM、憶阻器記憶體、可程式化金屬化單元記憶體、相變記憶體、奈米RAM、基於奈米晶體線之記憶體、基於氧化矽之亞10奈米程序記憶體、石墨烯記憶體、SONOS記憶體、PMC記憶體、CBRAM、MRAM及/或其等變動。雖然非揮發性記憶體媒體122在本文中稱為「記憶體媒體」，但在各項實施例中，非揮發性記憶體媒體122可更一般地包括能夠記錄資料之一或多個非揮發性記錄媒體，其可稱為非揮發性記憶體媒體、非揮發性儲存媒體或類似者。此外，在各項實施例中，非揮發性記憶體器件120可包括一非揮發性記錄器件、一非揮發性記憶體器件、一非揮發性儲存器件或類似者。非揮發性記憶體媒體122可包括一或多個非揮發性記憶體元件123，其等可包含但不限於：晶片、封裝、平面、晶粒或類似者。一非揮發性記憶體媒體控制器126可經組態以管理對非揮發性記憶體媒體122之資料操作，且可包括一或多個處理器、可程式化處理器(例如，FPGA)、ASIC、微控制器或類似者。在一些實施例中，非揮發性記憶體媒體控制器126經組態以將資料儲存於非揮發性記憶體媒體122上及/或自非揮發性記憶體媒體122讀取資料，將資料傳送至非揮發性記憶體器件120及/或自非揮發性記憶體器件120傳送資料等。非揮發性記憶體媒體控制器126可藉由一匯流排127而通信地耦合至非揮發性記憶體媒體122。匯流排127可包括用於自非揮發性記憶體元件123傳達資料/將資料傳達至非揮發性記憶體元件123之一I/O匯流排。匯流排127可進一步包括用於將定址及其他命令與控制資訊傳達至非揮發性記憶體元件123之一控制匯流排。在一些實施例中，匯流排127可通信地將非揮發性記憶體元件123平行耦合至非揮發性記憶體媒體控制器126。此平行存取可允許非揮發性記憶體元件123管理為一群組，從而形成一邏輯記憶體元件129。邏輯記憶體元件可分成各自邏輯記憶體單元(例如，邏輯頁面)及/或邏輯記憶體分區(例如，邏輯區塊)。可藉由邏輯地組合非揮發性記憶體元件之各者之實體記憶體單元而形成邏輯記憶體單元。在特定實施例中，非揮發性記憶體控制器126可使用字線之位址將一字線區塊組織於一非揮發性記憶體元件123內，使得將字線邏輯上組織成一單調遞增序列(例如，將字線之位址解碼及/或轉譯成一單調遞增序列，或類似者)。在一進一步實施例中，可以字線位址之一單調遞增序列實體地配置一非揮發性記憶體元件123內的一區塊之字線，其中連續定址之字線亦係實體相鄰的(例如，WL0、WL1、WL2、...WLN)。非揮發性記憶體控制器126可包括在計算器件110上執行之一器件驅動器及/或與該器件驅動器通信。一器件驅動器可經由一或多個介面131、132及/或133將儲存服務提供至儲存用戶端116。在一些實施例中，一器件驅動器提供一區塊-器件I/O介面131，儲存用戶端116透過該區塊-器件I/O介面131執行區塊級I/O操作。替代地或另外，一器件驅動器可提供一儲存級記憶體(SCM)介面132，該SCM介面132可將其他儲存服務提供至儲存用戶端116。在一些實施例中，SCM介面132可包括對區塊器件介面131之擴展(例如，儲存用戶端116可透過對區塊器件介面131之擴展或添加存取SCM介面132)。替代地或另外，SCM介面132可提供為一單獨API、服務及/或庫。一器件驅動器可進一步經組態以提供一快取介面133以使用非揮發性記憶體系統102快取資料。一器件驅動器可進一步包括一非揮發性記憶體器件介面139，該非揮發性記憶體器件介面139經組態以透過一匯流排125將資料、命令及/或詢問傳送至非揮發性記憶體媒體控制器126，如上文所描述。圖1B繪示可包含一或多個記憶體晶粒或晶片212的一非揮發性儲存器件210之一實施例。在一些實施例中，記憶體晶粒212包含一記憶體單元陣列(二維或三維) 200、晶粒控制器220及讀取/寫入電路230A/230B之。在一項實施例中，由各種周邊電路對記憶體陣列200之存取係在該陣列之對置側上以一對稱方式實施，使得各側上的存取線及電路之密度減半。在一進一步實施例中，讀取/寫入電路230A/230B包含允許平行讀取或程式化一記憶體單元頁面之多個感測區塊250。在各項實施例中，可由字線經由列解碼器240A/240B且可由位元線經由行解碼器242A/242B而定址記憶體陣列200。在一些實施例中，一控制器244包含於相同記憶體器件210 (例如，一可拆卸儲存卡或封裝)中作為一或多個記憶體晶粒212。在主機與控制器244之間經由線232且在控制器與一或多個記憶體晶粒212之間經由線234傳送命令及資料。一項實施方案可包含多個晶片212。在一項實施例中，晶粒控制器220與讀取/寫入電路230A/230B協作以對記憶體陣列200執行記憶體操作。在特定實施例中，晶粒控制器220包含一動態閃控組件150、一狀態機222及一晶片上位址解碼器224。在一項實施例中，狀態機222包括動態閃控組件150之至少一部分。在一進一步實施例中，控制器244包括動態閃控組件150之至少一部分。在各項實施例中，感測區塊250之一或多者包括動態閃控組件150之至少一部分。在一項實施例中，動態閃控組件150經組態以產生一閃控信號以促進資料傳送，回應於閃控信號之起始而接收一回饋信號，且基於回饋信號控制閃控信號之一持續時間。在一項實施例中，狀態機222提供記憶體操作之晶片級控制。晶片上位址解碼器224提供一位址介面以在由主機或一記憶體控制器所使用之位址與由解碼器240A、240B、242A、242B所使用之硬體位址之間進行轉換。在特定實施例中，狀態機222包含動態閃控組件150之一實施例。在一些實施例中，動態閃控組件150比較一節點處的一電壓與一臨限電壓。在特定實施例中，動態閃控組件150經體現為一器件驅動器中之軟體、一器件控制器244中之硬體、及/或一晶粒控制器220及/或狀態機222中之硬體。在一項實施例中，晶粒控制器220、動態閃控組件150、解碼器電路224、狀態機電路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀取/寫入電路230A、讀取/寫入電路230B、及/或控制器244之一者或任何組合可稱為一或多個管理電路。圖2描繪包括複數個儲存元件的一NAND串之一項實施例。在一些實施例中，圖2中所描繪之NAND串包含串聯連接且定位於一第一選擇電晶體270與一第二選擇電晶體272之間的四個電晶體260、262、264、266。在一些實施例中，一電晶體260、262、264、266包含一控制閘極及一浮動閘極。在一項實施例中，一控制閘極290、292、294、296經連接至或包括一字線之一部分。在一進一步實施例中，一電晶體260、262、264、266係一儲存元件、儲存單元或類似者，亦稱為記憶體單元。在一些實施例中，一儲存元件可包含多個電晶體260、262、264、266。在一些實施例中，第一選擇電晶體270經由一汲極選擇閘SGD將NAND串連接件閘控/連接至一位元線280。在特定實施例中，第二選擇電晶體272經由一源極選擇閘SGS將NAND串連接件閘控/連接至一源極線282。在一進一步實施例中，藉由將一電壓施加於一對應選擇閘286而控制第一選擇電晶體270。在一些實施例中，藉由將一電壓施加於對應選擇閘288而控制第二選擇電晶體272。如圖2中所展示，在一項實施例中，源極線282經連接至NAND串中的各電晶體/儲存單元260、262、264、266之源極。在一些實施例中，NAND串可包含已經程式化之一些儲存元件260、262、264、266及未經程式化之一些儲存元件260、262、264、266。如下文更詳細描述，動態閃控組件150控制一閃控信號之一持續時間以感測儲存元件260、262、264、266之資料(例如，一讀取電壓、讀取電流及/或另一讀取位準)。可基於用於感測儲存元件260、262、264、266之資料的一節點處之一電壓而控制閃控信號之持續時間。圖3描繪複數個NAND串320、340、360、380之一電路圖。使用一NAND結構的一快閃記憶體系統之一架構可包含若干NAND串320、340、360、380。例如，圖3繪示包含一記憶體陣列200中之NAND串320、340、360、380，該記憶體陣列200包含多個NAND串320、340、360、380。在所描繪實施例中，各NAND串320、340、360、380包含汲極選擇電晶體322、342、362、382，源極選擇電晶體327、347、367、387及儲存元件323至326、343至346、363至366、383-386。雖然為簡單起見，繪示每個NAND串320、340、360、380含四個儲存元件323至326、343至346、363至366、383-386，但一些NAND串320、340、360、380可包含任何數目個儲存元件，例如，32個、64個或類似數目個儲存元件。在一項實施例中，NAND串320、340、360、380藉由源極選擇電晶體327、347、367、387而連接至一源極線319。一選擇線SGS可用以控制源極側選擇電晶體。在一項實施例中，各種NAND串320、340、360、380藉由汲極選擇電晶體322、342、362、382而連接至位元線321、341、361、381。可由一汲極選擇線SGD控制汲極選擇電晶體322、342、362、382。在一些實施例中，在NAND串320、340、360、380當中未必需要共同選擇線；即，可對不同NAND串320、340、360、380提供不同選擇線。如上文所描述，各字線WL0至WLn包括一或多個儲存元件323至383、324至384、325至385、326至386。在所描繪實施例中，各位元線321、341、361、381及各自NAND串320、340、360、380包括記憶體陣列200之行、儲存區塊、擦除區塊或類似者。在一些實施例中，字線WL0至WLn包括記憶體陣列200之列、儲存區塊、擦除區塊或類似者。在一些實施例中，各字線WL0至WLn將各儲存元件323至383、324至384、325至385、326至386之控制閘極連接成一列。替代地，可由字線WL0至WLn本身提供控制閘極。在一些實施例中，一字線WL0至WLn可包含數十個、數百個、數千個、數百萬或類似數目個儲存元件323至383、324至384、325至385、326至386。在一項實施例中，各儲存元件323至326、343至346、363至366、383-386經組態以儲存資料。例如，當儲存一個位元之數位資料時，可將各儲存元件323至326、343至346、363至366、383-386之可能臨限電壓(「VTH」)之範圍劃分成被指派邏輯資料「1」及「0」之兩個範圍。在一NAND型快閃記憶體之一個實例中，VTH可在擦除儲存元件323至326、343至346、363至366、383-386之後為負，且經界定為邏輯「1」。在一項實施例中，一程式操作之後的VTH為正且經界定為邏輯「0」。在一些實施例中，當VTH為負且嘗試一讀取時，將打開儲存元件323至326、343至346、363至366、383-386以指示正儲存邏輯「1」。當VTH為正且嘗試一讀取操作時，在一進一步實施例中，將不打開一儲存元件以指示儲存邏輯「0」。各儲存元件323至383、324至384、325至385、326至386亦可儲存多級資訊，例如，多個位元之數位資料。在此一實施例中，將VTH值之範圍劃分成數級資料。例如，若四級資訊可儲存於各儲存元件323至326、343至346、363至366、383-386中，則將存在指派給資料值「11」、「10」、「01」及「00」之四個VTH範圍。在一NAND型記憶體之一個實例中，一擦除操作之後的VTH可為負且經界定為「11」。正VTH值可用於狀態「10」、「01」及「00」。在一項實施例中，程式化至儲存元件323至326、343至346、363至366、383-386中之資料與儲存元件323至326、343至346、363至366、383-386之臨限電壓範圍之間的特定關係取決於用於儲存元件323至326、343至346、363至366、383-386之資料編碼方案。在一些實施例中，用於感測儲存元件323至326、343至346、363至366、383-386上之資料的一閃控信號之一持續時間可長於導致感測時間過長、功率消耗增大及/或感測準確度降低所必需之持續時間。在此一實施例中，動態閃控組件150可基於起因於閃控信號之起始的回饋控制用於感測儲存元件323至326、343至346、363至366、383-386上之資料的閃控信號之持續時間。圖4繪示一3D、垂直NAND快閃記憶體結構429或串429之一截面視圖之一項實施例。在一項實施例中，垂直行432係圓形的且包含四個層；然而，在其他實施例中可包含多於或少於四個層且可使用其他形狀(例如，一「U」形代替一「I」形或類似者)。在一項實施例中，一垂直行432包含由一介電質(諸如SiO2)製成之一內核心層470。亦可使用其他材料。多晶矽通道471環繞內核心470。亦可使用除多晶矽外之材料。應注意，通道471連接至位元線。一穿隨介電質472環繞通道471。在一項實施例中，穿隨介電質472具有一ONO結構。一共用電荷俘獲層473 (諸如(舉例而言)氮化矽)環繞穿隨介電質472。亦可使用其他材料及結構。本文中所描述之技術不限於任何特定材料或結構。圖4描繪介電質層DLL49、DLL50、DLL51、DLL52及DLL53以及字線層WLL43、WLL44、WLL45、WLL46及WLL47。字線層之各者包含由氧化鋁層477環繞之一字線區476，該氧化鋁層477係由一阻擋氧化物(SiO2)層478環繞。字線層與垂直行之實體互動形成記憶體單元。因此，在一項實施例中，一記憶體單元包括通道471、穿隨介電質472、電荷俘獲層473 (例如，與其他記憶體單元共用)、阻擋氧化物層478、氧化鋁層477及字線區476。在一些實施例中，阻擋氧化物層478及氧化鋁層477可由具有絕緣性質之單個材料層或由具有絕緣性質之2個以上不同材料層置換。此外，所使用材料不限於二氧化矽(SiO2)或氧化鋁。例如，字線層WLL47及垂直行432之一部分包括一記憶體單元MC1。字線層WLL46及垂直行432之一部分包括一記憶體單元MC2。字線層WLL45及垂直行432之一部分包括一記憶體單元MC3。字線層WLL44及垂直行432之一部分包括一記憶體單元MC4。字線層WLL43及垂直行432之一部分包括一記憶體單元MC5。在其他架構中，一記憶體單元可具有一不同結構；然而，記憶體單元仍將係儲存單元。當程式化一記憶體單元時，將電子儲存於電荷俘獲層473內與記憶體單元相關聯之一部分中。回應於字線區476上之一適當電壓，此等電子透過穿隨介電質472自通道471抽取至電荷俘獲層473中。一記憶體單元之臨限電壓(Vth)與所儲存電荷之量成比例地增大。在一項實施例中，透過電子福勒-諾德漢(Fowler-Nordheim )穿隧至電荷俘獲層中而達成程式化。在一擦除操作期間，電子返回至通道或電洞經注入至電荷俘獲層中以與電子重組。在一項實施例中，使用經由一實體機制(諸如閘極誘發汲極洩漏(GIDL))至電荷俘獲層中之電洞注入來達成擦除。在特定實施例中，不同位元線上之不同記憶體結構429 (例如，不同NAND串429)中的相同位置(location或position)中之儲存單元可在相同字線上。諸如當每個單元(SLC)儲存1個位元之資料時，各字線可儲存一個頁面之資料；諸如當每個單元(MLC)儲存2個位元之資料時，各字線可儲存2個頁面之資料；諸如當每個單元(TLC)儲存3個位元之資料時，各字線可儲存3個頁面之資料；諸如當每個單元(QLC)儲存4個位元之資料時，各字線可儲存4個頁面之資料；或各字線可儲存另一數目個頁面之資料。在所描繪實施例中，一垂直、3D NAND快閃記憶體結構429包括一「I」形記憶體結構429。在其他實施例中，一垂直、3D NAND快閃記憶體結構429包括一「U」形結構，或可具有另一垂直及/或堆疊式架構。在特定實施例中，四組串429 (例如，四組48個字線或另一預定數目個字線)可形成一擦除區塊，而在其他實施例中，少於或多於四組串429形成一擦除區塊。如可明白，任何適合數目個儲存單元可為單個串429之部分。在一項實施例中，單個串429包含48個儲存單元。圖5係可使用動態閃控時間的電路500之一項實施例的一示意方塊圖。在特定實施例中，電路500可為用於非揮發性記憶體器件120之一感測放大器的電路之部件。在一些實施例中，電路500之一部分係一感測放大器之部件，且電路500之一部分在感測放大器外(例如，靠近於、相鄰於感測放大器)。例如，一偵測區塊可靠近於一感測放大器，但可與多個感測區塊一起用於一整個平面、一整個晶粒或類似者，而無需針對各感測放大器複製偵測區塊。電路500包含將一節點504驅動至一電壓(「VLOP」)之一節點驅動器502。節點驅動器502可將節點504驅動至任何適合VLOP，諸如一初始電壓。例如，在一項實施例中，節點驅動器502可將節點504驅動至近似0.0伏特、0.1伏特、0.2伏特、0.3伏特、0.4伏特、0.5伏特或0.6伏特之一VLOP。在一些實施例中，節點驅動器502可將節點504驅動至在0.0伏特至0.5伏特之一範圍中的一VLOP。術語「初始電壓」可意謂在開始一方法或程序時一器件或節點之一電壓設定、在開始一方法或程序時一器件或節點之一第一電壓設定、在一操作期間一器件或節點之一電壓改變及/或在一方法或程序期間一器件或節點之一第一電壓設定。例如，在一項實施例中，將節點504驅動至一初始電壓可包含將節點504之一電壓自近似0.0伏特改變至近似0.3伏特之一初始電壓。作為另一實例，將節點504驅動至一初始電壓可包含將節點504之電壓自任何先前電壓設定至近似0.4伏特。在節點504處於初始電壓時，可啟用電路500以用於閃控。VLOP可用於任何適合目的。例如，VLOP可用於源極偏壓感測(如本文中所描述)。作為另一實例，當不使用源極偏壓感測時，可將VLOP設定至VSS。作為一進一步實例，VLOP可偏壓至一dc電壓(例如，近似0.2伏特)用於SEN之Vt追蹤或類似者。如所繪示，節點504為一感測(「SEN」)電晶體506之一源極/汲極及一區域匯流排(「LBUS」)電晶體508之一源極/汲極所共有。據此，VLOP為SEN電晶體506之源極/汲極及LBUS電晶體508之源極/汲極所共有。在電路500之操作期間，一LBUS預充電(「LPC」)電晶體510可藉由一第一LPC閘極信號啟動且一LBUS開關(「LSW」)電晶體512可藉由一第一LSW閘極信號啟動以對一感測匯流排(「SBUS」)預充電。LPC電晶體510可藉由一第二LPC閘極信號啟動且LSW電晶體512可藉由一第二LSW閘極信號啟動以對LBUS預充電。在LPC電晶體510及LSW電晶體512之適當啟動之後，將一LBUS信號供應至一或多個資料鎖存器514以由一或多個資料鎖存器514儲存。此外，一閃控(「STB」)啟用電晶體516係藉由由一閃控驅動器518產生之一STB閘極信號(例如，閃控信號)而啟動。SBT閘極信號可促進讀取非揮發性記憶體器件120之記憶體單元。SBT啟用電晶體516可為促進啟用電路500以用於閃控之任何類型的電晶體。例如，SBT啟用電晶體516可為一雙極接面電晶體、一場效應電晶體、一接面場效應電晶體、一金屬氧化物場效應電晶體或另一類型之電晶體。閃控驅動器518控制STB閘極信號之一持續時間以判定為啟動電路500用於感測非揮發性記憶體器件120中之資料而發生閃控之一持續時間。在一些實施例中，閃控驅動器518可接收一控制信號，該控制信號將回饋提供至閃控驅動器518以促進閃控驅動器518判定何時開始及/或結束STB閘極信號。下文結合圖6描述電路500之操作。圖6係繪示可使用動態閃控時間之電路500的信號時間600之一項實施例的一時間圖。具體言之，在電路500之操作期間，在一第一時間602處，節點驅動器502將節點504驅動至一VLOP (例如，一初始電壓，諸如0.3伏特)。在一第二時間604處，將一第一LPC電壓供應至LPC電晶體510之閘極且將一第一LSW電壓供應至LSW電晶體512之閘極以促進對SBUS預充電。第一LPC電壓可為促進對SBUS預充電之任何適合電壓，諸如一感測放大器供應電壓(「VDDSA」)。此外，第一LSW電壓可為促進對SBUS預充電之任何適合電壓，諸如一供應電壓(「VDD」)。在一第三時間606處，將一第二LPC電壓供應至LPC電晶體510之閘極且將一第二LSW電壓供應至LSW電晶體512之閘極以促進對LBUS預充電。第二LPC電壓可為促進對LBUS預充電之任何適合電壓，諸如大於VDDSA之一電壓。此外，第二LSW電壓可為促進對LBUS預充電之任何適合電壓，諸如大於VDD之一電壓。在一些實施例中，可在相同時間(例如，第二時間604及/或第三時間606)處對SBUS及LBUS預充電。在其他實施例中，可在不同時間處對SBUS及LBUS預充電。在一第四時間608處，將一第三LPC電壓供應至LPC電晶體510之閘極且將一第三LSW電壓供應至LSW電晶體512之閘極以完成預充電。第三LPC電壓及第三LSW電壓可各為結束預充電之任何適合電壓。在一項實施例中，第三LPC電壓及第三LSW電壓可各為一電源供應電壓(「VSS」)。在一第五時間610處，回應於第二LSW電壓供應至LSW電晶體512之閘極且一閃控電壓供應至STB啟用電晶體516之閘極而起始閃控。閃控電壓可為起始閃控之任何適合電壓。回應於閃控電壓供應至STB電晶體516之閘極，在節點504處出現一暫態電壓612，從而改變VLOP。回應於SEN電晶體506及LBUS電晶體508之放電，在節點504處出現暫態電壓612。暫態電壓612開始於第五時間610處，增大至一峰值電壓，接著減小以將VLOP返回至在第一時間602處所設定之初始電壓。在特定實施例中，暫態電壓612可減小至一波谷電壓，接著增大以將VLOP返回至在第一時間602處所設定之初始電壓。在一第六時間614處，回應於不再將第二LSW電壓供應至LSW電晶體512之閘極且不再將閃控電壓供應至STB啟用電晶體516之閘極而結束閃控。第五時間610與第六時間614之間的閃控持續時間可基於各種觸發器(諸如一回饋信號、閃控驅動器518之一固定設定等)而變化。在一些實施例中，暫態電壓612可用以判定閃控電壓供應至STB啟用電晶體516之閘極的一持續時間以動態地控制閃控時間。圖7描繪一動態閃控組件150之一項實施例。動態閃控組件150可實質上類似於上文關於圖1A、圖1B、圖2及/或圖3所描述之動態閃控組件150。一般言之，如上文所描述，動態閃控組件150產生一閃控信號以促進資料傳送，回應於閃控信號之起始而接收一回饋信號，且基於回饋信號控制閃控信號之一持續時間。在所描繪實施例中，動態閃控組件150包含一閃控產生模組702、一回饋監測模組704及一持續時間控制模組706。在各項實施例中，閃控產生模組702產生一閃控信號以促進資料傳送(例如，讀取、寫入及/或驗證資料)。如本文中所使用，一「閃控信號」可指代用以證實資料或其他信號之任何信號及/或對一待發生事件提供一時間視窗之任何信號。在特定實施例中，閃控產生模組702產生閃控信號以在一資料讀取程序、一資料寫入程序及/或一資料驗證程序期間感測資料。在一些實施例中，閃控產生模組702基於一預設持續時間產生閃控信號達一預定持續時間。產生一閃控信號可包含輸出一閃控啟用信號，輸出一電壓，輸出一脈衝等。在特定實施例中，閃控產生模組702基於一預設持續時間結束(例如，終止)閃控信號。在各項實施例中，一預設持續時間可為用於閃控一特定電路之一最大持續時間。例如，最大持續時間可為近似350 ns或700 ns。在一項實施例中，閃控產生模組702可產生供應至一STB電晶體(諸如STB啟用電晶體516)之一閘極的一閃控信號。在特定實施例中，回饋監測模組704回應於一閃控信號之起始而接收一回饋信號。回饋信號可為對指示閃控信號應何時結束有用之任何適合信號。閃控信號之起始可指代閃控信號之開始，閃控信號之一電壓超過一預定電壓等。在一些實施例中，回應於多個電晶體所共有之節點處的一電壓改變而產生回饋信號。在特定實施例中，多個電晶體所共有之節點可為SEN電晶體506及LBUS電晶體508所共有之節點504。在各項實施例中，多個電晶體所共有之節點處的電壓改變起因於閃控信號之起始。在一項實施例中，節點處的電壓改變將節點處的電壓自一初始電壓改變至一暫態電壓。在此一實施例中，暫態電壓在閃控信號起始時突尖(例如，增大至一峰值電壓、自一波谷電壓減小)且自尖峰朝向初始電壓轉變。在特定實施例中，回饋信號可由暫態電壓產生及/或可為暫態電壓。應注意，節點504可用於多個目的。具體言之，節點504可用以將一共同電壓提供至SEN電晶體506及LBUS電晶體508之一源極/汲極。此外，節點504可用以提供歸因於節點處的電壓自初始電壓改變至暫態電壓所致之回饋信號。在一項實施例中，在圖6中經由節點504處的暫態電壓612繪示節點處的電壓改變。在一些實施例中，持續時間控制模組706基於回饋信號控制閃控信號之一持續時間。閃控信號之持續時間可為閃控信號持續之一時間長度。控制閃控信號之持續時間可意謂起始閃控信號，結束閃控信號及/或判定閃控信號之一時間長度。在一項實施例中，持續時間控制模組706回應於回饋信號滿足基於一偏壓信號之一臨限值而控制閃控信號之持續時間。滿足一臨限值可高於一臨限值，低於一臨限值，達到臨限值及/或超過臨限值。例如，在一項實施例中，持續時間控制模組706回應於節點504處的VLOP大於一臨限值(例如，一臨限電壓、一偏電壓)而控制繼續閃控信號。作為另一實例，在一項實施例中，持續時間控制模組706回應於節點504處的VLOP小於臨限值而控制結束(例如，終止)閃控信號。一偏壓信號可為對判定閃控信號應何時開始及/或結束有用之任何適合信號。在各項實施例中，偏壓信號可用作臨限值以與VLOP比較以判定是否應結束閃控信號。在一些實施例中，藉由控制閃控信號之持續時間，相較於一預設持續時間，閃控信號可減小。例如，閃控信號可減小達近似10%、20%、50%、70%、80%或90%。藉由減小閃控信號之長度，可增大一感測放大器電路之感測準確度。轉向圖8，圖中繪示一動態閃控組件150之一進一步實施例。動態閃控組件150可實質上類似於上文關於圖1A、圖1B、圖2、圖3及/或圖7所描述之動態閃控組件150。在所描繪實施例中，動態閃控組件150包含閃控產生模組702、回饋監測模組704及持續時間控制模組706，且進一步包含一電壓監測模組802、一臨限值比較模組804及一閃控終止模組806。在一項實施例中，電壓監測模組802可包含一電壓監測器，該電壓監測器監測一回饋信號之一量值且回應於回饋信號之量值越過一臨限值而停止產生閃控信號。一臨限值可為經預定以識別在回饋信號達到臨限值時停止產生閃控信號之一時間的一值。例如，在一項實施例中，電壓監測模組802可監測VLOP之一量值且可回應於VLOP之量值越過一臨限值(例如，一偏電壓)而引導持續時間控制模組706停止產生閃控信號。如本文中所使用，「越過一臨限值」可意謂超過臨限值，自低於臨限值轉至高於臨限值，自高於臨限值轉至低於臨限值等。在特定實施例中，臨限值比較模組804包含比較一回饋信號與一偏壓信號之一比較器。在一些實施例中，比較器可輸出用於控制閃控信號之持續時間的一控制信號。例如，在一項實施例中，比較器可輸出一控制信號以回應於回饋信號滿足基於一偏壓信號之一臨限值而引導繼續閃控信號。作為另一實例，比較器可輸出一控制信號以回應於回饋信號無法滿足基於偏壓信號之一臨限值而引導結束閃控信號。在一些實施例中，若回饋信號等於一臨限值，則可滿足臨限值。相比之下，在各項實施例中，若一回饋信號大於或小於一臨限值，則可能不滿足臨限值。在特定實施例中，閃控終止模組806可引導一閃控驅動器(例如，閃控驅動器518)結束閃控信號。例如，閃控終止模組806可輸出用以引導閃控驅動器結束閃控信號之一控制信號。圖9係繪示使用動態閃控時間的電路900之一項實施例的一示意方塊圖。電路900可實質上類似於圖5之電路500，且添加一比較器902。在一些實施例中，電路900之一部分係一感測放大器之部件，且電路900之一部分係在感測放大器外(例如，靠近於、相鄰於感測放大器)。例如，在一項實施例中，比較器902係一感測放大器之部件，而在另一實施例中，比較器902係在感測放大器外。在特定實施例中，針對多個感測器放大器(例如，針對一整個平面、一整個晶粒、一整個晶片或類似者)，可僅存在一個比較器902以免不必要複製電路。比較器902可為能夠比較兩個輸入且基於兩個輸入之間的一比較產生一輸出之任何適合類型的器件。例如，比較器902可為一放大器、一運算放大器、一邏輯閘、邏輯閘之一組合、一電路等。比較器902可包含一第一輸入904及一第二輸入906及一輸出908。輸出908係由於第一輸入904與第二輸入906之間的比較而產生。在一項實施例中，第一輸入904經耦合至節點504且第二輸入906經連結至一偏電壓。偏電壓可為任何適合電壓。例如，偏電壓可為近似0.0伏特、0.1伏特、0.2伏特、0.3伏特或0.4伏特。比較器902判定節點504處的VLOP是否大於偏電壓。此外，比較器902經由輸出908輸出一控制信號。控制信號經耦合至閃控驅動器512以促進引導閃控驅動器512繼續施加一閃控信號或結束施加閃控信號(例如，終止閃控信號)。例如，在一項實施例中，若VLOP大於偏電壓，則控制信號可指示閃控驅動器512繼續供應閃控信號。相比之下，在此一實施例中，若VLOP小於偏電壓，則控制信號可指示閃控驅動器512結束供應閃控信號。在各項實施例中，控制信號可為一邏輯低、一邏輯高、一「1」、一「0」、一類比信號及/或一數位信號。在另一實施例中，若VLOP小於偏電壓，則控制信號可指示閃控驅動器512繼續供應閃控信號。此外，在此一實施例中，若VLOP大於偏電壓，則控制信號可指示閃控驅動器512結束供應閃控信號。下文結合圖10描述電路900之操作。圖10係繪示可使用動態閃控時間之電路900的信號時間1000之一項實施例的一時間圖。具體言之，在電路900之操作期間，在一第一時間1002處，節點驅動器502將節點504驅動至一VLOP (例如，一初始電壓，諸如0.3伏特)。在一第二時間1004處，將一第一LPC電壓供應至LPC電晶體510之閘極且將一第一LSW電壓供應至LSW電晶體512之閘極以促進對SBUS預充電。第一LPC電壓可為任何適合電壓，諸如一VDDSA。此外，第一LSW電壓可任何適合電壓，諸如一VDD。在一第三時間1006處，將一第二LPC電壓供應至LPC電晶體510之閘極且將一第二LSW電壓供應至LSW電晶體512之閘極以促進對LBUS預充電。第二LPC電壓可為任何適合電壓，諸如大於VDDSA之一電壓。此外，第二LSW電壓可為任何適合電壓，諸如大於VDD之一電壓。在一第四時間1008處，將一第三LPC電壓供應至LPC電晶體510之閘極且將一第三LSW電壓供應至LSW電晶體512之閘極以完成預充電。第三LPC電壓及第三LSW電壓可各為任何適合電壓。在一項實施例中，第三LPC電壓及第三LSW電壓可各為一VSS。在一第五時間1010處，回應於第二LSW電壓供應至LSW電晶體512之閘極且一閃控電壓供應至STB啟用電晶體516之閘極而起始閃控。閃控電壓可為任何適合電壓。回應於閃控電壓供應至STB電晶體516之閘極，在節點504處出現一暫態電壓1012，從而改變VLOP。在一第六時間1014處，VLOP增大至高於一偏電壓，從而導致比較器902之輸出908處的控制信號自一邏輯高轉變至一邏輯低。在一第七時間1016處，VLOP下降至低於偏電壓，從而導致比較器902之輸出908處的控制信號自一邏輯低轉變至一邏輯高。自邏輯低至邏輯高之此轉變發信號通知閃控驅動器518結束閃控。據此，在第七時間1016處，回應於不再將第二LSW電壓供應至LSW電晶體512之閘極且不再將閃控電壓供應至STB啟用電晶體516之閘極而結束閃控。在一第八時間1018處，暫態電壓不再位於節點504上，從而導致VLOP返回至在第一時間1002處所供應之其初始電壓。圖11描繪用於動態閃控時間的一方法1100之一項實施例。每當提供一閃控信號時可執行方法1100。方法1100開始且回饋監測模組704回應於一閃控信號之施加而接收1102一節點處的一電壓改變。節點處的電壓改變將節點處的一電壓自一初始電壓改變至一暫態電壓。回饋監測模組704比較1104暫態電壓與一偏電壓。持續時間控制模組706基於暫態電壓與偏電壓之間的比較控制1106閃控信號之一持續時間，且方法1100結束。在一些實施例中，閃控產生模組702為讀取一組非電壓儲存單元而將閃控信號施加於該組非電壓儲存單元。在各項實施例中，持續時間控制模組706輸出一控制信號，該控制信號基於暫態電壓與偏電壓之間的比較控制閃控信號之持續時間。在特定實施例中，持續時間控制模組706回應於暫態電壓大於偏電壓而引導繼續閃控信號。在一些實施例中，閃控終止模組806回應於暫態電壓小於偏電壓而引導結束閃控信號。圖12係繪示用於動態閃控時間的一方法1200之一進一步實施例的一示意流程圖。方法1200開始，且閃控產生模組702為讀取一組非揮發性儲存單元而將閃控信號施加1202於該組非電壓儲存單元。此外，電壓監測模組802回應於閃控信號之施加而接收1204一節點處的一電壓改變。節點處的電壓改變將節點處的一電壓自一初始電壓改變至一暫態電壓。臨限值比較模組804比較1206暫態電壓與一偏電壓。持續時間控制模組706輸出1208一控制信號，該控制信號基於暫態電壓與偏電壓之間的比較控制閃控信號之持續時間。閃控終止模組806回應於暫態電壓越過偏電壓而使用控制信號引導1210結束閃控信號，且方法1200結束。在各項實施例中，一種用於回應於一閃控信號之起始而偵測一節點處的一電壓改變之構件可包含下列項之一或多者：一動態閃控組件150、一回饋監測模組704、一電壓監測模組802、一狀態機222、一感測區塊250、電路500、一比較器、一電晶體、一控制器、一非揮發性記憶體媒體控制器126、一主機計算器件110、一器件驅動器、在一主機計算器件110上執行一控制器(例如，一器件驅動器或類似者)、一處理器111、一FPGA、一ASIC、其他邏輯硬體、及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於回應於一閃控信號之起始而偵測一節點處的一電壓改變之類似或等效構件。在特定實施例中，節點處的電壓改變將節點處的一電壓自一初始電壓改變至一暫態電壓。在各項實施例中，一種用於判定一暫態電壓與一臨限電壓之間的一關係之構件可包含一動態閃控組件150、一回饋監測模組704、一持續時間控制模組706、一狀態機222、一感測區塊250、電路500、一比較器、一電晶體、一控制器、一非揮發性記憶體媒體控制器126、一電壓監測模組802、一臨限值比較模組804、一主機計算器件110、一器件驅動器、在一主機計算器件110上執行一控制器(例如，一器件驅動器或類似者)、一處理器111、一FPGA、一ASIC、其他邏輯硬體、及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於判定一暫態電壓與一臨限電壓之間的一關係之類似或等效構件。在各項實施例中，一種用於基於一暫態電壓與一臨限電壓之間的一關係終止一閃控信號之構件可包含一動態閃控組件150、一持續時間控制模組706、一閃控終止模組806、一狀態機222、一感測區塊250、電路500、一比較器、一電晶體、一控制器、一非揮發性記憶體媒體控制器126、一主機計算器件110、一器件驅動器、在一主機計算器件110上執行一控制器(例如，一器件驅動器)、一處理器111、一FPGA、一ASIC、其他邏輯硬體、及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於基於暫態電壓與臨限電壓之間的關係終止閃控信號之類似或等效構件。在各項實施例中，一種用於輸出經組態以基於一暫態電壓與一臨限電壓之間的一關係終止一閃控信號之一控制信號之構件可包含一動態閃控組件150、一持續時間控制模組706、一閃控終止模組806、一狀態機222、一感測區塊250、電路500、一比較器、一電晶體、一控制器、一非揮發性記憶體媒體控制器126、一主機計算器件110、一器件驅動器、在一主機計算器件110上執行一控制器(例如，一器件驅動器)、一處理器111、一FPGA、一ASIC、其他邏輯硬體、及/或儲存於一電腦可讀儲存媒體上之其他可執行碼。其他實施例可包含用於輸出經組態以基於一暫態電壓與一臨限電壓之間的一關係終止一閃控信號之一控制信號之類似或等效構件。本發明可在不背離其精神或本質特性之情況下以其他特定形式體現。所描述實施例應被視為所有方面僅係闡釋性且非限制性的。因此，本發明之範疇係由隨附申請專利範圍而非由前文描述指示。屬於申請專利範圍之等效物之含義及範圍內的所有改變涵蓋於其等範疇內。

100‧‧‧系統

102‧‧‧非揮發性記憶體系統

110‧‧‧計算器件

111‧‧‧處理器

112‧‧‧揮發性記憶體

113‧‧‧通信介面

114‧‧‧非暫時性、電腦可讀儲存媒體

115‧‧‧通信網路

116‧‧‧器件驅動器/儲存用戶端

120‧‧‧非揮發性記憶體器件

122‧‧‧非揮發性記憶體媒體

123‧‧‧非揮發性記憶體元件

125‧‧‧匯流排

126‧‧‧非揮發性記憶體媒體控制器

127‧‧‧匯流排

129‧‧‧邏輯記憶體元件

131‧‧‧區塊-器件I/O介面

132‧‧‧儲存級記憶體(SCM)介面

133‧‧‧快取介面

134‧‧‧邏輯位址空間

135‧‧‧元資料

139‧‧‧非揮發性記憶體器件介面

150‧‧‧動態閃控組件

200‧‧‧記憶體單元陣列

210‧‧‧非揮發性儲存器件

212‧‧‧記憶體晶粒/晶片

220‧‧‧晶粒控制器

242B‧‧‧行解碼器

230B‧‧‧讀取/寫入電路

250‧‧‧感測區塊

224‧‧‧晶片上位址解碼器

222‧‧‧狀態機

230A‧‧‧讀取/寫入電路

242A‧‧‧行解碼器

240B‧‧‧列解碼器

240A‧‧‧列解碼器

234‧‧‧線

232‧‧‧線

244‧‧‧控制器

286‧‧‧選擇閘

280‧‧‧位元線

290‧‧‧控制閘極

270‧‧‧第一選擇電晶體

260‧‧‧電晶體/儲存單元/儲存元件

292‧‧‧控制閘極

262‧‧‧電晶體/儲存單元/儲存元件

294‧‧‧控制閘極

264‧‧‧電晶體/儲存單元/儲存元件

296‧‧‧控制閘極

266‧‧‧電晶體/儲存單元/儲存元件

288‧‧‧選擇閘

272‧‧‧第二選擇電晶體

282‧‧‧源極線

319‧‧‧源極線

320‧‧‧NAND串

321‧‧‧位元線

322‧‧‧汲極選擇電晶體

323‧‧‧儲存元件

324‧‧‧儲存元件

325‧‧‧儲存元件

326‧‧‧儲存元件

327‧‧‧源極選擇電晶體

340‧‧‧NAND串

341‧‧‧位元線

342‧‧‧汲極選擇電晶體

343‧‧‧儲存元件

344‧‧‧儲存元件

345‧‧‧儲存元件

346‧‧‧儲存元件

347‧‧‧源極選擇電晶體

360‧‧‧NAND串

361‧‧‧位元線

362‧‧‧汲極選擇電晶體

363‧‧‧儲存元件

364‧‧‧儲存元件

365‧‧‧儲存元件

366‧‧‧儲存元件

367‧‧‧源極選擇電晶體

380‧‧‧NAND串

381‧‧‧位元線

382‧‧‧汲極選擇電晶體

383‧‧‧儲存元件

384‧‧‧儲存元件

385‧‧‧儲存元件

386‧‧‧儲存元件

387‧‧‧源極選擇電晶體

429‧‧‧3D、垂直NAND快閃記憶體結構/串

432‧‧‧垂直行

470‧‧‧內核心層/內核心

471‧‧‧多晶矽通道

472‧‧‧穿隨介電質

473‧‧‧電荷俘獲層

476‧‧‧字線區

477‧‧‧氧化鋁層

478‧‧‧阻擋氧化物(SiO2)層

500‧‧‧電路

502‧‧‧節點驅動器

504‧‧‧節點

506‧‧‧感測(「SEN」)電晶體

508‧‧‧區域匯流排(「LBUS」)電晶體

510‧‧‧LBUS預充電(「LPC」)電晶體

512‧‧‧LBUS開關(「LSW」)電晶體

514‧‧‧資料鎖存器

516‧‧‧閃控(「SBT」)啟用電晶體

518‧‧‧閃控驅動器

600‧‧‧信號時間

602‧‧‧第一時間

604‧‧‧第二時間

606‧‧‧第三時間

608‧‧‧第四時間

610‧‧‧第五時間

612‧‧‧暫態電壓

614‧‧‧第六時間

702‧‧‧閃控產生模組

704‧‧‧回饋監測模組

706‧‧‧持續時間控制模組

802‧‧‧電壓監測模組

804‧‧‧臨限值比較模組

806‧‧‧閃控終止模組

900‧‧‧電路

902‧‧‧比較器

904‧‧‧第一輸入

906‧‧‧第二輸入

908‧‧‧輸出

1000‧‧‧信號時間

1002‧‧‧第一時間

1004‧‧‧第二時間

1006‧‧‧第三時間

1008‧‧‧第四時間

1010‧‧‧第五時間

1012‧‧‧暫態電壓

1014‧‧‧第六時間

1016‧‧‧第七時間

1018‧‧‧第八時間

1100‧‧‧方法

1102‧‧‧步驟

1104‧‧‧步驟

1106‧‧‧步驟

1200‧‧‧方法

1202‧‧‧步驟

1204‧‧‧步驟

1206‧‧‧步驟

1208‧‧‧步驟

1210‧‧‧步驟

下文參考隨附圖式中所繪示之特定實施例而包含一更詳細描述。應瞭解，此等圖式僅描繪根據本發明之特定實施例且因此不應被視為限制本發明之範疇，本發明將透過使用隨附圖式額外特定地且詳細地予以描述及解釋。圖1A係繪示用於動態閃控時間的一系統之一項實施例的一示意方塊圖；圖1B係繪示用於動態閃控時間的一系統的另一實施例的一示意方塊圖；圖2係繪示一儲存單元串之一項實施例的一示意方塊圖；圖3係繪示一儲存單元陣列之一項實施例的一示意方塊圖；圖4繪示一3D、垂直NAND快閃記憶體結構之一項實施例；圖5係繪示可使用動態閃控時間的電路之一項實施例的一示意方塊圖；圖6係繪示可使用動態閃控時間的電路之信號時間之一項實施例的一時間圖；圖7係繪示一動態閃控組件之一項實施例的一示意方塊圖；圖8係繪示一動態閃控組件之一進一步實施例的一示意方塊圖；圖9係繪示使用動態閃控時間的電路之一項實施例的一示意方塊圖；圖10係繪示使用動態閃控時間的電路之信號時間之一項實施例的一時間圖；圖11係繪示用於動態閃控時間的一方法之一項實施例的一示意流程圖；及圖12係繪示用於動態閃控時間的一方法之一進一步實施例的一示意流程圖。

Claims

一種裝置，其包括：一控制器，其經組態以：產生一閃控信號以促進資料傳送；回應於該閃控信號之起始而接收一回饋信號；及基於該回饋信號控制該閃控信號之一持續時間。
如請求項1之裝置，其中該控制器進一步包括一電壓監測器，該電壓監測器監測該回饋信號之一量值且回應於該回饋信號之該量值越過一臨限值而停止產生該閃控信號。
如請求項1之裝置，其中該控制器經組態以回應於該回饋信號滿足基於一偏壓信號之一臨限值而控制該閃控信號之該持續時間。
如請求項1之裝置，其中該控制器進一步包括一比較器，該比較器經組態以比較該回饋信號與一偏壓信號。
如請求項4之裝置，其中該比較器經組態以輸出用於控制該閃控信號之長度的一控制信號。
如請求項4之裝置，其中該比較器經組態以輸出一控制信號以回應於該回饋信號滿足基於該偏壓信號之一臨限值而引導繼續該閃控信號。
如請求項4之裝置，其中該比較器經組態以輸出一控制信號以回應於該回饋信號無法滿足基於該偏壓信號之一臨限值而引導結束該閃控信號。
如請求項5之裝置，其中該控制器進一步包括一閃控驅動器，該閃控驅動器經組態以回應於接收該控制信號而結束該閃控信號。
如請求項1之裝置，其中回應於複數個電晶體所共有之一節點處的一電壓改變而產生該回饋信號。
如請求項9之裝置，其中該節點處的該電壓改變起因於該閃控信號之起始。
如請求項9之裝置，其中該節點處的該電壓改變將該節點處的電壓自一初始電壓改變至一暫態電壓。
如請求項11之裝置，其中該暫態電壓在該閃控信號起始時突尖且自該尖峰朝向該初始電壓轉變。
一種裝置，其包括：一節點驅動器，其經組態以將一感測放大器節點驅動至一初始電壓；一閃控啟用電晶體，其經組態以在該節點處於該初始電壓時接收一閃控信號以促進讀取一組非揮發性記憶體單元中之記憶體單元；一閃控驅動器，其經組態以將該閃控信號提供至該閃控啟用電晶體；及一比較器，其經組態以比較該節點處的一電壓與一偏電壓，其中回應於該節點處的該電壓超過臨限電壓，該比較器經組態以將一控制信號輸出至該閃控驅動器以結束將該閃控信號提供至該閃控啟用電晶體。
如請求項13之裝置，其中該節點處的該電壓用作至該比較器之一輸入且在該組非揮發性記憶體單元中用於另一目的。
如請求項13之裝置，其中回應於該閃控驅動器將該閃控信號提供至該閃控啟用電晶體，該節點處的該電壓自該初始電壓轉變至一暫態電壓。
一種方法，其包括：回應於一閃控信號之施加而接收一節點處的一電壓改變，其中該節點處的該電壓改變將該節點處的一電壓自一初始電壓改變至一暫態電壓；比較該暫態電壓與一偏電壓；及基於該暫態電壓與該偏電壓之間的該比較控制該閃控信號之一長度。
如請求項16之方法，其進一步包括為讀取一組非揮發性儲存單元而將該閃控信號施加於該組非揮發性儲存單元。
如請求項16之方法，其進一步包括輸出一控制信號，該控制信號經組態以基於該暫態電壓與該偏電壓之間的該比較控制該閃控信號之該長度。
如請求項18之方法，其中該控制信號回應於該暫態電壓大於該偏電壓而引導繼續該閃控信號。
如請求項18之方法，其中該控制信號回應於該暫態電壓小於該偏電壓而引導結束該閃控信號。
一種裝置，其包括：用於回應於一閃控信號之起始而偵測一節點處的一電壓改變之構件，其中該節點處的該電壓改變將該節點處的一電壓自一初始電壓改變至一暫態電壓；用於判定該暫態電壓與一臨限電壓之間的一關係之構件；及用於基於該暫態電壓與該臨限電壓之間的該關係終止該閃控信號之構件。
如請求項21之裝置，其進一步包括用於輸出一控制信號之構件，該控制信號經組態以基於該暫態電壓與該臨限電壓之間的該關係終止該閃控信號。