TWI547950B - 在記憶體裝置內配置資料選通信號的裝置與操作方法 - Google Patents

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Description

在記憶體裝置內配置資料選通信號的裝置與操作方法
本發明是有關於一種在非揮發式記憶體裝置內，配置資料選通信號之裝置。
非揮發性記憶體，例如快閃記憶體，是一種在電源關閉時，仍能維持所儲存之資料的半導體。與硬碟相較，快閃記憶體裝置的讀取存取時間較為快速，且具有較佳的耐震強度。因此，快閃記憶體裝置被廣泛的應用在許多裝置，例如：用於儲存計算裝置、手機、可攜式音樂播放器與其他消費性電子產品的資料。
部分的非揮發式記憶體裝置在操作時，會與記憶體控制器提供的外部時脈信號(extcrnal clock)同步。採用此種方式進行同步時，可透過資料選通信號代表儲存在非揮發式記憶體裝置內的資料可供存取。
請參見第1圖，其係對揮發式記憶體裝置進行讀取操作之信號示意圖10。信號示意圖10說明資料選通信號DQS與外部時脈信號CLK同步，藉以存取資料信號DQ之。資料選通信號DQS的上升緣與外部時脈信號CLK的高邏輯位準同步。資料選通信號DQS的下降緣與外部時脈信 號CLK的低邏輯位準同步。請參考資料選通信號DQS與資料信號DQ，資料選通信號DQS的第一上升緣代表資料信號DQ的第一位元(D0)可用於存取；資料選通信號DQS的第一下降緣代表資料信號DQ的第二位元(D1)可用於存取。
雖然資料選通信號DQS的第一上升緣與外部時脈信號CLK的第一上升緣間存在延遲(delay)，但資料選通信號DQS與外部時脈信號CLK仍維持同步。即，當外部時脈信號CLK為高邏輯位準時，資料選通信號DQS上升至高邏輯位準。透過使資料選通信號DQS與外部時脈信號CLK同步的方式，能減少傳送資料信號DQ的錯誤。這是因為與外部時脈CLK同步的資料選通信號DQS，能夠適當的指出資料信號DQ可被使用。
然而，為了達到較高的資料傳輸率，外部時脈信號CLK的速度與頻率不斷，導致資料選通信號DQS的第一上升緣與外部時脈信號CLK的第一上升緣間的延遲變得顯著。請參見第2圖，其係外部時脈速度增加時，非揮發式記憶體裝置進行讀取操作之資料傳輸的信號示意圖20。第2圖標示外部時脈信號CLK的第一上升緣22，以及資料選通信號DQS的第一上升緣24與第一下降緣26。在資料選通信號DQS的第一上升緣24與外部時脈信號CLK的第一上升緣22間的延遲，較外部時脈信號CLK在第一高邏輯位準的期間更長。因為延遲的緣故，導致資料選通信號DQS的第一上升緣24不再與外部時脈信號CLK的高邏輯位準同步。同理，資料選通信號DQS的下降緣26亦未能與外部時脈信號CLK的低邏輯位準同步。此種延遲將導致資料傳輸的錯誤。在資料信號DQ與資料選通信號DQS路徑間不匹配的負載(loading)/繞線(routing)及/或資料信號DQ或資料選通 信號DQS信號線上的同步切換雜訊(因為同時切換多個緩衝器/反相器所導致)亦使此種延遲更加惡化。此外，資料選通信號DQS相對於外部時脈信號CLK間的延遲會受到不同因素影響，例如操作溫度(operating temperature)、操作電壓(operating voltage)與製造過程(fabrication processes)。
本發明係有關於一種在記憶體裝置內配置資料選通信號的裝置與操作方法。
根據本發明之第一方面，提出一種非揮發式記憶體裝置，包含：一記憶體核心，用於儲存一資料，該資料係根據一外部時脈信號而由該記憶體核心輸出；一輸入緩衝器，用於接收該外部時脈信號並提供一輸入時脈信號；一同步電路，用於接收該輸入時脈信號並提供一輸出時脈信號，該同步電路使該輸出時脈信號與該外部時脈信號同步，且該同步電路係包含一延遲電路；一資料選通輸出緩衝器，用於接收該輸出時脈信號並提供代表由該記憶體核心輸出之該資料可供存取之一資料選通信號，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；一時脈電路元件，耦接至該記憶體核心，其係接收該記憶體核心輸出之該資料與該輸出時脈信號，並輸出與該輸出時脈信號同步的該資料；以及一延遲控制電路，用於提供一延遲控制信號至該延遲電路，該延遲電路係因應該延遲控制信號而調整該資料選通信號的該信號延遲。
根據本發明之第二方面，提出一種用於使時脈信號 同步的電路，包含：一同步電路，用於接收一輸入時脈信號並提供一輸出時脈信號，該同步電路係使該輸出時脈信號與一外部時脈信號同步，且該同步電路係包含一延遲電路；一選通輸出緩衝器，用於接收該輸出時脈信號並提供一選通信號，該選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及一延遲控制電路，用於提供一延遲控制信號至該延遲電路，該延遲電路因應該延遲控制信號而調整該選通信號的該信號延遲。
根據本發明之第三方面，提出一種使時脈信號同步的電路，包含：一輸入緩衝器，用於接收一外部時脈信號並提供一輸入時脈信號，該輸入緩衝器具有一第一延遲長度；一同步電路，用於接收該輸入時脈信號並提供一輸出時脈信號，該同步電路係使該輸出時脈信號與該外部時脈信號同步，該同步電路係包含：一延遲電路，具有一第二延遲長度與一可調整的延遲長度；一正向延遲線，具有一第三延遲長度；一反向延遲線，具有一第四延遲長度；一鏡像控制電路，用於使該第四延遲長度匹配於該第三延遲長度；以及一內部緩衝器，具有一第五延遲長度，其中該第一延遲長度、該第二延遲長度、該第三延遲長度、該第四延遲長度與該第五延遲長度之一總和為該外部時脈信號之一完整時脈週期之期間的正整數倍；一選通輸出緩衝器，用於接收該輸出時脈信號並提供一選通信號，該選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及一延遲控制電路，用於提供一延遲控制信號至該同步電路的該延遲電路，該延遲電路因應該延 遲控制信號而調整該延遲電路之該可調整的延遲長度，藉以調整該選通信號的該信號延遲。根據本發明之第四方面，提出一種在一非揮發式記憶體裝置內配置一信號延遲的方法，包含以下步驟：接收一外部時脈信號；提供一資料選通信號，該資料選通信號代表儲存在該非揮發性記憶體內的資料可供存取，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及提供一記憶體操作指令至該非揮發式記憶體裝置，進而調整該信號延遲。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
10‧‧‧信號示意圖
DQS‧‧‧資料選通信號
CLK‧‧‧外部時脈信號
DQ‧‧‧資料信號
22‧‧‧外部時脈信號CLK的第一上升緣
24‧‧‧資料選通信號DQS的第一上升緣
26‧‧‧資料選通信號DQS的第一下降緣
30、70、80‧‧‧非揮發式記憶體裝置
302、506、702、802‧‧‧記憶體核心
304、704、804‧‧‧時脈電路元件
306、706、806‧‧‧輸入緩衝器
308、708、808‧‧‧同步電路
310、710、810‧‧‧資料輸出緩衝器
312、712、812‧‧‧資料選通輸出緩衝器
314、50、714、814‧‧‧延遲控制電路
308B、708B‧‧‧相位偵測器
308C‧‧‧移位暫存器
308D‧‧‧延遲線
308A、40A、40B、708A、808A‧‧‧延遲電路
316、502‧‧‧指令介面
318、718、818‧‧‧輸出延遲電路
402A-1、402A-2、402A-3、402A-4、402A-5、402A-6、402B-1、402B-2‧‧‧信號延遲元件
402A-S‧‧‧旁路電路
NMOS1、NMOS2、PMOS1、PMOS2‧‧‧電晶體
404B‧‧‧偏壓電路
PBIAS、NBIAS‧‧‧閘極電壓
506A‧‧‧邏輯控制單元
506B‧‧‧記憶體陣列
510、508、512‧‧‧傳輸閘
708B‧‧‧相位偵測器
708C‧‧‧過濾器
708D‧‧‧振盪器
808B‧‧‧正向延遲線
808C‧‧‧鏡像控制電路
808D‧‧‧反向延遲線
808E‧‧‧內部緩衝器
第1圖，其係對揮發式記憶體裝置進行讀取操作之信號示意圖。
第2圖，其係外部時脈速度增加時，非揮發式記憶體裝置進行讀取操作之資料傳輸的信號示意圖。
第3圖，其係本揭露之非揮發式記憶體裝置的實施例之示意圖。
第4A、4B圖係根據本揭露構想之實施例的延遲電路。
第5圖，其係根據本揭露構想之實施例的延遲控制電路之示意圖。
第6圖，其係根據本揭露構想之記憶體寫入指令的實施例之示意圖。
第7圖，其係根據本揭露構想之非揮發式記憶體裝置的實施例之示意圖。
第8圖，其係根據本揭露構想之非揮發式記憶體裝置的另一實施例之示意圖。
以下的實施例與圖示將更詳細的舉例說明。
請參見第3圖，其係非揮發式記憶體裝置30之示意圖。非揮發式記憶體裝置30包含記憶體核心302、時脈電路元件304、輸入緩衝器306、同步電路308、資料輸出緩衝器310、資料選通輸出緩衝器312以及延遲控制電路314。
記憶體核心302包含：記憶體陣列、，邏輯控制單元、列位址解碼器、行位址解碼器以及感測放大器。記憶體陣列包含以行、列方式排列的多個記憶胞。位於同一列的記憶胞透過字元線而連接，位於同一行的記憶胞透過位元線而連接。感測放大器耦接至位元線。邏輯控制單元與外部時脈信號同步，或是基於內部振盪器而操作。邏輯控制單元根據記憶體操作指令(例如：記憶體讀取指令或寫入指令)與位址信號而控制不同的記憶體操作。
進行記憶體讀取操作時，行解碼器與列解碼器分別耦接至字元線與位元線，透過對位址信號的解碼選擇要存取或讀取的記憶胞(對記憶胞進行定址)。據此，感測放大器放大並傳送來自記憶體核心302的資料信號，以及自存取的記憶胞讀取至時脈電路元件304。
輸入緩衝器306接收外部時脈信號並提供輸入時脈信號至 同步電路308。輸入緩衝器306可為一個或多個反相器，或是操作放大器(operational amplifier)，用於回存因為阻抗而使外部時脈信號受影響的邏輯位準。其後，同步電路308提供輸出時脈信號。時脈電路元件304自記憶體核心302接收資料信號，以及自同步電路308接收輸出時脈信號。時脈電路元件304接著在輸出時脈信號的上升緣與下降緣，將資料信號提供予資料輸出緩衝器310。即，由時脈電路元件304提供的資料信號與輸出時脈信號同步。由時脈電路元件304接收資料信號後，資料輸出緩衝器310提供與自時脈電路元件304接收之資料信號相對應，且與輸出時脈信號同步的輸出資料信號(output data signal)。更進一步的，資料選通輸出緩衝器312從同步電路308接收輸出時脈信號，並提供與輸出時脈信號同步的資料選通信號。因為資料選通信號與輸出資料信號均與輸出時脈信號同步，資料選通信號代表輸出資料信號可用於進行讀取存取。
同步電路308包含耦接至延遲線與相位偵測器的回授迴路，且回授迴路包含延遲電路308A。延遲電路308A用於接收輸出時脈信號並提供輸出時脈回授信號。延遲電路308A亦接收由延遲控制電路314提供的延遲控制信號。
在某些實施例中，同步電路308更包含相位偵測器308B、移位暫存器308C，以及延遲線308D。相位偵測器308B偵測在輸入時脈信號與輸出時脈回授信號間的相位差。根據偵測得出的相位差，相位偵測器308B提供用於控制移位暫存器308C的控制信號(“左移”或“右移”)。移位暫存器308C決定延遲線308D的延遲長度，藉以移除偵測得出之，在輸入時脈信號與輸出時脈回授信號間的相位差。
在部分的實施例中，延遲電路308A接收延遲控制電路314提供的延遲控制信號，藉以改變資料選通信號的延遲期間(delay duration)。在部分的實施例中，指令介面316耦接至延遲控制電路314，並提供延遲控制信號至延遲控制電路314。在部分的實施例中，非揮發式記憶體裝置30更包含耦接在同步電路308與資料選通輸出緩衝器312間的輸出延遲電路318。輸出延遲電路318並不是接收延遲控制信號，而是接收由延遲控制電路314提供的輸出延遲控制信號。輸出延遲電路318與輸出延遲控制信號分別實質類似於延遲電路308A與延遲控制信號。基於輸出延遲控制信號，輸出延遲電路318改變資料選通信號相對於輸出資料信號的延遲期間。
第4A、4B圖為延遲電路308A的舉例。如前所述，輸出延遲電路318可實質類似於延遲電路308A。因此，第4A、4B的例子亦可用於說明輸出延遲電路318。在第4A圖中，延遲電路40A包含以串列方式耦接的複數個信號延遲元件402A-1至402A-6。信號延遲元件402A-1至402A-6可以是能提供信號延遲的任何電路元件，例如反相器。延遲電路40A更包含一個旁路電路402A-S，旁路電路402A-S用於繞過至少一個信號延遲元件。旁路電路402A-S包含開關，且開關的關閉或開路(繞開或不繞開)可由延遲控制信號決定。舉例而言，開關可以是傳輸閘或電晶體。
延遲電路40A的信號延遲會根據繞道之信號延遲元件的個數而決定，而繞道之信號延遲元件的個數則由延遲控制電路314提供的延遲控制信號決定。請參看第4A圖，舉例而言，當延遲控制信號為“1”時，開關為導通(關閉)，且旁路電路402A-S在信號延遲元件402A-3、402A-4旁形成短路電路路徑。在此種”繞道”配置中，輸出時脈信號透過四個信號 延遲元件(402A-1、402A-2、402A-5、402A-6)與旁路電路402A-S傳送。輸出時脈信號繞過信號延遲元件402A-3、402A-4。
當延遲控制信號為“0”，旁路電路402A-S的開關為斷開(開啟)，且旁路電路402A-S不提供短路電路路徑。在此種“非繞道”配置中，輸出時脈信號透過六個信號延遲元件(402A-1至402A-6)傳送。輸出時脈信號並不會經由旁路電路402A-S。
在前述的“繞道”配置中，輸出時脈信號透過四個信號延遲元件傳送，而"非繞道"配置則是透過六個信號延遲元件。因此，與未採用“繞道”配置之輸出時脈信號相較，透過“繞道”配置傳送的輸出時脈信號具有較短的延遲。因此，利用延遲控制信號控制信號延遲元件的數量，可以改變輸出時脈信號的延遲。
請參見第4B圖，其係延遲電路308A的另一個實施例。延遲電路40B包含兩個信號延遲元件402B-1、402B-2。每一個信號延遲元件各自包含兩個NMOS電晶體(電晶體NMOS1與電晶體NMOS2)與兩個PMOS電晶體(電晶體PMOS1與電晶體PMOS2)。輸出時脈信號耦接至信號延遲元件402B-1的電晶體PMOS2與電晶體NMOS2的閘極。偏壓電路404B接收延遲控制信號，並提供閘極電壓PBIAS至每一個電晶體PMOS1的閘極，提供閘極電壓NBIAS至每一個電晶體NMOS1的閘極。
延遲電路40B的信號延遲取決於閘極電壓PBIAS、NBIAS的控制。閘極電壓PBIAS、NBIAS是由延遲控制電路314提供的延遲控制信號決定。例如：若延遲控制信號包含兩個二進位的位元，能提供四種不同的閘極電壓PBIAS、NBIAS的組合於電晶體PMOS1、電晶體NMOS1之 閘極。隨著改變在電晶體PMOS1、電晶體NMOS1之閘極的閘極電壓，電晶體PMOS1與電晶體NMOS1的電阻值可被改變。電晶體PMOS1與電晶體NMOS1分別因為施加於電晶體PMOS1或電晶體NMOS1的閘極電壓PBIAS或NBIAS不夠高、不夠低而關閉。據此，用於對信號延遲元件402B-1的輸出進行充電或放電所需的時間將改變。因此，信號延遲元件402B-1傳送的輸出時脈信號將改變。
信號延遲元件402B-2的操作方式與信號延遲元件402B-1類似。信號延遲元件402B-2自信號延遲元件402B-1接收輸出，該輸出經由信號延遲元件402B-1傳送。信號延遲元件402B-2接著提供輸出時脈回授信號。
請參見第5圖，其係延遲控制電路314之舉例的示意圖。在某些實施例中，延遲控制電路50耦接至指令介面502以接收使用者提供的延遲控制信號。延遲控制電路50亦耦接至記憶體核心506(為記憶體核心302之實施例的舉例)。記憶體核心506包含邏輯控制單元506A、記憶體陣列506B、列位址解碼器、行位址解碼器以及感測放大器(未繪式)。除了儲存第3圖所述的資料信號外，記憶體陣列506B還可能儲存延遲控制信號。例如：記憶體核心506利用寫入操作，將自延遲控制電路50接收的延遲控制信號寫入(即，儲存)至記憶體陣列506B。此外，記憶體核心506利用讀取操作，自記憶體陣列506B讀取延遲控制信號，並將其提供予延遲控制電路50。
在某些實施例中，延遲控制電路50包含用於儲存延遲控制信號的揮發式記憶體504。延遲控制電路50亦包含一個或多個開關，例如傳輸閘。傳輸閘的閘極均耦接至邏輯控制單元506A(連接方式未繪式)，邏 輯控制單元506A控制由指令介面502傳送至揮發式記憶體504或記憶體陣列506B的延遲控制信號，以及在不同操作下導通或斷開傳輸閘，藉以改變在揮發式記憶體504,and記憶體陣列506B b間的延遲控制信號。
例如：傳輸閘508耦接至指令介面502與揮發式記憶體504，藉以控制在指令介面502與揮發式記憶體504間傳送的延遲控制信號。更進一步的，傳輸閘510耦接於揮發式記憶體504與記憶體核心506間，藉以在對記憶體陣列506B進行寫入操作時控制延遲控制信號。用於寫入至記憶體陣列506B的延遲控制信號可儲存於揮發式記憶體504或由指令介面502提供。再者，傳輸閘512耦接在揮發式記憶體504與記憶體核心506間，用於在開啟電源或重置(POR)過程中，將延遲控制信號從記憶體陣列506B下載至揮發式記憶體504。
在某些實施例中，指令介面502接收記憶體寫入指令以及使用者發出的延遲控制信號，並將該記憶體寫入指令提供至記憶體核心506。根據記憶體寫入指令，記憶體核心506的邏輯控制單元506A控制記憶體寫入指令，藉以在記憶體陣列506B內儲存延遲控制信號。在第6圖中，假設記憶體寫入指令為一個位元組(8-位元)的指令，其後為延遲控制信號(可為四個位元)。延遲控制信號的位元數取決於延遲電路308A的複雜度，例如延遲電路308A所使用之旁路電路的數量。包含多個旁路電路的延遲電路能夠，例如，用於對信號延遲期間的增加進行微調。一種配置的舉例為，延遲電路包含第一旁路電路與第二旁路電路。第一旁路電路可繞過一個信號延遲元件，而第二旁路電路可繞過兩個信號延遲元件。透過關閉或開啟第一旁路電路及/或第二旁路電路，可以將輸出時脈信號的延遲期間改變達三 個信號延遲元件。延遲控制信號可包含用於控制多個旁路電路的複數個位元。
第7圖所舉例之非揮發式記憶體裝置70包含記憶體核心702、時脈電路元件704、輸入緩衝器706、同步電路708、資料輸出緩衝器710、資料選通輸出緩衝器712，以及延遲控制電路714。記憶體核心702包含的元件與記憶體核心302所包含的元件具有類似的功能。
在進行記憶體讀取操作時，時脈電路元件704自記憶體核心702接收資料信號。輸入緩衝器706接收外部時脈信號並提供輸入時脈信號予同步電路708。同步電路708提供輸出時脈信號。時脈電路元件704由記憶體核心702接收接收資料信號，以及由同步電路708接收輸出時脈信號，並在輸出時脈信號的上升緣與下降緣，將資料信號提供予資料輸出緩衝器710。即，由時脈電路元件704提供的資料信號與輸出時脈信號同步。自時脈電路元件704接收資料信號後，資料輸出緩衝器710提供與自時脈電路元件704接收之資料信號對應的輸出資料信號，並與輸出時脈信號同步。資料選通輸出緩衝器712從同步電路708接收輸出時脈信號，並提供與輸出時脈信號同步的資料選通信號。因為資料選通信號與輸出資料信號均與輸出時脈信號同步，資料選通信號代表輸出資料信號可用於讀取存取。
同步電路708包含延遲電路708A，用於接收輸出時脈信號並提供輸出時脈回授信號。延遲電路708A亦接收延遲控制電路714提供的延遲控制信號。
在部分的實施例中，同步電路708更包含相位偵測器708B、過濾器708C與振盪器708D。相位偵測器708B偵測在輸入時脈信 號與輸出時脈回授信號間的相位差。根據偵測到的相位差，相位偵測器708B提供代表偵測而得之相位差與輸入時脈信號之一控制信號至過濾器708C。過濾器708C過濾並限制輸入時脈信號內的雜訊。過濾器708C提供控制信號與過濾後的輸入時脈信號至振盪器708D。振盪器708D根據控制信號透過修改過濾後的輸入時脈的方式，移除在過濾後的輸入時脈信號與輸出時脈回授信號間的相位差，並提供輸出時脈信號。
在部分的實施例中，延遲電路708A接收延遲控制電路714所提供之延遲控制信號，藉以修改資料選通信號的延遲期間。延遲電路708A可包含電路元件，並提供如第4A、4B圖所述類似的功能，以修改資料選通信號的延遲期間。在某些實施例中，指令介面716耦接以提供延遲控制信號至延遲控制電路714。延遲控制電路714可包含與第5、6圖所述之電路元件與類似的功能。在部分的實施例中，非揮發式記憶體裝置70更包含耦接在同步電路708與資料選通輸出緩衝器712間的輸出延遲電路718。輸出延遲電路718並非接收延遲控制信號，而是接收延遲控制電路714提供的輸出延遲控制信號。輸出延遲電路718與輸出延遲控制信號可分別實質類似於延遲電路708A與延遲控制信號。基於輸出延遲控制信號，輸出延遲電路718改變相對於輸出資料信號之資料選通信號的延遲期間。
第8圖舉例之非揮發式記憶體裝置80包含記憶體核心802、時脈電路元件804、輸入緩衝器806、同步電路808、資料輸出緩衝器810、資料選通輸出緩衝器812以及延遲控制電路814。記憶體核心802所包含的元件與具有的功能與記憶體核心302類似。
在記憶體讀取操作時，時脈電路元件804自記憶體核心802 接收資料信號。輸入緩衝器806接收外部時脈信號並提供輸入時脈信號至同步電路808。同步電路808提供輸出時脈信號。時脈電路元件804自記憶體接收資料信號。記憶體核心802與從同步電路808輸出時脈信號並在輸出時脈信號的上升緣與下降緣提供資料信號至資料輸出緩衝器810。資料輸出緩衝器810自時脈電路元件804接收資料信號，資料輸出緩衝器81所提供的輸出資料信號與自時脈電路元件804接收之資料信號相對應。資料選通輸出緩衝器812自同步電路808接收輸出時脈信號，並提供資料選通信號。
同步電路808包含延遲電路808A，延遲電路用於接收輸入緩衝器806提供的輸入時脈信號與延遲控制電路814提供的延遲控制信號。在某些實施例中，同步電路808更包含：正向延遲線808B、鏡像控制電路808C、反向延遲線808D以及內部緩衝器808E。延遲電路808A接收輸入緩衝器806提供的輸入時脈信號，並將輸入時脈信號提供至正向延遲線808B。正向延遲線808B接收輸入時脈信號並將其提供至鏡像控制電路808C與反向延遲線808D。鏡像控制電路808C自正向延遲線808B接收輸入時脈信號，以及自輸入緩衝器806接收輸入時脈信號，據以決定在正向延遲線808B接收之輸入時脈信號與輸入緩衝器806間的相位差，並提供鏡像控制信號至反向延遲線808D。
鏡像控制信號用於控制反向延遲線808D的延遲長度，使其與正向延遲線808B相匹配。例如：反向延遲線808D可包含複數個信號延遲元件(例如：第4B圖的402B-1與402B-2)，該些信號延遲元件由鏡像控制信號控制，使其符合於正向延遲線808B的延遲長度。內部緩衝器808E 接收反向延遲線808D提供的輸入時脈信號，並提供輸出時脈信號至時脈電路元件804。內部緩衝器808E亦提供輸出時脈信號至資料選通輸出緩衝器812。時脈電路元件804接著在輸出時脈信號的上升緣與下降緣提供資料信號至資料輸出緩衝器810。即，時脈電路元件804提供的資料信號會與輸出時脈信號同步。由時脈電路元件804接收資料信號後，資料輸出緩衝器810提供與從時脈電路元件804接收的資料信號相對應的輸出資料信號，並與輸出時脈信號同步。資料選通輸出緩衝器812由內部緩衝器808E接收輸出時脈信號，並提供與輸出時脈信號同步的資料選通信號。因為資料選通信號與輸出資料信號均與輸出時脈信號同步，資料選通信號代表輸出資料信號可用於讀取存取。
在某些實施例中，延遲電路808A的信號延遲是根據延遲控制電路814提供的延遲控制信號決定。延遲電路808A接收由延遲控制電路814提供的延遲控制信號，進而改變資料選通信號的延遲期間。延遲電路808A可包含與第4A、4B圖類似的電路元件與功能，藉以改變資料選通信號的延遲期間。在某些實施例中，指令介面816耦接至延遲控制電路814，以及提供延遲控制信號至延遲控制電路814。延遲控制電路814所包含的電路元件與功能與第5、6圖類似。
每一個正向延遲線808B與反向延遲線808D可包含複數個信號延遲元件。正向延遲線808B與反向延遲線808D的信號延遲是根據鏡像控制電路808C決定且彼此匹配。
當外部時脈信號透過輸入緩衝器806與同步電路808傳送時，外部時脈信號累積延遲。例如：假設同步電路808內的輸入緩衝器806 與電路元件具有以下的信號延遲期間：輸入緩衝器806=d1；延遲電路808A=d1+d2±d3，其中d3是可以根據延遲控制電路814所提供之延遲控制信號而修改的延遲期間；正向延遲線808B=tclk-(d1+d2)，其中tclk是外部時脈信號的一個完整的時脈週期的期間；反向延遲線808D=tclk-(d1+d2)，以及內部緩衝器808E=d2。透過輸入緩衝器806 and同步電路808傳送之外部時脈信號所累積的延遲，與前述信號延遲期間的總和相等，即，等於2 xtclk±d3。換言之，同步電路808提供的輸出時脈信號具有2 xtclk±d3的延遲，加入至外部時脈信號。如前所述，d3是延遲電路808A的延遲期間，可根據遲控制電路814提供的延遲控制信號而改變。因為延遲期間d3也是資料選通信號內的延遲的一部分，資料選通信號延遲期間可以根據延遲控制信號而修改。
範例中的非揮發式記憶體裝置80能夠改變資料選通信號的延遲期間，並用於補償各種可能使資料選通信號產生延遲期間的因素，例如操作溫度、操作電壓與製造過程。在某些實施例中，第8圖的非揮發式記憶體裝置80更包含耦接於同步電路808與資料選通輸出緩衝器812間的輸出延遲電路818。輸出延遲電路818並非接收延遲控制信號，而是接收由延遲控制電路814提供的輸出延遲控制信號。輸出延遲電路818與輸出延遲控制信號分別實質類似於延遲電路808A與延遲控制信號。基於輸出延遲控制信號，輸出延遲電路818改變資料選通信號相對於輸出資料信號的延遲期間。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
30‧‧‧非揮發式記憶體裝置
302‧‧‧記憶體核心
304‧‧‧時脈電路元件
306‧‧‧輸入緩衝器
308‧‧‧同步電路
310‧‧‧資料輸出緩衝器
312‧‧‧資料選通輸出緩衝器
314‧‧‧延遲控制電路
308B‧‧‧相位偵測器
308C‧‧‧移位暫存器
308D‧‧‧延遲線
308A‧‧‧延遲電路
316‧‧‧指令介面
318‧‧‧輸出延遲電路

Claims (19)

  1. 一種非揮發式記憶體裝置，包含：一記憶體核心，用於儲存一資料，該資料係根據一外部時脈信號而由該記憶體核心輸出；一輸入緩衝器，用於接收該外部時脈信號並提供一輸入時脈信號；一同步電路，用於接收該輸入時脈信號並提供一輸出時脈信號，該同步電路使該輸出時脈信號與該外部時脈信號同步，且該同步電路係包含一延遲電路；一資料選通輸出緩衝器，用於接收該輸出時脈信號並提供代表由該記憶體核心輸出之該資料可供存取之一資料選通信號，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；一時脈電路元件，耦接至該記憶體核心，其係接收該記憶體核心輸出之該資料與該輸出時脈信號，並輸出與該輸出時脈信號同步的該資料；以及一延遲控制電路，用於提供一延遲控制信號至該延遲電路，該延遲電路係因應該延遲控制信號而調整該資料選通信號的該信號延遲。
  2. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲電路係包含：複數個信號延遲元件；以及一旁路電路，用於繞過該等信號延遲元件中的至少一者，進 而調整相對於該外部時脈信號的該信號延遲，其中該信號延遲係根據一被繞道之該信號延遲元件數量而決定，而該被繞道之該信號延遲元件的數量係由該延遲控制信號決定。
  3. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲電路係包含：複數個信號延遲元件，各該信號延遲元件係根據該延遲控制信號而調整該信號延遲。
  4. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲控制電路係被配置而提供一輸出延遲控制信號，且該非揮發式記憶體裝置更包含：一輸出延遲電路，因應該輸出延遲控制信號而調整該資料選通信號相對於該資料的一信號延遲。
  5. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲控制電路係包含：一揮發式記憶體，用於儲存該延遲控制信號。
  6. 如申請專利範圍第5項所述之非揮發式記憶體裝置，其中該記憶體核心係包含：一記憶體陣列，用於儲存該延遲控制信號；以及一邏輯控制單元，在一開啟電源或重置(POR)過程中，將儲存在該記憶體陣列之該延遲控制信號，由該記憶體陣列下載至該揮發性記憶體。
  7. 如申請專利範圍第5項所述之非揮發式記憶體裝置，其中 該延遲控制電路係耦接至一指令介面而接收該延遲控制信號。
  8. 如申請專利範圍第6項所述之非揮發式記憶體裝置，其中該延遲控制電路耦接至一指令介面而接收該延遲控制信號與一記憶體寫入指令，進而儲存該延遲控制信號。
  9. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲電路係耦接而接收該輸出時脈信號，並提供一輸出時脈回授信號；該同步電路更包含：一相位偵測器，用於接收該輸出時脈回授信號與該輸入時脈信號，並決定在該輸出時脈回授信號與該輸入時脈信號間的一相位差；以及一移位暫存器，由該相位偵測器控制，用於決定一延遲線的一延遲長度，該延遲線係耦接以接收該輸入時脈信號並提供該輸出時脈信號。
  10. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲電路耦接以接收該輸出時脈信號並提供一輸出時脈回授信號；該同步電路更包含：一相位偵測器，用於接收該輸出時脈回授信號與該輸入時脈信號，並決定在該輸出時脈回授信號與該輸入時脈信號間的一相位差；一振盪器，由該相位偵測器控制，用於提供該輸出時脈信 號；以及一過濾器，耦接至該相位偵測器與該振盪器，用於限制在該輸入時脈信號內的雜訊。
  11. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該輸入緩衝器具有一第一延遲長度；以及該延遲電路具有一第二延遲長度與一可調整的延遲長度，該可調整的延遲長度係根據該延遲控制信號而調整；該同步電路更包含：一正向延遲線，具有一第三延遲長度；一反向延遲線，具有一第四延遲長度；一鏡像控制電路，用於使該第四延遲長度匹配於該第三延遲長度；以及一內部緩衝器，具有一第五延遲長度，其中該第一延遲長度、該第二延遲長度、該第三延遲長度、該第四延遲長度與該第五延遲長度之一總和為該外部時脈信號之一完整時脈週期之期間的正整數倍。
  12. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該延遲電路係耦接以接收該輸入緩衝器提供的該輸入時脈信號。
  13. 如申請專利範圍第1項所述之非揮發式記憶體裝置，其中該記憶體核心為一快閃記憶體。
  14. 一種用於使時脈信號同步的電路，包含：一同步電路，用於接收一輸入時脈信號並提供一輸出時脈信號，該同步電路係使該輸出時脈信號與一外部時脈信號同步，且該同步電路係包含一延遲電路；一資料選通輸出緩衝器，用於接收該輸出時脈信號並提供一資料選通信號，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及一延遲控制電路，用於提供一延遲控制信號至該延遲電路，該延遲電路因應該延遲控制信號而調整該資料選通信號的該信號延遲。
  15. 如申請專利範圍第14項所述之電路，其中該同步電路更包含：一延遲線，用於接收該輸入時脈信號並提供該輸出時脈信號；一移位暫存器，耦接至該延遲線，用於決定該延遲線的一延遲長度；一相位偵測器，用於控制該移位暫存器；以及一回授迴路，包含該延遲電路，該回授迴路耦接至該延遲線與該相位偵測器。
  16. 如申請專利範圍第14項所述之電路，其中該延遲電路係耦接以接收該輸出時脈信號並提供一輸出時脈回授信號；該同步電路更包含：一相位偵測器，用於接收該輸出時脈回授信號與該輸入時脈 信號，並決定在該輸出時脈回授信號與該輸入時脈信號間的一相位差；一振盪器，由該相位偵測器控制，用於提供該輸出時脈信號；以及一過濾器，耦接至該相位偵測器與該振盪器，用於限制在該輸入時脈信號內的雜訊。
  17. 一種使時脈信號同步的電路，包含：一輸入緩衝器，用於接收一外部時脈信號並提供一輸入時脈信號，該輸入緩衝器具有一第一延遲長度；一同步電路，用於接收該輸入時脈信號並提供一輸出時脈信號，該同步電路係使該輸出時脈信號與該外部時脈信號同步，該同步電路係包含：一延遲電路，具有一第二延遲長度與一可調整的延遲長度；一正向延遲線，具有一第三延遲長度；一反向延遲線，具有一第四延遲長度；一鏡像控制電路，用於使該第四延遲長度匹配於該第三延遲長度；以及一內部緩衝器，具有一第五延遲長度，其中該第一延遲長度、該第二延遲長度、該第三延遲長度、該第四延遲長度與該第五延遲長度之一總和為該外部時脈信號之一完整時脈週期之期間的正整數倍； 一資料選通輸出緩衝器，用於接收該輸出時脈信號並提供一資料選通信號，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及一延遲控制電路，用於提供一延遲控制信號至該同步電路的該延遲電路，該延遲電路因應該延遲控制信號而調整該延遲電路之該可調整的延遲長度，藉以調整該資料選通信號的該信號延遲。
  18. 一種在一非揮發式記憶體裝置內配置一信號延遲的方法，包含以下步驟：：接收一外部時脈信號；提供一資料選通信號，該資料選通信號代表儲存在該非揮發性記憶體內的資料可供存取，該資料選通信號相對於該外部時脈信號具有一可調整的信號延遲；以及提供一記憶體操作指令至該非揮發式記憶體裝置，進而調整該信號延遲。
  19. 如申請專利範圍第18項所述之方法，其中提供記憶體操作指令之步驟係包含以下步驟：提供一記憶體寫入指令；以及提供一延遲控制信號，藉以調整該資料選通信號的該信號延遲。
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