JP2021149659A - 半導体集積回路、メモリコントローラ、およびメモリシステム - Google Patents

Abstract

【課題】小型化を図ることができる半導体集積回路、メモリコントローラ、およびメモリシステムを提供することである。【解決手段】実施形態の半導体集積回路は、第１回路と、第２回路と、第３回路と、切替回路とを持つ。前記第２回路は、前記第１回路と異なる。前記第３回路は、信号のエッジのタイミングを調整可能である。前記切替回路は、前記第１回路から外部に第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続する。前記切替回路は、前記外部から第２データを受信するため前記第２回路から前記外部に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続する。【選択図】図２

Description

本発明の実施形態は、半導体集積回路、メモリコントローラ、およびメモリシステムに関する。

送信するストローブ信号のデューティ比を調整可能な半導体集積回路が知られている。デューティ比は、第１の信号レベルが連続する期間と第２の信号レベルが連続する期間との比である。ところで、半導体集積回路は、さらなる小型化が期待されている。

特開２０１９−１６０２３８号公報 特開２０１２−１２３８８１号公報 特開２００２−１８２９７４号公報

本発明が解決しようとする課題は、小型化を図ることができる半導体集積回路、メモリコントローラ、およびメモリシステムを提供することである。

実施形態の半導体集積回路は、第１回路と、第２回路と、第３回路と、切替回路とを持つ。前記第２回路は、前記第１回路と異なる。前記第３回路は、信号のエッジのタイミングを調整可能である。前記切替回路は、前記第１回路から外部に第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続する。前記切替回路は、前記外部から第２データを受信するため前記第２回路から前記外部に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続する。

実施形態のメモリシステムの構成を示すブロック図。 実施形態のＮＡＮＤＰｈｙの構成を示すブロック図。 実施形態のタイミングロジック回路の内部構成の一部を示すブロック図。 実施形態のＤＣＡ回路の内部構成を示すブロック図。 実施形態のＤＣＡ回路の各点での信号を示すタイミングチャート。 実施形態のメモリシステムの動作の一例を示すタイミングチャート。 実施形態の第１変形例のＮＡＮＤＰｈｙの構成を示すブロック図。 実施形態の第２変形例のＮＡＮＤＰｈｙの構成を示すブロック図。 実施形態の第３変形例のＮＡＮＤＰｈｙの構成を示すブロック図。

以下、実施形態の半導体集積回路、メモリコントローラ、およびメモリシステムを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本実施形態で「ＸＸに基づく」とは、「少なくともＸＸに基づく」ことを意味し、ＸＸに加えて別の要素に基づく場合も含む。「ＸＸに基づく」とは、ＸＸを直接に用いる場合に限定されず、ＸＸに対して演算や加工が行われたものに基づく場合も含み得る。「ＸＸ」は、任意の要素（例えば任意の情報）である。単に「接続」と記載された場合であっても、機械的な接続に限定されず、電気的な接続である場合も含み得る。すなわち「接続」とは、対象物と直接に接続された場合に限定されず、別の要素を間に介在させて接続される場合も含み得る。「接続」とは、例えば、信号が流れ得る関係にあることを意味する。

メモリシステムは、半導体記憶装置と、半導体記憶装置を制御するメモリコントローラとを有する。メモリコントローラに含まれる半導体集積回路は、ライトデータストローブ信号であるＤＱＳ信号を出力する回路（ＤＱＳ出力回路）と、リードデータストローブ信号の源振信号であるＲＥＢ信号を出力する回路（ＲＥＢ出力回路）とを有する場合がある。ＤＱＳ出力回路およびＲＥＢ出力回路は、いずれも実装面積が大きな回路を含む。このため、半導体集積回路は、小型化および消費電力の低減が困難な場合があり得る。

そこで、実施形態の半導体集積回路では、ＤＱＳ出力回路の構成の一部とＲＥＢ出力回路の構成の一部とが共用化されている。これにより、半導体集積回路の小型化および消費電力の低減を図ることができ得る。以下、このような半導体集積回路について説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。

（実施形態）
＜１．メモリシステムの全体構成＞
図１は、実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、例えば１つのストレージデバイスであり、ホスト装置２と接続される。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などにおける、メモリシステム１を制御する装置である。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求および／またはライト要求）を発行することができる。

メモリシステム１は、例えば、メモリコントローラ１０と、複数のＮＡＮＤ装置２０（図１では１つのみ図示）とを備える。メモリコントローラ１０は、「コントローラ」の一例である。各ＮＡＮＤ装置２０は、「半導体記憶装置」の一例である。

＜１．１ メモリコントローラの構成＞
メモリコントローラ１０は、例えば、ホストインターフェース回路（ホストＩ／Ｆ）１１、ＲＡＭ（Random Access Memory）１２、ＲＯＭ（Read Only Memory）１３、ＣＰＵ（Central Processing Unit）１４、ＥＣＣ（Error Correcting Code）回路１５、およびＮＡＮＤインターフェース回路（ＮＡＮＤＩ／Ｆ）１６を含む。これら構成は、バス１７で互いに接続されている。例えば、メモリコントローラ１０は、これら構成が１つのチップに纏められたＳｏＣ（System on a Chip）で構成されている。ただし、これら構成の一部は、メモリコントローラ１０の外部に設けられてもよい。ＲＡＭ１２、ＲＯＭ１３、ＣＰＵ１４、およびＥＣＣ回路１５のうち１つ以上は、ＮＡＮＤＩ／Ｆ１６の内部に設けられてもよい。

ホストＩ／Ｆ１１は、ＣＰＵ１４による制御の下で、ホスト装置２とメモリシステム１との間の通信インターフェースの制御、およびホスト装置２とＲＡＭ１２との間のデータ転送の制御を実行する。

ＲＡＭ１２は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）またはＳＲＡＭ（Static Random Access Memory）などであるが、これらに限定されない。ＲＡＭ１２は、ホスト装置２とＮＡＮＤ装置２０との間のデータ転送のためのバッファとして機能する。ＲＡＭ１２は、ＣＰＵ１４にワークエリアを提供する。ＲＡＭ１２には、メモリシステム１の動作時に、ＲＯＭ１３に記憶されているファームウェア（プログラム）がロードされる。

ＣＰＵ１４は、ハードウェアプロセッサの一例である。ＣＰＵ１４は、例えばＲＡＭ１２にロードされたファームウェアを実行することで、メモリコントローラ１０の動作を制御する。例えば、ＣＰＵ１４は、ＮＡＮＤ装置２０に対するデータの書き込み、読み出し、および消去に関する動作を制御する。

ＥＣＣ回路１５は、ＮＡＮＤ装置２０への書き込み対象のデータに対してエラー訂正のための符号化を行う。ＥＣＣ回路１５は、ＮＡＮＤ装置２０から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。

ＮＡＮＤＩ／Ｆ１６は、ＣＰＵ１４による制御の下で、ＲＡＭ１２とＮＡＮＤ装置２０との間のデータ転送の制御を実行する。本実施形態では、ＮＡＮＤＩ／Ｆ１６は、複数のチャネルＣｈ（図１では１つのみ図示）を有する。ＮＡＮＤＩ／Ｆ１６は、例えば、チャネルＣｈの数に応じた複数のＮＡＮＤＰｈｙ３０を含む。

ＮＡＮＤＰｈｙ３０は、ＮＡＮＤＩ／Ｆ１６の送受信回路の一部である物理層である。ＮＡＮＤＰｈｙ３０は、メモリコントローラ１０からＮＡＮＤ装置２０に送信されるデジタル信号を電気信号に変換する。ＮＡＮＤＰｈｙ３０は、変換した電気信号を、メモリコントローラ１０とＮＡＮＤ装置２０との間の伝送線路Ｌ（図２に一部の伝送線路Ｌのみ図示）を通じてＮＡＮＤ装置２０に送信する。ＮＡＮＤＰｈｙ３０は、ＮＡＮＤ装置２０から送信された電気信号を、伝送線路Ｌを通じて受信する。伝送線路Ｌは、差動伝送線路として設けられ得る。ＮＡＮＤＰｈｙ３０は、受信した電気信号をデジタル信号に変換する。ＮＡＮＤＰｈｙ３０の内部構成は、詳しく後述する。ＮＡＮＤＰｈｙ３０は、「半導体集積回路」の一例である。

図１に示すように、ＮＡＮＤＰｈｙ３０とＮＡＮＤ装置２０との間で送受信される信号は、データ信号（ＤＱ）、データストローブ信号（ＤＱＳ）、チップイネーブル信号（ＣＥＢ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、および不図示のライトプロテクト信号（ＷＰ）などを含む。これら信号は、個別の伝送線路Ｌを介して送受信される。データ信号（ＤＱ）は並列に送信される信号として設けられ得る。データストローブ信号（ＤＱＳ）、ライトイネーブル信号（ＷＥＢ）、およびリードイネーブル信号（ＲＥＢ）の各々は、差動信号でもよい。

データ信号（ＤＱ）は、ＮＡＮＤ装置２０への書き込み対象のデータ（以下「ライトデータ」と称する）の内容を示す信号、ＮＡＮＤ装置２０からの読み出し対象のデータ（以下「リードデータ」と称する）の内容を示す信号、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号などを含む。データ信号（ＤＱ）は、例えば８ビットを単位として、互いに独立した８本の伝送線路Ｌを介して送受信される。本実施形態では、データ信号（ＤＱ）であるライトデータおよびリードデータを、それぞれ「ライトＤＱ」および「リードＤＱ」と称する場合がある。ライトＤＱは、「第１データ」の一例である。リードＤＱは、「第２データ」の一例である。

データストローブ信号（ＤＱＳ）は、データ信号（ＤＱ）に対応するストローブ信号である。データストローブ信号（ＤＱＳ）としては、ライトＤＱに対応するライトデータストローブ信号（以下「ライトＤＱＳ」と称する）と、リードＤＱに対応するリードデータストローブ信号（以下「リードＤＱＳ」と称する）とがある。

ライトＤＱＳは、ライトＤＱとともにＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に出力され、ＮＡＮＤ装置２０内でライトデータの読み取りに用いられる。ライトＤＱＳは、ライトＤＱの出力に応じて出力される信号であり、トグル信号（“Ｌ”（“Ｌｏｗ”）レベルと“Ｈ”（“Ｈｉｇｈ”）レベルとが交互に繰り返される信号）を含む。ライトＤＱＳは、「第１信号」の一例であり、「第１ストローブ信号」の一例である。

リードＤＱＳは、リードＤＱとともにＮＡＮＤ装置２０からＮＡＮＤＰｈｙ３０に出力され、ＮＡＮＤＰｈｙ３０内でリードデータの読み取りに用いられる。リードＤＱＳは、リードＤＱの出力に応じて出力される信号であり、トグル信号を含む。リードＤＱＳは、「第２ストローブ信号」の一例であり、「第５信号」の一例である。本実施形態では、リードＤＱＳは、ＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に出力される源振信号（リードデータストローブ源振信号）に基づいてＮＡＮＤ装置２０内で生成され、ＮＡＮＤ装置２０からＮＡＮＤＰｈｙ３０に出力される。これについては後述する。

チップイネーブル信号（ＣＥＢ）は、複数のＮＡＮＤ装置２０の中からアクセス対象のＮＡＮＤ装置２０の選択を可能にし、ＮＡＮＤ装置２０を選択する際にアサートされる。チップイネーブル信号（ＣＥＢ）は、アクティブ“Ｌ”の信号であり、例えば“Ｌ”レベルでアサートされる。コマンドラッチイネーブル信号（ＣＬＥ）は、ＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に出力されるコマンドを、ＮＡＮＤ装置２０内のコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号（ＡＬＥ）は、ＮＡＮＤＰｈｙ３０からＮＡＮＤ装置２０に出力されるアドレスを、ＮＡＮＤ装置２０内のアドレスレジスタにラッチすることを可能にする。コマンドラッチイネーブル信号（ＣＬＥ）およびアドレスラッチイネーブル信号（ＡＬＥ）は、アクティブ“Ｈ”の信号であり、例えば“Ｈ”レベルでアサートされる。

ライトイネーブル信号（ＷＥＢ）は、ＮＡＮＤ装置２０にデータ（例えばコマンドまたはアドレス）を受け渡すことを可能にする。ライトイネーブル信号（ＷＥＢ）は、アクティブ“Ｌ”の信号であり、例えば“Ｌ”レベルでアサートされる。リードイネーブル信号（ＲＥＢ）は、ＮＡＮＤ装置２０からデータを読み出すことを可能にする。リードイネーブル信号（ＲＥＢ）は、アクティブ“Ｌ”の信号であり、例えば“Ｌ”レベルでアサートされる。本実施形態では、リードイネーブル信号（ＲＥＢ）は、リードＤＱＳの元になるトグル信号であるリードデータストローブ源振信号を含むことができる。これについては後述する。リードイネーブル信号（ＲＥＢ）は、リードＤＱを受信するために出力される信号であり、「第２信号」の一例である。ライトプロテクト信号ＷＰは、書き込みおよび消去を禁止する際にアサートされる信号である。

本実施形態では、“Ｌ”レベルが「第１電圧レベル」の一例であり、“Ｈ”レベルが「第２電圧レベル」の一例である。ただし、「第１電圧レベル」および「第２電圧レベル」の定義は、上記例に限定されない。“Ｈ”レベルが「第１電圧レベル」の一例であり、“Ｌ”レベルが「第２電圧レベル」の一例でもよい。

＜１．２ ＮＡＮＤ装置の構成＞
ＮＡＮＤ装置２０は、例えば、メモリセルアレイ２１、ロジック制御回路２２、入出力回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ドライバセット２７、ロウデコーダ２８、およびセンスアンプ２９を有する。

メモリセルアレイ２１は、ワード線およびビット線に関連付けられた複数の不揮発性メモリセルトランジスタ（図示せず）を含み、データを不揮発に記憶する。

ロジック制御回路２２は、ＮＡＮＤＰｈｙ３０からチップイネーブル信号（ＣＥＢ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥＢ）、リードイネーブル信号（ＲＥＢ）、およびライトプロテクト信号（ＷＰ）などを受信する。

本実施形態では、ＮＡＮＤＰｈｙ３０からロジック制御回路２２に出力されるリードイネーブル信号（ＲＥＢ）は、リードＤＱＳの元となるトグル信号であるリードデータストローブ源振信号（ＲＥＳＳ）（図６参照、以下「源振信号ＲＥＳＳ」と称する）を含む。ロジック制御回路２２は、受信した源振信号ＲＥＳＳを入出力回路２３に出力する。

入出力回路２３は、入出力回路２３とＮＡＮＤＰｈｙ３０との間で、データ信号（ＤＱ）およびデータストローブ信号（ＤＱＳ）を送受信する。例えば、入出力回路２３は、ライトイネーブル信号（ＷＥＢ）に基づいてデータ信号（ＤＱ）内のコマンドおよびアドレスを確定させ、確定させたコマンドおよびアドレスをレジスタ２４に転送する。入出力回路２３は、ＮＡＮＤＰｈｙ３０からライトＤＱおよびライトＤＱＳを受信し、ライトＤＱＳを用いてライトデータを読み取り、読み取ったライトデータをセンスアンプ２９に出力する。

入出力回路２３は、リードデータをセンスアンプ２９から受信する。入出力回路２３はロジック制御回路２２から受け取る源振信号ＲＥＳＳを動作クロックとして用いて、受信したリードデータからリードＤＱを生成する。さらに、入出力回路２３は、源振信号ＲＥＳＳを動作クロックとして用いて、リードＤＱＳを生成する。入出力回路２３は、生成したリードＤＱおよびリードＤＱＳをＮＡＮＤＰｈｙ３０に出力する。

レジスタ２４は、コマンドおよびアドレスを保持する。レジスタ２４は、アドレスをロウデコーダ２８およびセンスアンプ２９に転送する。レジスタ２４は、コマンドをシーケンサ２５に転送する。シーケンサ２５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従ってＮＡＮＤ装置２０の全体を制御する。

電圧生成回路２６は、シーケンサ２５からの指示に基づき、データの書き込み、読み出し、および消去などの動作に必要な電圧を生成する。電圧生成回路２６は、生成した電圧をドライバセット２７に供給する。ドライバセット２７は、複数のドライバを含み、レジスタ２４から受け取るアドレスに基づいて、電圧生成回路２６からの種々の電圧をロウデコーダ２８およびセンスアンプ２９に供給する。ドライバセット２７は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ２８に種々の電圧を供給する。

ロウデコーダ２８は、レジスタ２４からアドレス中のロウアドレスを受け取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ２８を介してドライバセット２７からの電圧が転送される。

センスアンプ２９は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたリードデータをセンスし、センスしたリードデータを入出力回路２３に転送する。センスアンプ２９は、データの書き込み時には、ビット線を介して書き込まれるライトデータをメモリセルトランジスタに転送する。センスアンプ２９は、レジスタ２４からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。

＜２．ＮＡＮＤＰｈｙの構成＞
図２は、ＮＡＮＤＰｈｙ３０の構成を示すブロック図である。図２は、ＮＡＮＤＰｈｙ３０の中で信号の送受信に関係する回路の一部を抜き出して示している。ＮＡＮＤＰｈｙ３０には、信号生成回路Ｃ１および信号受信回路Ｃ２が接続されている。信号生成回路Ｃ１および信号受信回路Ｃ２は、例えばそれぞれＮＡＮＤＩ／Ｆ１６に含まれる回路である。ただし、信号生成回路Ｃ１および信号受信回路Ｃ２の各々の一部または全部は、ＣＰＵ１４がファームウェアを実行することによって実現されてもよい。信号生成回路Ｃ１および信号受信回路Ｃ２の各々の一部または全部は、ＮＡＮＤＰｈｙ３０の一部として設けられてもよい。信号受信回路Ｃ２は、「受信回路」の一例である。

ＮＡＮＤＰｈｙ３０は、例えば、ＰＬＬ回路３１、第１マルチプレクサ３２、第１タイミングロジック回路３３、第１遅延回路３４、第１デューティ調整回路３５、第２マルチプレクサ３６、第３マルチプレクサ３７、第１入出力回路４１、第２入出力回路４２、第２タイミングロジック回路５１、第２遅延回路５２、第２デューティ調整回路５３、第３入出力回路５４、およびシーケンサＣ３を有する。本実施形態では、説明の便宜上、信号の入力機能または出力機能のうち少なくとも一方を有する回路を「入出力回路」と称している。例えば、第２入出力回路４２は、信号の出力機能のみを有し、信号の入力機能は有しない。

ＰＬＬ（Phase Looked Loop）回路３１は、位相同期回路であり、動作クロックＣＬＫの発振器を含む。ＰＬＬ回路３１は、第１タイミングロジック回路３３の第２入力端子および第２タイミングロジック回路５１の第２入力端子にそれぞれ接続されている。ＰＬＬ回路３１は、生成した動作クロックＣＬＫを、第１タイミングロジック回路３３および第２タイミングロジック回路５１にそれぞれ供給する。

第１マルチプレクサ３２の第１入力端子は、第１信号路３０ａを介して、信号生成回路Ｃ１に接続されている。第１信号路３０ａには、信号生成回路Ｃ１から、ライトＤＱＳの出力パターンを示す信号（以下「ライトＤＱＳデータ（またはライトＤＱＳデータ信号）」と称する）が出力される。ライトＤＱＳデータは、「第３信号」の一例である。

第１マルチプレクサ３２の第２入力端子は、第２信号路３０ｂを介して、信号生成回路Ｃ１に接続されている。第２信号路３０ｂには、信号生成回路Ｃ１から、リードイネーブル信号（ＲＥＢ）の出力パターンを示す信号（以下「ＲＥＢデータ（またはＲＥＢデータ信号）」と称する）が出力される。ＲＥＢデータは、「第４信号」の一例である。

第１マルチプレクサ３２の出力端子は、第１タイミングロジック回路３３の第１入力端子に接続されている。第１マルチプレクサ３２の制御端子には、信号生成回路Ｃ１からＤＱＳ／ＲＥＢ選択信号（以下「制御信号Ｓ１」と称する）が入力される。制御信号Ｓ１は、信号生成回路Ｃ１によって、ＮＡＮＤ装置２０に対するデータの書き込み動作（第１動作）が行われる場合に“Ｌ”レベルに切り替えられ、ＮＡＮＤ装置２０に対するデータの読み出し動作（第２動作）が行われる場合に“Ｈ”レベルに切り替えられる。

第１マルチプレクサ３２は、“Ｌ”レベルの制御信号Ｓ１が入力される場合に、第１マルチプレクサ３２の第１入力端子を、第１マルチプレクサ３２の出力端子に接続する。これにより、ＮＡＮＤ装置２０に対するデータの書き込み動作時には、信号生成回路Ｃ１から第１信号路３０ａに出力されたライトＤＱＳデータが第１マルチプレクサ３２を通過して第１タイミングロジック回路３３に入力される。

一方で、第１マルチプレクサ３２は、“Ｈ”レベルの制御信号Ｓ１が入力される場合、第１マルチプレクサ３２の第２入力端子を、第１マルチプレクサ３２の出力端子に接続する。これにより、ＮＡＮＤ装置２０に対するデータの読み出し動作時には、信号生成回路Ｃ１から第２信号路３０ｂに出力されたＲＥＢデータが第１マルチプレクサ３２を通過して第１タイミングロジック回路３３に入力される。本実施形態では、第１マルチプレクサ３２によって、第１信号路３０ａと第２信号路３０ｂとを選択的に第１タイミングロジック回路３３に接続する切替回路ＳＷ２が構成されている。切替回路ＳＷ２は、「第２切替回路」の一例である。

第１タイミングロジック回路３３は、第１マルチプレクサ３２から入力される信号と、ＰＬＬ回路３１から入力される動作クロックＣＬＫとに基づき、タイミングが調整された信号を生成する。第１タイミングロジック回路３３は、「信号生成回路」の一例である。

ここで、図３を用いて、第１タイミングロジック回路３３の構成を説明する。図３は、第１タイミングロジック回路３３の内部構成の一部を示すブロック図である。第１タイミングロジック回路３３は、例えば、ＤＤＲ（Double Data Rate）フリップフロップ回路（以下「ＤＤＲ＿ＦＦ回路」と称する）を含む。ＤＤＲ＿ＦＦ回路は、入力される動作クロックＣＬＫの倍の速度（１／２の周期）で、入力された信号ＤＡＴＡの論理値を出力する回路である。ＤＤＲ＿ＦＦ回路は、例えば、第１フリップフロップ回路３３ａ（以下「第１ＦＦ回路３３ａ」と称する）、第２フリップフロップ回路３３ｂ（以下「第２ＦＦ回路３３ｂ」と称する）、およびマルチプレクサ３３ｃを有する。

第１ＦＦ回路３３ａの信号入力端子は、第１マルチプレクサ３２の出力端子に接続されている。第１ＦＦ回路３３ａのクロック入力端子は、ＰＬＬ回路３１の出力端子に接続されている。第２ＦＦ回路３３ｂの信号入力端子は、第１マルチプレクサ３２の出力端子に接続されている。第２ＦＦ回路３３ｂのクロック入力端子は、論理反転回路を介して、ＰＬＬ回路３１の出力端子に接続されている。

マルチプレクサ３３ｃの第１入力端子は、第１ＦＦ回路３３ａの出力端子に接続されている。マルチプレクサ３３ｃの第２入力端子は、第２ＦＦ回路３３ｂの出力端子に接続されている。マルチプレクサ３３ｃの制御端子は、ＰＬＬ回路３１の出力端子に接続されている。マルチプレクサ３３ｃの出力端子は、第１タイミングロジック回路３３の出力端子である。マルチプレクサ３３ｃは、制御端子に入力される動作クロックＣＬＫに基づいて、第１ＦＦ回路３３ａの出力端子をマルチプレクサ３３ｃの出力端子に接続する第１状態と、第２ＦＦ回路３３ｂの出力端子をマルチプレクサ３３ｃの出力端子に接続する第２状態との間で切り替え可能である。

第１タイミングロジック回路３３は、例えば、動作クロックＣＬＫの各サイクルの立ち上がりエッジと立ち下がりエッジとそれぞれで、第１タイミングロジック回路３３の出力端子から出力される値を更新する。これにより、第１タイミングロジック回路３３は、動作クロックＣＬＫに基づいてタイミングが調整された信号を生成する。ただし、第１タイミングロジック回路３３の構成は、上記に限定されず、同様または類似の機能を奏する種々の構成を採用することができる。

図２に戻り説明を続ける。第１タイミングロジック回路３３は、第１マルチプレクサ３２からライトＤＱＳデータが入力される場合、ライトＤＱＳデータと動作クロックＣＬＫとに基づき、ライトＤＱＳを生成する。生成されたライトＤＱＳは、第１遅延回路３４に出力される。一方で、第１タイミングロジック回路３３は、第１マルチプレクサ３２からＲＥＢデータが入力される場合、ＲＥＢデータと動作クロックＣＬＫとに基づき、源振信号ＲＥＳＳを含むリードイネーブル信号（ＲＥＢ）を生成する。生成されたリードイネーブル信号（ＲＥＢ）は、第１遅延回路３４に出力される。

第１遅延回路３４は、第１遅延回路３４に入力された信号を遅延させる。第１遅延回路３４は、例えば、直列接続された複数の遅延素子を含み、外部からの信号（例えばＮＡＮＤＰｈｙ３０内のシーケンサＣ３からの制御信号）に基づいて遅延素子の数を変更可能である。第１遅延回路３４は、遅延素子の数を変更することで、入力された信号の遅延量を調整可能である。例えば、第１遅延回路３４は、ライトＤＱＳを遅延させることで、ライトＤＱに対するライトＤＱＳのスキューを調整可能である。第１遅延回路３４の出力端子は、第１デューティ調整回路３５の入力端子に接続されている。

第１デューティ調整回路３５（Duty Cycle Adjuster：ＤＣＡ、以下「第１ＤＣＡ回路３５」と称する）は、第１タイミングロジック回路３３で生成された信号（ライトＤＱＳまたはリードイネーブル信号（ＲＥＢ））のデューティ比を調整する回路である。第１デューティ調整回路３５は、第１デューティ調整回路３５に入力された信号のエッジのタイミングを調整可能であり、「調整回路」の一例である。第１ＤＣＡ回路３５の出力端子は、第２マルチプレクサ３６の第１入力端子および第３マルチプレクサ３７の第２入力端子に接続される。本実施形態では、第１タイミングロジック回路３３、第１遅延回路３４、および第１ＤＣＡ回路３５によって「第３回路」の一例が構成されている。

ここで図４を用いて、第１ＤＣＡ回路３５の構成を説明する。図４は、第１ＤＣＡ回路３５の内部構成を示すブロック図である。第１ＤＣＡ回路３５は、例えば、遅延回路３５ａ、ＡＮＤ素子３５ｂ、ＯＲ素子３５ｃ、およびマルチプレクサ３５ｄを有する。

遅延回路３５ａは、第１ＤＣＡ回路３５に入力された信号（ライトＤＱＳまたはリードイネーブル信号（ＲＥＢ））を遅延させる。遅延回路３５ａは、例えば、直列接続された複数の遅延素子を含み、外部からの信号（例えばＮＡＮＤＰｈｙ３０内のシーケンサＣ３からの制御信号）に基づいて遅延素子の数を変更可能である。遅延回路３５ａは、遅延素子の数を変更することで、入力された信号の遅延量を調整可能である。遅延回路３５ａの構成は、第１遅延回路３４の構成と同じであってもよい。

ＡＮＤ素子３５ｂの第１入力端子には、遅延回路３５ａによって遅延させられた信号が供給される。ＡＮＤ素子３５ｂの第２入力端子には、第１ＤＣＡ回路３５に入力された信号が直接供給される。同様に、ＯＲ素子３５ｃの第１入力端子には、遅延回路３５ａによって遅延させられた信号が供給される。ＯＲ素子３５ｃの第２入力端子には、第１ＤＣＡ回路３５に入力された信号が直接供給される。

マルチプレクサ３５ｄの第１入力端子は、ＡＮＤ素子３５ｂの出力端子に接続されている。マルチプレクサ３５ｄの第２入力端子は、ＯＲ素子３５ｃの出力端子に接続されている。マルチプレクサ３５ｄの出力端子は、第１ＤＣＡ回路３５の出力端子である。マルチプレクサ３５ｄは、外部からの信号（例えばＮＡＮＤＰｈｙ３０内のシーケンサＣ３からの制御信号）に基づいて、ＡＮＤ素子３５ｂの出力端子をマルチプレクサ３５ｄの出力端子に接続する第１状態と、ＯＲ素子３５ｃの出力端子をマルチプレクサ３５ｄの出力端子に接続する第２状態との間で切り替え可能である。

図５は、第１ＤＣＡ回路３５の内部の各点での信号を示すタイミングチャートである。図５（Ａ）は、第１ＤＣＡ回路３５に入力された直後の信号（図４中のＡ点での信号）の波形を示す。図５（Ｂ）は、遅延回路３５ａによって遅延させられた信号（図４中のＢ点での信号）の波形を示す。図５（Ｃ）は、マルチプレクサ３５ｄの第１入力端子に入力される信号（図４中のＣ点での信号）の波形を示す。図５（Ｄ）は、マルチプレクサ３５ｄの第２入力端子に入力される信号（図４中のＤ点での信号）の波形を示す。

図５に示すように、シーケンサＣ３は、遅延回路３５ａによる信号の遅延量と、マルチプレクサ３５ｄの状態とに基づき、第１ＤＣＡ回路３５を通過する信号のデューティ比を変更することができる。例えば、シーケンサＣ３は、マルチプレクサ３５ｄを上記第１状態とすることで、信号のデューティ比を元の信号よりも小さくする。シーケンサＣ３は、マルチプレクサ３５ｄを上記第２状態とすることで、信号のデューティ比を元の信号よりも大きくする。例えば、第１ＤＣＡ回路３５に入力された信号（図５（Ａ）参照）を遅延回路３５ａにより１／４周期遅延させ（図５（Ｂ）参照）、マルチプレクサ３５ｄの第２入力端子に入力される信号（図５（Ｄ）参照）を選択することで、デューティ比が大きくなり（“Ｈ”レベルの期間を長くなり）、デューティを揃える。

図２に戻り説明を続ける。第２マルチプレクサ３６の第１入力端子には、第１ＤＣＡ３５を通過した信号が入力される。第２マルチプレクサ３６の第２入力端子は、第１バイパス信号路３０ｃを介して、第１信号路３０ａに接続されている。このため、第２マルチプレクサ３６の第２入力端子には、信号生成回路Ｃ１から第１信号路３０ａに出力されたライトＤＱＳデータが入力される。第２マルチプレクサ３６の出力端子は、第１入出力回路４１のドライバ４１ａに接続されている。第２マルチプレクサ３６の制御端子には、第１マルチプレクサ３２と同様に、信号生成回路Ｃ１から制御信号Ｓ１が入力される。

第２マルチプレクサ３６は、“Ｌ”レベルの制御信号Ｓ１が入力される場合に、第２マルチプレクサ３６の第１入力端子を、第２マルチプレクサ３６の出力端子に接続する。言い換えると、第２マルチプレクサ３６は、第１ＤＣＡ回路３５を第１入出力回路４１に接続する。これにより、ＮＡＮＤ装置２０に対するデータの書き込み動作時には、第１ＤＣＡ回路３５から出力されたライトＤＱＳが第２マルチプレクサ３６を通過して第１入出力回路４１に入力される。この場合、第１入出力回路４１は、ライトＤＱＳをＮＡＮＤ装置２０に出力する。

一方で、第２マルチプレクサ３６は、“Ｈ”レベルの制御信号Ｓ１が入力される場合に、第２マルチプレクサ３６の第２入力端子を、第２マルチプレクサ３６の出力端子に接続する。言い換えると、第２マルチプレクサ３６は、第１ＤＣＡ回路３５と第１入出力回路４１との接続を遮断した状態で、第１バイパス信号路３０ｃを介して第１信号路３０ａと第１入出力回路４１とを接続する。これにより、ＮＡＮＤ装置２０に対するデータの読み出し動作時には、信号生成回路Ｃ１から第１信号路３０ａに入力されたライトＤＱＳデータが第２マルチプレクサ３６を通過して第１入出力回路４１に入力される。この場合、第１入出力回路４１は、信号生成回路Ｃ１によって“Ｈ”レベルに保持されたライトＤＱＳデータをＮＡＮＤ装置２０に出力する。Ｈ”レベルにあるライトＤＱＳデータは、ＮＡＮＤ装置２０にとって、データの書き込みに対するネゲート状態を示す信号である。

第３マルチプレクサ３７の第１入力端子は、第２バイパス信号路３０ｄを介して、第２信号路３０ｂに接続されている。このため、第３マルチプレクサ３７の第１入力端子には、信号生成回路Ｃ１から第２信号路３０ｂに出力されたＲＥＢデータが入力される。第３マルチプレクサ３７の第２入力端子には、第１ＤＣＡ３５を通過した信号が入力される。第３マルチプレクサ３７の出力端子は、第２入出力回路４２のドライバ４２ａに接続されている。第３マルチプレクサ３７の制御端子には、第１マルチプレクサ３２および第２マルチプレクサ３６と同様に、信号生成回路Ｃ１から制御信号Ｓ１が入力される。

第３マルチプレクサ３７は、“Ｌ”レベルの制御信号Ｓ１が入力される場合に、第３マルチプレクサ３７の第１入力端子を、第３マルチプレクサ３７の出力端子に接続する。言い換えると、第３マルチプレクサ３７は、第１ＤＣＡ回路３５と第２入出力回路４２との接続を遮断した状態で、第２バイパス信号路３０ｄを介して第２信号路３０ｂと第２入出力回路４２とを接続する。これにより、ＮＡＮＤ装置２０に対するデータの書き込み動作時には、信号生成回路Ｃ１から第２信号路３０ｂに入力されたＲＥＢデータが第３マルチプレクサ３７を通過して第２入出力回路４２に入力される。この場合、第２入出力回路４２は、信号生成回路Ｃ１によって“Ｈ”レベルに保持されたＲＥＢデータをＮＡＮＤ装置２０に出力する。Ｈ”レベルにあるＲＥＢデータは、ＮＡＮＤ装置２０にとって、データの読み出しに対するネゲート状態を示す信号である。

一方で、第３マルチプレクサ３７は、“Ｈ”レベルの制御信号Ｓ１が入力される場合に、第３マルチプレクサ３７の第２入力端子を、第３マルチプレクサ３７の出力端子に接続する。言い換えると、第３マルチプレクサ３７は、第１ＤＣＡ回路３５を第２入出力回路４２に接続する。これにより、ＮＡＮＤ装置２０に対するデータの読み出し動作時には、第１ＤＣＡ回路３５から出力されたリードイネーブル信号（ＲＥＢ）が第３マルチプレクサ３７を通過して第２入出力回路４２に入力される。この場合、第２入出力回路４２は、リードイネーブル信号（ＲＥＢ）をＮＡＮＤ装置２０に出力する。

本実施形態では、第２マルチプレクサ３６および第３マルチプレクサ３７によって、第１ＤＣＡ回路３５を、第１入出力回路４１または第２入出力回路４２に選択的に接続する切替回路ＳＷ１が構成されている。切替回路ＳＷ１は、「第１切替回路」の一例である。第２マルチプレクサ３６は、「第１接続回路」の一例である。第３マルチプレクサ３７は、「第２接続回路」の一例である。

第１入出力回路４１は、例えば、第１端子４１ｐ、ドライバ４１ａ、およびレシーバ４１ｂを有する。第１端子４１ｐは、例えば、ＮＡＮＤＰｈｙ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続されている。ドライバ４１ａおよびレシーバ４１ｂは、第１端子４１ｐを共有している。

ドライバ４１ａは、第１入出力回路４１に入力される信号（ライトＤＱＳまたはライトＤＱＳデータ）を、第１端子４１ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。例えば、ドライバ４１ａの制御端子には、信号生成回路Ｃ１からライトＤＱＳアウトプットイネーブル信号（以下「制御信号Ｓ２」と称する）が入力される。ドライバ４１ａは、制御信号Ｓ２が“Ｌ”レベルにある場合に、第２マルチプレクサ３６から第１入出力回路４１に入力される信号をＮＡＮＤ装置２０に出力可能となる。一方で、ドライバ４１ａは、制御信号Ｓ２が“Ｈ”レベルにある場合に、第２マルチプレクサ３６から第１入出力回路４１に入力される信号の出力を抑制する。ドライバ４１ａは、「送信バッファ回路」の一例である。

レシーバ４１ｂは、ＮＡＮＤ装置２０から伝送線路Ｌおよび第１端子４１ｐを介して第１入出力回路４１に入力された信号（リードＤＱＳ）を受信する。すなわち、ライトＤＱＳおよびリードＤＱＳは、同じ伝送線路Ｌおよび同じ端子４１ｐを介して送受信される。レシーバ４１ｂは、受信したリードＤＱＳを、信号受信回路Ｃ２に出力する。第１入出力回路４１は、「第１回路」の一例である。レシーバ４１ｂは、「受信バッファ回路」の一例である。

第２入出力回路４２は、例えば、第２端子４２ｐおよびドライバ４２ａを有する。第２端子４２ｐは、例えばＮＡＮＤＰｈｙ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続されている。ドライバ４２ａは、第２入出力回路４２に入力される信号（リードイネーブル信号（ＲＥＢ）またはＲＥＢデータ）を、第２端子４２ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。第２入出力回路４２は、「第２回路」の一例である。ドライバ４２ａは、「送信バッファ回路」の一例である。

第２タイミングロジック回路５１の第１入力端子は、信号生成回路Ｃ１に接続されている。第２タイミングロジック回路５１には、信号生成回路Ｃ１から、ライトデータの内容を示す信号（以下「ライトＤＱデータ」と称する）が出力される。第２タイミングロジック回路５１は、信号生成回路Ｃ１から入力されるライトＤＱデータと、ＰＬＬ回路３１から入力される動作クロックＣＬＫとに基づき、ライトＤＱを生成する。生成されたライトＤＱは、第２遅延回路５２に出力される。第２タイミングロジック回路５１は、例えば第１タイミングロジック回路３３と同様の構成を有するが、異なる構成を有してもよい。

第２遅延回路５２は、第２遅延回路５２に入力されたライトＤＱを、必要に応じて遅延させる。第２遅延回路５２は、例えば第１遅延回路３４と同様の構成を有するが、異なる構成を有してもよい。

第２デューティ調整回路５３（以下「第２ＤＣＡ回路５３」と称する）は、第２タイミングロジック回路５１で生成され第２遅延回路５２で遅延されたライトＤＱのデューティ比を調整する回路である。第２ＤＣＡ５３の出力端子は、第３入出力回路５４のドライバ５４ａに接続されている。ただし、第２ＤＣＡ回路５３は、省略されてもよく、等価な遅延回路が設けられてもよい。

第３入出力回路５４は、例えば、第３端子５４ｐ、ドライバ５４ａ、およびレシーバ５４ｂを有する。第３端子５４ｐは、ＮＡＮＤＰｈｙ３０と外部とを接続するための端子であり、伝送線路Ｌを介してＮＡＮＤ装置２０に接続されている。ドライバ５４ａおよびレシーバ５４ｂは、第３端子５４ｐを共有している。

ドライバ５４ａは、第３入出力回路５４に入力される信号（ライトＤＱ）を、第３端子５３ｐおよび伝送線路Ｌを介して、ＮＡＮＤ装置２０に出力する。例えば、ドライバ５４ａの制御端子には、信号生成回路Ｃ１からライトＤＱアウトプットイネーブル信号（以下「制御信号Ｓ３」と称する）が入力される。ドライバ５４ａは、制御信号Ｓ３が“Ｌ”レベルにある場合に、第２ＤＣＡ回路５３から第３入出力回路５４に入力される信号をＮＡＮＤ装置２０に出力可能となる。一方で、ドライバ５４ａは、制御信号Ｓ３が“Ｈ”レベルにある場合に、第２ＤＣＡ回路５３から第３入出力回路５４に入力される信号の出力を抑制する。ドライバ５４ａは、「送信バッファ回路」の一例である。

レシーバ５４ｂは、ＮＡＮＤ装置２０から伝送線路Ｌおよび第３端子５４ｐを介して第３入出力回路５４に入力された信号（リードＤＱ）を受信する。すなわち、ライトＤＱおよびリードＤＱは、同じ伝送線路Ｌおよび同じ端子５４ｐを介して送受信される。レシーバ５４ｂは、受信したリードＤＱを、信号受信回路Ｃ２に出力する。レシーバ５４ｂは、「受信バッファ回路」の一例である。

信号受信回路Ｃ２は、第１入出力回路４１からリードＤＱＳを受信する。信号受信回路Ｃ２は、第３入出力回路５４からリードＤＱを受信する。信号受信回路Ｃ２は、リードＤＱＳに基づき、リードＤＱからリードデータを読み取る。

＜３．動作＞
図６は、メモリシステム１の動作を示すタイミングチャートである。まず、ＮＡＮＤ装置２０に対するデータの書き込みについて説明する。データの書き込みに伴う動作は、「第１動作」の一例である。以下の説明では、時点ｔ１、ｔ２、…、ｔＮ（Ｎは任意の自然数）の順に時間が経過するものとする。

本実施形態では、データの書き込み動作が行われる場合、信号生成回路Ｃ１は、第１から第３のマルチプレクサ３２，３６，３７に入力する制御信号Ｓ１を“Ｌ”レベルに保持する。その結果、第１信号路３０ａが第１タイミングロジック回路３３に接続され、第１ＤＣＡ回路３５が第１入出力回路４１に接続される。さらに、第２信号路３０ｂが第２バイパス信号路３０ｄを介して第２入出力回路４２に接続される。

信号生成回路Ｃ１は、時点ｔ１において、アクセス対象のＮＡＮＤ装置２０に関するチップイネーブル信号（ＣＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、チップイネーブル信号（ＣＥＢ）がアサートされ、アクセス対象のＮＡＮＤ装置２０が選択された状態になる。

次に、信号生成回路Ｃ１は、時点ｔ２において、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、コマンドラッチイネーブル信号（ＣＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤＰｈｙ３０を介して、データの書き込みを指示するライトコマンドを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、ライトコマンドの送信後、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ３において、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、アドレスラッチイネーブル信号（ＡＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤＰｈｙ３０を介して、データの書き込み先アドレスを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、書き込み先アドレスの送信後、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ４において、第１信号路３０ａに入力するライトＤＱＳデータを“Ｈ”レベルから“Ｌ”レベルに遷移させる。データの書き込み動作が行われる場合、第１マルチプレクサ３２は、第１信号路３０ａを第１タイミングロジック３３に接続している。これにより、第１信号路３０ａに入力されたライトＤＱＳデータは、第１マルチプレクサ３２を通過して、第１タイミングロジック回路３３に入力される。第１タイミングロジック回路３３は、時点ｔ５から時点ｔ６までの間、入力されるライトＤＱＳデータと動作クロックＣＬＫとに基づき、トグル信号であるライトＤＱＳを生成し、生成したライトＤＱＳを第１遅延回路３４に入力する。

第１タイミングロジック回路３３からのライトＤＱＳは、第１遅延回路３４で遅延量が調整され、第１ＤＣＡ回路３５でデューティ比が調整される。データの書き込み動作が行われる場合、第２マルチプレクサ３６は、第１ＤＣＡ回路３５を第１入出力回路４１に接続している。これにより、第１ＤＣＡ回路３５を通過したライトＤＱＳは、第２マルチプレクサ３６を介して第１入出力回路４１に入力される。第１入出力回路４１のドライバ４１ａには、信号の出力を許可する“Ｌ”レベルのライトＤＱＳアウトプットイネーブル信号（制御信号Ｓ２）が信号生成回路Ｃ１から供給されている。これにより、第１入出力回路４１に入力されたライトＤＱＳは、第１端子４１ｐからＮＡＮＤ装置２０へ出力される。

一方で、信号生成回路Ｃ１は、ライトデータを第２タイミングロジック回路５１に入力する。第２タイミングロジック回路５１は、入力されるライトデータと動作クロックＣＬＫとに基づき、ライトＤＱを生成し、生成したライトＤＱを第２遅延回路５２に入力する。第２タイミングロジック回路５１からのライトＤＱは、第２遅延回路５２および第２ＤＣＡ回路５３を介して第３入出力回路５４に入力される。第３入出力回路５４のドライバ５４ａには、信号の出力を許可する“Ｌ”レベルのライトＤＱアウトプットイネーブル信号（制御信号Ｓ３）が信号生成回路Ｃ１から供給されている。これにより、第３入出力回路５４に入力されたライトＤＱは、第３端子５４ｐからＮＡＮＤ装置２０へ出力される。

その後、信号生成回路Ｃ１は、時点ｔ７において、第１信号路３０ａに入力するライトＤＱＳデータを“Ｌ”レベルから“Ｈ”レベルに遷移させる。これにより、データの書き込みに関する一連の動作が終了する。

上述したデータの書き込み動作が行われる場合、信号生成回路Ｃ１は、第２信号路３０ｂに入力するＲＥＢデータを“Ｈ”レベルに保持する。すなわち、信号生成回路Ｃ１は、リードイネーブル信号（ＲＥＢ）をネゲート状態（無効状態）に維持する。データの書き込み動作が行われる場合、上述したように、第２信号路３０ｂは、第１マルチプレクサ３２によって、第１タイミングロジック回路３３から切り離されている。このため、第２信号路３０ｂに入力されるＲＥＢデータは、第１タイミングロジック回路３３には入力されない。

データの書き込み動作が行われる場合、第３マルチプレクサ３７は、第２バイパス信号路３０ｄを第２入出力回路４２に接続する。すなわち、第２信号路３０ｂから第２バイパス信号路３０ｄに入力されたＲＥＢデータは、第３マルチプレクサ３７を介して第２入出力回路４２に入力される。そして、第２入出力回路４２に入力された“Ｈ”レベルに保持されたＲＥＢデータは、第２端子４２ｐからＮＡＮＤ装置２０に出力される。これにより、リードイネーブル信号（ＲＥＢ）がネゲート状態であること、すなわち書き込み動作の準備状態であることがＮＡＮＤ装置２０に出力される。

次に、ＮＡＮＤ装置２０に対するデータの読み出しについて説明する。データの読み出しに伴う動作は、「第２動作」の一例である。図６に示す例は、データの書き込み動作で選択されたＮＡＮＤ装置２０が引き続きデータの読み出し対象となる場合を示す。図６に示す例は、データの読み出し動作に関するコマンドおよびアドレスの送信に関してもライトイネーブル信号（ＷＥＢ）が兼用される例である。図６中の矢印は、時点ｔ１０，ｔ１７において制御信号Ｓ１によりマルチプレクサ３２，３６，３７の状態が切り替えられること、時点ｔ１１，ｔ１６において制御信号Ｓ２により第１入出力回路４１のドライバ４１ａの状態が切り替えられることを示す。

信号生成回路Ｃ１は、時点ｔ８において、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、コマンドラッチイネーブル信号（ＣＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤＰｈｙ３０を介して、データの読み出しを指示するリードコマンドを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、リードコマンドの送信後、コマンドラッチイネーブル信号（ＣＬＥ）を“Ｌ”レベルに復帰させる。

次に、信号生成回路Ｃ１は、時点ｔ９において、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルから“Ｈ”レベルに遷移させるとともに、ライトイネーブル信号（ＷＥＢ）を“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、アドレスラッチイネーブル信号（ＡＬＥ）およびライトイネーブル信号（ＷＥＢ）がアサートされる。そして、信号生成回路Ｃ１は、ライトイネーブル信号（ＷＥＢ）を“Ｌ”レベルから“Ｈ”レベルに遷移させる。この動作に並行して、信号生成回路Ｃ１は、ＮＡＮＤＰｈｙ３０を介して、データの読み出し先アドレスを、ライトＤＱによりＮＡＮＤ装置２０へ送信する。信号生成回路Ｃ１は、読み出し先アドレスの送信後、アドレスラッチイネーブル信号（ＡＬＥ）を“Ｌ”レベルに復帰させる。

データの読み出し動作が行われる場合、信号生成回路Ｃ１は、第１から第３のマルチプレクサ３２，３６，３７に入力する制御信号Ｓ１を“Ｌ”レベルから“Ｈ”レベルに遷移させる。その結果、第２信号路３０ｂが第１タイミングロジック回路３３に接続され、第１ＤＣＡ回路３５が第２入出力回路４２に接続される。さらに、第１信号路３０ａが第１バイパス信号路３０ｃを介して第１入出力回路４１に接続される。ここで、“Ｌ”レベルから“Ｈ”レベルへの制御信号Ｓ１の遷移は、例えば時点ｔ１０で行われるが、これに限定されない。“Ｌ”レベルから“Ｈ”レベルへの制御信号Ｓ１の遷移は、時点ｔ７よりも後であれば、時点ｔ９よりも前でも時点ｔ８よりも前でもよい。本実施形態では、信号生成回路Ｃ１は、時点ｔ１７まで、制御信号Ｓ１を“Ｈ”レベルに保持する。

次に、信号生成回路Ｃ１は、時点ｔ１１において、ライトＤＱＳアウトプットイネーブル信号（制御信号Ｓ２）を“Ｌ”レベルから“Ｈ”レベルに遷移させて、時点ｔ１６までの間、“Ｈ”レベルを維持する。すなわち、制御信号Ｓ２をネゲート状態にすることで、第１入出力回路４１から信号が出力されることを抑制する。これにより、第１入出力回路４１でリードＤＱＳを受け付けることが可能になる。

次に、信号生成回路Ｃ１は、時点ｔ１２において、第２信号路３０ｂに入力するＲＥＢデータを“Ｈ”レベルから“Ｌ”レベルに遷移させる。これにより、読み出し動作の準備状態であることがＮＡＮＤ装置２０に通知される。データの読み出し動作が行われる場合、第１マルチプレクサ３２は、第２信号路３０ｂを第１タイミングロジック３３に接続する。これにより、第２信号路３０ｂに入力されたＲＥＢデータは、第１マルチプレクサ３２を通過して、第１タイミングロジック回路３３に入力される。第１タイミングロジック回路３３は、時点ｔ１３から時点ｔ１４までの間、入力されるＲＥＢデータと動作クロックＣＬＫとに基づき、トグル信号である源振信号ＲＥＳＳを生成し、生成した源振信号ＲＥＳＳを第１遅延回路３４に入力する。

第１タイミングロジック回路３３からの源振信号ＲＥＳＳは、第１遅延回路３４で遅延量が調整され、第１ＤＣＡ回路３５でデューティ比が調整される。データの読み出し動作が行われる場合、第３マルチプレクサ３７は、第１ＤＣＡ回路３５を第２入出力回路４２に接続する。これにより、第１ＤＣＡ回路３５を通過した源振信号ＲＥＳＳは、第３マルチプレクサ３７を介して第２入出力回路４２に入力される。これにより、第２入出力回路４２に入力された源振信号ＲＥＳＳは、第２端子４２ｐからＮＡＮＤ装置２０へ出力される。

この動作に応じて、ＮＡＮＤ装置２０は、ＮＡＮＤＰｈｙ３０の第１端子４１ｐに対してリードＤＱＳを出力するとともに、ＮＡＮＤＰｈｙ３０の第３端子５４ｐに対してリードＤＱを出力する。図６に示すように、リードＤＱＳは、源振信号ＲＥＳＳに対して少し遅れた信号となる。第１入出力回路４１は、第１端子４１ｐに入力されたリードＤＱＳを信号受信回路Ｃ２に出力する。第３入出力回路５４は、第３端子５４ｐに入力されたリードＤＱを信号受信回路Ｃ２に出力する。信号受信回路Ｃ２は、入力されるリードＤＱとリードＤＱＳとに基づき、リードデータを読み取る。

その後、信号生成回路Ｃ１は、時点ｔ１５において、第２信号路３０ｂに入力するＲＥＢデータを“Ｌ”レベルから“Ｈ”レベルに遷移させる。これに応じて、リードＤＱＳは、“Ｌ”レベルから“Ｈ”レベルに遷移する。これにより、データの読み出しに関するＮＡＮＤＰｈｙ３０からの信号の出力動作が終了する。

上述したデータの読み出し動作が行われる場合、信号生成回路Ｃ１は、第１信号路３０ａに入力するライトＤＱＳデータを“Ｈ”レベルに保持する。本実施形態では、データの読み出し動作が行われる場合、第１信号路３０ａは、第１マルチプレクサ３２によって、第１タイミングロジック回路３３から切り離されている。このため、第１信号路３０ａに入力されるライトＤＱＳデータは、第１タイミングロジック回路３３には入力されない。

＜４．利点＞
このような構成によれば、小型化および消費電力の低減を図ることができる半導体集積回路を提供することができる。ここで比較例として、ライトＤＱＳデータに基づきライトＤＱＳを生成して出力するＤＱＳ出力回路と、源振信号ＲＥＳＳを含むリードイネーブル信号（ＲＥＢ）を生成して出力するＲＥＢ出力回路とが独立して設けられた半導体集積回路について考える。この場合、ＤＱＳ出力回路とＲＥＢ出力回路は、排他的に使用されるにも関わらず、タイミングロジック回路および／またはＤＣＡ回路をそれぞれ有する。ここで、タイミングロジック回路およびＤＣＡ回路は、それぞれ複数の素子から構成され、他の回路に対して、必要な回路面積が比較的大きく、リーク電流も比較的多い。このため、ＤＱＳ出力回路とＲＥＢ出力回路の各々にタイミングロジック回路および／またはＤＣＡ回路が設けられる場合、半導体集積回路が大型化しやすく、消費電力も大きくなりやすい。

一方で、本実施形態では、切替回路が設けられることで、ＤＱＳ出力回路と、ＲＥＢ出力回路とが１つ以上の回路を共有することができる。例えば本実施形態では、ＤＱＳ出力回路およびＲＥＢ出力回路は、比較的面積が大きなタイミングロジック回路および／またはＤＣＡ回路を共有している。これにより、回路面積の小型化およびリーク電流の削減を図ることができる。さらに、回路規模削減に合わせてフリップフロップ回路の数（例えば、タイミングロジック回路内のフロップフロップ回路の数）も削減される。このため、クロックツリーの数も削減することができ、ツリーの最適化を図ることができ、クロックツリーの電力削減も期待することができる。これらにより、半導体集積回路の小型化および消費電力の低減を図ることができる。

以下に実施形態のいくつかの変形例を示す。

（第１変形例）
図７は、第１変形例のＮＡＮＤＰｈｙ３０ｘの構成を示すブロック図である。図７に示すように、第１遅延回路３４は、第１タイミングロジック回路３３と第１ＤＣＡ回路３５との間に代えて、第２マルチプレクサ３６（切替回路ＳＷ１）と第１入出力回路４１との間に設けられてもよい。これは、源振信号ＲＥＳＳは、ストローブ信号ではなく、ＮＡＮＤ装置２０内で動作クロックとして用いられるため、源振信号ＲＥＳＳの遅延量は調整されなくてもよい場合があるためである。

（第２変形例）
図８は、第２変形例のＮＡＮＤＰｈｙ３０ｙの構成を示すブロック図である。図８に示すように、ＮＡＮＤＰｈｙ３０ｙは、第１バイパス信号路３０ｃおよび第２バイパス信号路３０ｄに代えて、電圧出力回路Ｃ４を有してもよい。例えば、電圧出力回路Ｃ４は、第２マルチプレクサ３６の第２入力端子および第３マルチプレクサ３７の第１入力端子に接続されている。電圧出力回路Ｃ４は、第２マルチプレクサ３６の第２入力端子および第３マルチプレクサ３７の第１入力端子に対して、“Ｈ”レベルに固定された信号を入力する。“Ｈ”レベルに固定された信号は、例えば、リードイネーブル信号（ＲＥＢ）のネゲート状態に対応する信号である。“Ｈ”レベルに固定された信号は、「第５信号」の一例である。第３マルチプレクサ３７は、ＮＡＮＤ装置２０に対するデータの書き込み動作が行われる場合、“Ｈ”レベルに固定された信号を、第２入出力回路４２に入力する。この場合、第２入出力回路４２は、第３マルチプレクサ３７から入力される信号をＮＡＮＤ装置２０に出力する。このような構成によっても、上記実施形態と同様の機能を実現することができる。

（第３変形例）
図９は、第３変形例のＮＡＮＤＰｈｙ３０ｚの構成を示すブロック図である。図９に示すように、第２マルチプレクサ３６および第１バイパス信号路３０ｃは省略されてもよい。この場合は、第３マルチプレクサ３７および第１入出力回路４１のドライバ４１ａによって「第１切替回路ＳＷ１」の一例が実現され、第１入出力回路４１の中でドライバ４１ａを除く部分が「第１回路」の一例に該当する。この場合は、第１入出力回路４１のドライバ４１ａに対するライトＤＱＳアウトプットイネーブル信号（制御信号Ｓ２）の状態に基づき、第１ＤＣＡ回路３５と上記第１回路との接続状態が切り替えられる。このような構成によっても、上記実施形態と同様の機能を実現することができる。

以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、第１から第３のマルチプレクサ３２，３６，３７のうち１つ以上は、マルチプレクサ回路に代えて、複数の回路素子（例えばＮＡＮＤ論理ゲート回路）で構成される同一または類似の機能の回路に置き換えられてもよい。ＮＡＮＤＰｈｙ３０，３０ｘ，３０ｙ，３０ｚは、第２ＤＣＡ回路５３の代わりに、等価な遅延回路を有してもよい。第１ＤＣＡ回路３５および第２ＤＣＡ回路５３は省略され、第１遅延回路３４および第２遅延回路５２による遅延制御機能のみ実装されてもよい。

以上説明した少なくともひとつの実施形態によれば、半導体集積回路は、外部への第１データの出力に応じて第１信号が出力される第１動作が行われる場合に、第３回路を第１回路に接続し、第２データを受信するため第２信号が出力される第２動作が行われる場合に、前記第３回路を第２回路に接続する切替回路を備える。これにより、半導体集積回路の小型化を図ることができる。

以下、いくつかの半導体集積回路について付記する。
［１］第１回路と、
前記第１回路と異なる第２回路と、
信号のエッジのタイミングを調整可能な第３回路と、
前記第１回路から外部に第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続し、前記外部から第２データを受信するため前記第２回路から前記外部に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続する第１切替回路と、
を備えた半導体集積回路。
［２］：［１］に記載の半導体集積回路において、
前記第１信号は、第１トグル信号を含み、
前記第２信号は、第２トグル信号を含む。
［３］：［１］に記載の半導体集積回路において、
第３信号が入力される第１信号路と、
第４信号が入力される第２信号路と、
前記第１動作が行われる場合に、前記第１信号路を前記第３回路に接続し、前記第２動作が行われる場合に、前記第２信号路を前記第３回路に接続する第２切替回路と、
をさらに備える。
［４］：［３］に記載の半導体集積回路において、
前記第１切替回路は、前記第１動作が行われる場合に、前記第２信号路から前記第１切替回路に入力される前記第４信号を前記第２回路に出力する。
［５］：［４］に記載の半導体集積回路において、
前記第２信号は、第１電圧レベルと第２電圧レベルとで遷移可能であり、前記第２動作が行われる場合に、少なくともあるタイミングで前記第１電圧レベルとなり、
前記第１切替回路は、前記第１動作が行われる場合に、前記第２電圧レベルにある前記第４信号を前記第２回路に出力する。
［６］：［１］に記載の半導体集積回路において、
前記第１回路に接続された受信回路をさらに備え、
前記第１回路は、前記第２動作が行われる場合、前記外部から受信された、前記第２データのためのストローブ信号を前記受信回路に出力する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１０…メモリコントローラ、２０…ＮＡＮＤ装置（半導体記憶装置）、３０…ＮＡＮＤＰｈｙ（半導体集積回路）、３０ａ…第１信号路、３０ｂ…第２信号路、４１…第１入出力回路（第１回路）、４２…第２入出力回路（第２回路）、ＳＷ１…第１切替回路、ＳＷ２…第２切替回路。

Claims (10)

1. 第１回路と、
   前記第１回路と異なる第２回路と、
   信号のエッジのタイミングを調整可能な第３回路と、
   前記第１回路から外部に第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続し、前記外部から第２データを受信するため前記第２回路から前記外部に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続する第１切替回路と、
   を備えた半導体集積回路。
2. 前記第１信号は、前記第１データのための第１ストローブ信号であり、
   前記第２信号は、前記第２データのための第２ストローブ信号の源振信号である、
   請求項１に記載の半導体集積回路。
3. 前記第３回路は、信号の遅延もしくはデューティ比を調整可能な回路を含む、
   請求項１に記載の半導体集積回路。
4. 第３信号が入力される第１信号路と、
   第４信号が入力される第２信号路と、
   前記第１動作が行われる場合に、前記第１信号路を前記第３回路に接続し、前記第２動作が行われる場合に、前記第２信号路を前記第３回路に接続する第２切替回路と、
   をさらに備えた、
   請求項１に記載の半導体集積回路。
5. 前記第３回路は、前記第３信号と動作クロックとに基づき前記第１信号を生成可能であり、前記第４信号と前記動作クロックとに基づき前記第２信号を生成可能な回路を含む、
   請求項４に記載の半導体集積回路。
6. 前記第１切替回路は、前記第１動作が行われる場合に、前記第３回路を介さずに前記第２信号路を前記第２回路に接続する、
   請求項４に記載の半導体集積回路。
7. 前記第１回路は、前記第１信号を送信する第１送信バッファ回路と、前記第２信号に応じて送信される第５信号を受信する受信バッファ回路とを含み、
   前記第２回路は、前記第２信号を送信する第２送信バッファ回路を含む、
   請求項１に記載の半導体集積回路。
8. 前記第２信号は、第１電圧レベルと第２電圧レベルとで遷移可能であり、前記第２動作が行われる場合に、少なくともあるタイミングで前記第１電圧レベルとなり、
   前記第１切替回路は、前記第１動作が行われる場合に、前記第１切替回路に入力される前記第２電圧レベルにある第５信号を前記第２回路に出力する、
   請求項１に記載の半導体集積回路。
9. 第１回路と、
   前記第１回路に接続される第１端子と、
   前記第１回路と異なる第２回路と、
   前記第２回路に接続される第２端子と、
   信号のエッジのタイミングを調整可能な第３回路と、
   前記第１回路から外部に前記第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続して前記第１端子から前記第１信号を出力し、前記外部から第２データを受信するため前記第２回路から前記外部に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続して前記第２端子から前記第２信号を出力する第１切替回路と、
   を備えたメモリコントローラ。
10. 半導体記憶装置と、
    前記半導体記憶装置と接続可能な第１回路と、
    前記半導体記憶装置と接続可能であり、前記第１回路と異なる第２回路と、
    信号のエッジのタイミングを調整可能な第３回路と、
    前記第１回路から前記半導体記憶装置に第１データに対応する第１信号が出力される第１動作が行われる場合に、前記第３回路を前記第１回路に接続し、前記半導体記憶装置から第２データを受信するため前記第２回路から前記半導体記憶装置に前記第１信号と異なる第２信号が出力される第２動作が行われる場合に、前記第３回路を前記第２回路に接続する第１切替回路と、
    を備えたメモリシステム。

Images