JP2021149659A - 半導体集積回路、メモリコントローラ、およびメモリシステム - Google Patents
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Abstract
【課題】小型化を図ることができる半導体集積回路、メモリコントローラ、およびメモリシステムを提供することである。【解決手段】実施形態の半導体集積回路は、第1回路と、第2回路と、第3回路と、切替回路とを持つ。前記第2回路は、前記第1回路と異なる。前記第3回路は、信号のエッジのタイミングを調整可能である。前記切替回路は、前記第1回路から外部に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続する。前記切替回路は、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する。【選択図】図2
Description
本発明の実施形態は、半導体集積回路、メモリコントローラ、およびメモリシステムに関する。
送信するストローブ信号のデューティ比を調整可能な半導体集積回路が知られている。デューティ比は、第1の信号レベルが連続する期間と第2の信号レベルが連続する期間との比である。ところで、半導体集積回路は、さらなる小型化が期待されている。
本発明が解決しようとする課題は、小型化を図ることができる半導体集積回路、メモリコントローラ、およびメモリシステムを提供することである。
実施形態の半導体集積回路は、第1回路と、第2回路と、第3回路と、切替回路とを持つ。前記第2回路は、前記第1回路と異なる。前記第3回路は、信号のエッジのタイミングを調整可能である。前記切替回路は、前記第1回路から外部に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続する。前記切替回路は、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する。
以下、実施形態の半導体集積回路、メモリコントローラ、およびメモリシステムを、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本実施形態で「XXに基づく」とは、「少なくともXXに基づく」ことを意味し、XXに加えて別の要素に基づく場合も含む。「XXに基づく」とは、XXを直接に用いる場合に限定されず、XXに対して演算や加工が行われたものに基づく場合も含み得る。「XX」は、任意の要素(例えば任意の情報)である。単に「接続」と記載された場合であっても、機械的な接続に限定されず、電気的な接続である場合も含み得る。すなわち「接続」とは、対象物と直接に接続された場合に限定されず、別の要素を間に介在させて接続される場合も含み得る。「接続」とは、例えば、信号が流れ得る関係にあることを意味する。
メモリシステムは、半導体記憶装置と、半導体記憶装置を制御するメモリコントローラとを有する。メモリコントローラに含まれる半導体集積回路は、ライトデータストローブ信号であるDQS信号を出力する回路(DQS出力回路)と、リードデータストローブ信号の源振信号であるREB信号を出力する回路(REB出力回路)とを有する場合がある。DQS出力回路およびREB出力回路は、いずれも実装面積が大きな回路を含む。このため、半導体集積回路は、小型化および消費電力の低減が困難な場合があり得る。
そこで、実施形態の半導体集積回路では、DQS出力回路の構成の一部とREB出力回路の構成の一部とが共用化されている。これにより、半導体集積回路の小型化および消費電力の低減を図ることができ得る。以下、このような半導体集積回路について説明する。ただし以下に説明する実施形態により本発明が限定されるものではない。
(実施形態)
<1.メモリシステムの全体構成>
図1は、実施形態のメモリシステム1の構成を示すブロック図である。メモリシステム1は、例えば1つのストレージデバイスであり、ホスト装置2と接続される。メモリシステム1は、ホスト装置2の外部記憶装置として機能する。ホスト装置2は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などにおける、メモリシステム1を制御する装置である。ホスト装置2は、メモリシステム1に対するアクセス要求(リード要求および/またはライト要求)を発行することができる。
<1.メモリシステムの全体構成>
図1は、実施形態のメモリシステム1の構成を示すブロック図である。メモリシステム1は、例えば1つのストレージデバイスであり、ホスト装置2と接続される。メモリシステム1は、ホスト装置2の外部記憶装置として機能する。ホスト装置2は、例えば、サーバ装置、パーソナルコンピュータ、またはモバイル型の情報処理装置などにおける、メモリシステム1を制御する装置である。ホスト装置2は、メモリシステム1に対するアクセス要求(リード要求および/またはライト要求)を発行することができる。
メモリシステム1は、例えば、メモリコントローラ10と、複数のNAND装置20(図1では1つのみ図示)とを備える。メモリコントローラ10は、「コントローラ」の一例である。各NAND装置20は、「半導体記憶装置」の一例である。
<1.1 メモリコントローラの構成>
メモリコントローラ10は、例えば、ホストインターフェース回路(ホストI/F)11、RAM(Random Access Memory)12、ROM(Read Only Memory)13、CPU(Central Processing Unit)14、ECC(Error Correcting Code)回路15、およびNANDインターフェース回路(NANDI/F)16を含む。これら構成は、バス17で互いに接続されている。例えば、メモリコントローラ10は、これら構成が1つのチップに纏められたSoC(System on a Chip)で構成されている。ただし、これら構成の一部は、メモリコントローラ10の外部に設けられてもよい。RAM12、ROM13、CPU14、およびECC回路15のうち1つ以上は、NANDI/F16の内部に設けられてもよい。
メモリコントローラ10は、例えば、ホストインターフェース回路(ホストI/F)11、RAM(Random Access Memory)12、ROM(Read Only Memory)13、CPU(Central Processing Unit)14、ECC(Error Correcting Code)回路15、およびNANDインターフェース回路(NANDI/F)16を含む。これら構成は、バス17で互いに接続されている。例えば、メモリコントローラ10は、これら構成が1つのチップに纏められたSoC(System on a Chip)で構成されている。ただし、これら構成の一部は、メモリコントローラ10の外部に設けられてもよい。RAM12、ROM13、CPU14、およびECC回路15のうち1つ以上は、NANDI/F16の内部に設けられてもよい。
ホストI/F11は、CPU14による制御の下で、ホスト装置2とメモリシステム1との間の通信インターフェースの制御、およびホスト装置2とRAM12との間のデータ転送の制御を実行する。
RAM12は、例えば、SDRAM(Synchronous Dynamic Random Access Memory)またはSRAM(Static Random Access Memory)などであるが、これらに限定されない。RAM12は、ホスト装置2とNAND装置20との間のデータ転送のためのバッファとして機能する。RAM12は、CPU14にワークエリアを提供する。RAM12には、メモリシステム1の動作時に、ROM13に記憶されているファームウェア(プログラム)がロードされる。
CPU14は、ハードウェアプロセッサの一例である。CPU14は、例えばRAM12にロードされたファームウェアを実行することで、メモリコントローラ10の動作を制御する。例えば、CPU14は、NAND装置20に対するデータの書き込み、読み出し、および消去に関する動作を制御する。
ECC回路15は、NAND装置20への書き込み対象のデータに対してエラー訂正のための符号化を行う。ECC回路15は、NAND装置20から読み出されたデータにエラーが含まれる場合、書き込み動作時に付与したエラー訂正符号に基づき、読み出されたデータに対してエラー訂正を実行する。
NANDI/F16は、CPU14による制御の下で、RAM12とNAND装置20との間のデータ転送の制御を実行する。本実施形態では、NANDI/F16は、複数のチャネルCh(図1では1つのみ図示)を有する。NANDI/F16は、例えば、チャネルChの数に応じた複数のNANDPhy30を含む。
NANDPhy30は、NANDI/F16の送受信回路の一部である物理層である。NANDPhy30は、メモリコントローラ10からNAND装置20に送信されるデジタル信号を電気信号に変換する。NANDPhy30は、変換した電気信号を、メモリコントローラ10とNAND装置20との間の伝送線路L(図2に一部の伝送線路Lのみ図示)を通じてNAND装置20に送信する。NANDPhy30は、NAND装置20から送信された電気信号を、伝送線路Lを通じて受信する。伝送線路Lは、差動伝送線路として設けられ得る。NANDPhy30は、受信した電気信号をデジタル信号に変換する。NANDPhy30の内部構成は、詳しく後述する。NANDPhy30は、「半導体集積回路」の一例である。
図1に示すように、NANDPhy30とNAND装置20との間で送受信される信号は、データ信号(DQ)、データストローブ信号(DQS)、チップイネーブル信号(CEB)、コマンドラッチイネーブル信号(CLE)、アドレスラッチイネーブル信号(ALE)、ライトイネーブル信号(WEB)、リードイネーブル信号(REB)、および不図示のライトプロテクト信号(WP)などを含む。これら信号は、個別の伝送線路Lを介して送受信される。データ信号(DQ)は並列に送信される信号として設けられ得る。データストローブ信号(DQS)、ライトイネーブル信号(WEB)、およびリードイネーブル信号(REB)の各々は、差動信号でもよい。
データ信号(DQ)は、NAND装置20への書き込み対象のデータ(以下「ライトデータ」と称する)の内容を示す信号、NAND装置20からの読み出し対象のデータ(以下「リードデータ」と称する)の内容を示す信号、各種コマンドを示す信号、データの書き込み先または読み出し先のアドレスを示す信号などを含む。データ信号(DQ)は、例えば8ビットを単位として、互いに独立した8本の伝送線路Lを介して送受信される。本実施形態では、データ信号(DQ)であるライトデータおよびリードデータを、それぞれ「ライトDQ」および「リードDQ」と称する場合がある。ライトDQは、「第1データ」の一例である。リードDQは、「第2データ」の一例である。
データストローブ信号(DQS)は、データ信号(DQ)に対応するストローブ信号である。データストローブ信号(DQS)としては、ライトDQに対応するライトデータストローブ信号(以下「ライトDQS」と称する)と、リードDQに対応するリードデータストローブ信号(以下「リードDQS」と称する)とがある。
ライトDQSは、ライトDQとともにNANDPhy30からNAND装置20に出力され、NAND装置20内でライトデータの読み取りに用いられる。ライトDQSは、ライトDQの出力に応じて出力される信号であり、トグル信号(“L”(“Low”)レベルと“H”(“High”)レベルとが交互に繰り返される信号)を含む。ライトDQSは、「第1信号」の一例であり、「第1ストローブ信号」の一例である。
リードDQSは、リードDQとともにNAND装置20からNANDPhy30に出力され、NANDPhy30内でリードデータの読み取りに用いられる。リードDQSは、リードDQの出力に応じて出力される信号であり、トグル信号を含む。リードDQSは、「第2ストローブ信号」の一例であり、「第5信号」の一例である。本実施形態では、リードDQSは、NANDPhy30からNAND装置20に出力される源振信号(リードデータストローブ源振信号)に基づいてNAND装置20内で生成され、NAND装置20からNANDPhy30に出力される。これについては後述する。
チップイネーブル信号(CEB)は、複数のNAND装置20の中からアクセス対象のNAND装置20の選択を可能にし、NAND装置20を選択する際にアサートされる。チップイネーブル信号(CEB)は、アクティブ“L”の信号であり、例えば“L”レベルでアサートされる。コマンドラッチイネーブル信号(CLE)は、NANDPhy30からNAND装置20に出力されるコマンドを、NAND装置20内のコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号(ALE)は、NANDPhy30からNAND装置20に出力されるアドレスを、NAND装置20内のアドレスレジスタにラッチすることを可能にする。コマンドラッチイネーブル信号(CLE)およびアドレスラッチイネーブル信号(ALE)は、アクティブ“H”の信号であり、例えば“H”レベルでアサートされる。
ライトイネーブル信号(WEB)は、NAND装置20にデータ(例えばコマンドまたはアドレス)を受け渡すことを可能にする。ライトイネーブル信号(WEB)は、アクティブ“L”の信号であり、例えば“L”レベルでアサートされる。リードイネーブル信号(REB)は、NAND装置20からデータを読み出すことを可能にする。リードイネーブル信号(REB)は、アクティブ“L”の信号であり、例えば“L”レベルでアサートされる。本実施形態では、リードイネーブル信号(REB)は、リードDQSの元になるトグル信号であるリードデータストローブ源振信号を含むことができる。これについては後述する。リードイネーブル信号(REB)は、リードDQを受信するために出力される信号であり、「第2信号」の一例である。ライトプロテクト信号WPは、書き込みおよび消去を禁止する際にアサートされる信号である。
本実施形態では、“L”レベルが「第1電圧レベル」の一例であり、“H”レベルが「第2電圧レベル」の一例である。ただし、「第1電圧レベル」および「第2電圧レベル」の定義は、上記例に限定されない。“H”レベルが「第1電圧レベル」の一例であり、“L”レベルが「第2電圧レベル」の一例でもよい。
<1.2 NAND装置の構成>
NAND装置20は、例えば、メモリセルアレイ21、ロジック制御回路22、入出力回路23、レジスタ24、シーケンサ25、電圧生成回路26、ドライバセット27、ロウデコーダ28、およびセンスアンプ29を有する。
NAND装置20は、例えば、メモリセルアレイ21、ロジック制御回路22、入出力回路23、レジスタ24、シーケンサ25、電圧生成回路26、ドライバセット27、ロウデコーダ28、およびセンスアンプ29を有する。
メモリセルアレイ21は、ワード線およびビット線に関連付けられた複数の不揮発性メモリセルトランジスタ(図示せず)を含み、データを不揮発に記憶する。
ロジック制御回路22は、NANDPhy30からチップイネーブル信号(CEB)、コマンドラッチイネーブル信号(CLE)、アドレスラッチイネーブル信号(ALE)、ライトイネーブル信号(WEB)、リードイネーブル信号(REB)、およびライトプロテクト信号(WP)などを受信する。
本実施形態では、NANDPhy30からロジック制御回路22に出力されるリードイネーブル信号(REB)は、リードDQSの元となるトグル信号であるリードデータストローブ源振信号(RESS)(図6参照、以下「源振信号RESS」と称する)を含む。ロジック制御回路22は、受信した源振信号RESSを入出力回路23に出力する。
入出力回路23は、入出力回路23とNANDPhy30との間で、データ信号(DQ)およびデータストローブ信号(DQS)を送受信する。例えば、入出力回路23は、ライトイネーブル信号(WEB)に基づいてデータ信号(DQ)内のコマンドおよびアドレスを確定させ、確定させたコマンドおよびアドレスをレジスタ24に転送する。入出力回路23は、NANDPhy30からライトDQおよびライトDQSを受信し、ライトDQSを用いてライトデータを読み取り、読み取ったライトデータをセンスアンプ29に出力する。
入出力回路23は、リードデータをセンスアンプ29から受信する。入出力回路23はロジック制御回路22から受け取る源振信号RESSを動作クロックとして用いて、受信したリードデータからリードDQを生成する。さらに、入出力回路23は、源振信号RESSを動作クロックとして用いて、リードDQSを生成する。入出力回路23は、生成したリードDQおよびリードDQSをNANDPhy30に出力する。
レジスタ24は、コマンドおよびアドレスを保持する。レジスタ24は、アドレスをロウデコーダ28およびセンスアンプ29に転送する。レジスタ24は、コマンドをシーケンサ25に転送する。シーケンサ25は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従ってNAND装置20の全体を制御する。
電圧生成回路26は、シーケンサ25からの指示に基づき、データの書き込み、読み出し、および消去などの動作に必要な電圧を生成する。電圧生成回路26は、生成した電圧をドライバセット27に供給する。ドライバセット27は、複数のドライバを含み、レジスタ24から受け取るアドレスに基づいて、電圧生成回路26からの種々の電圧をロウデコーダ28およびセンスアンプ29に供給する。ドライバセット27は、例えば、アドレス中のロウアドレスに基づき、ロウデコーダ28に種々の電圧を供給する。
ロウデコーダ28は、レジスタ24からアドレス中のロウアドレスを受け取り、当該ロウアドレスに基づく行のメモリセルを選択する。そして、選択された行のメモリセルには、ロウデコーダ28を介してドライバセット27からの電圧が転送される。
センスアンプ29は、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたリードデータをセンスし、センスしたリードデータを入出力回路23に転送する。センスアンプ29は、データの書き込み時には、ビット線を介して書き込まれるライトデータをメモリセルトランジスタに転送する。センスアンプ29は、レジスタ24からアドレス中のカラムアドレスを受取り、当該カラムアドレスに基づくカラムのデータを出力する。
<2.NANDPhyの構成>
図2は、NANDPhy30の構成を示すブロック図である。図2は、NANDPhy30の中で信号の送受信に関係する回路の一部を抜き出して示している。NANDPhy30には、信号生成回路C1および信号受信回路C2が接続されている。信号生成回路C1および信号受信回路C2は、例えばそれぞれNANDI/F16に含まれる回路である。ただし、信号生成回路C1および信号受信回路C2の各々の一部または全部は、CPU14がファームウェアを実行することによって実現されてもよい。信号生成回路C1および信号受信回路C2の各々の一部または全部は、NANDPhy30の一部として設けられてもよい。信号受信回路C2は、「受信回路」の一例である。
図2は、NANDPhy30の構成を示すブロック図である。図2は、NANDPhy30の中で信号の送受信に関係する回路の一部を抜き出して示している。NANDPhy30には、信号生成回路C1および信号受信回路C2が接続されている。信号生成回路C1および信号受信回路C2は、例えばそれぞれNANDI/F16に含まれる回路である。ただし、信号生成回路C1および信号受信回路C2の各々の一部または全部は、CPU14がファームウェアを実行することによって実現されてもよい。信号生成回路C1および信号受信回路C2の各々の一部または全部は、NANDPhy30の一部として設けられてもよい。信号受信回路C2は、「受信回路」の一例である。
NANDPhy30は、例えば、PLL回路31、第1マルチプレクサ32、第1タイミングロジック回路33、第1遅延回路34、第1デューティ調整回路35、第2マルチプレクサ36、第3マルチプレクサ37、第1入出力回路41、第2入出力回路42、第2タイミングロジック回路51、第2遅延回路52、第2デューティ調整回路53、第3入出力回路54、およびシーケンサC3を有する。本実施形態では、説明の便宜上、信号の入力機能または出力機能のうち少なくとも一方を有する回路を「入出力回路」と称している。例えば、第2入出力回路42は、信号の出力機能のみを有し、信号の入力機能は有しない。
PLL(Phase Looked Loop)回路31は、位相同期回路であり、動作クロックCLKの発振器を含む。PLL回路31は、第1タイミングロジック回路33の第2入力端子および第2タイミングロジック回路51の第2入力端子にそれぞれ接続されている。PLL回路31は、生成した動作クロックCLKを、第1タイミングロジック回路33および第2タイミングロジック回路51にそれぞれ供給する。
第1マルチプレクサ32の第1入力端子は、第1信号路30aを介して、信号生成回路C1に接続されている。第1信号路30aには、信号生成回路C1から、ライトDQSの出力パターンを示す信号(以下「ライトDQSデータ(またはライトDQSデータ信号)」と称する)が出力される。ライトDQSデータは、「第3信号」の一例である。
第1マルチプレクサ32の第2入力端子は、第2信号路30bを介して、信号生成回路C1に接続されている。第2信号路30bには、信号生成回路C1から、リードイネーブル信号(REB)の出力パターンを示す信号(以下「REBデータ(またはREBデータ信号)」と称する)が出力される。REBデータは、「第4信号」の一例である。
第1マルチプレクサ32の出力端子は、第1タイミングロジック回路33の第1入力端子に接続されている。第1マルチプレクサ32の制御端子には、信号生成回路C1からDQS/REB選択信号(以下「制御信号S1」と称する)が入力される。制御信号S1は、信号生成回路C1によって、NAND装置20に対するデータの書き込み動作(第1動作)が行われる場合に“L”レベルに切り替えられ、NAND装置20に対するデータの読み出し動作(第2動作)が行われる場合に“H”レベルに切り替えられる。
第1マルチプレクサ32は、“L”レベルの制御信号S1が入力される場合に、第1マルチプレクサ32の第1入力端子を、第1マルチプレクサ32の出力端子に接続する。これにより、NAND装置20に対するデータの書き込み動作時には、信号生成回路C1から第1信号路30aに出力されたライトDQSデータが第1マルチプレクサ32を通過して第1タイミングロジック回路33に入力される。
一方で、第1マルチプレクサ32は、“H”レベルの制御信号S1が入力される場合、第1マルチプレクサ32の第2入力端子を、第1マルチプレクサ32の出力端子に接続する。これにより、NAND装置20に対するデータの読み出し動作時には、信号生成回路C1から第2信号路30bに出力されたREBデータが第1マルチプレクサ32を通過して第1タイミングロジック回路33に入力される。本実施形態では、第1マルチプレクサ32によって、第1信号路30aと第2信号路30bとを選択的に第1タイミングロジック回路33に接続する切替回路SW2が構成されている。切替回路SW2は、「第2切替回路」の一例である。
第1タイミングロジック回路33は、第1マルチプレクサ32から入力される信号と、PLL回路31から入力される動作クロックCLKとに基づき、タイミングが調整された信号を生成する。第1タイミングロジック回路33は、「信号生成回路」の一例である。
ここで、図3を用いて、第1タイミングロジック回路33の構成を説明する。図3は、第1タイミングロジック回路33の内部構成の一部を示すブロック図である。第1タイミングロジック回路33は、例えば、DDR(Double Data Rate)フリップフロップ回路(以下「DDR_FF回路」と称する)を含む。DDR_FF回路は、入力される動作クロックCLKの倍の速度(1/2の周期)で、入力された信号DATAの論理値を出力する回路である。DDR_FF回路は、例えば、第1フリップフロップ回路33a(以下「第1FF回路33a」と称する)、第2フリップフロップ回路33b(以下「第2FF回路33b」と称する)、およびマルチプレクサ33cを有する。
第1FF回路33aの信号入力端子は、第1マルチプレクサ32の出力端子に接続されている。第1FF回路33aのクロック入力端子は、PLL回路31の出力端子に接続されている。第2FF回路33bの信号入力端子は、第1マルチプレクサ32の出力端子に接続されている。第2FF回路33bのクロック入力端子は、論理反転回路を介して、PLL回路31の出力端子に接続されている。
マルチプレクサ33cの第1入力端子は、第1FF回路33aの出力端子に接続されている。マルチプレクサ33cの第2入力端子は、第2FF回路33bの出力端子に接続されている。マルチプレクサ33cの制御端子は、PLL回路31の出力端子に接続されている。マルチプレクサ33cの出力端子は、第1タイミングロジック回路33の出力端子である。マルチプレクサ33cは、制御端子に入力される動作クロックCLKに基づいて、第1FF回路33aの出力端子をマルチプレクサ33cの出力端子に接続する第1状態と、第2FF回路33bの出力端子をマルチプレクサ33cの出力端子に接続する第2状態との間で切り替え可能である。
第1タイミングロジック回路33は、例えば、動作クロックCLKの各サイクルの立ち上がりエッジと立ち下がりエッジとそれぞれで、第1タイミングロジック回路33の出力端子から出力される値を更新する。これにより、第1タイミングロジック回路33は、動作クロックCLKに基づいてタイミングが調整された信号を生成する。ただし、第1タイミングロジック回路33の構成は、上記に限定されず、同様または類似の機能を奏する種々の構成を採用することができる。
図2に戻り説明を続ける。第1タイミングロジック回路33は、第1マルチプレクサ32からライトDQSデータが入力される場合、ライトDQSデータと動作クロックCLKとに基づき、ライトDQSを生成する。生成されたライトDQSは、第1遅延回路34に出力される。一方で、第1タイミングロジック回路33は、第1マルチプレクサ32からREBデータが入力される場合、REBデータと動作クロックCLKとに基づき、源振信号RESSを含むリードイネーブル信号(REB)を生成する。生成されたリードイネーブル信号(REB)は、第1遅延回路34に出力される。
第1遅延回路34は、第1遅延回路34に入力された信号を遅延させる。第1遅延回路34は、例えば、直列接続された複数の遅延素子を含み、外部からの信号(例えばNANDPhy30内のシーケンサC3からの制御信号)に基づいて遅延素子の数を変更可能である。第1遅延回路34は、遅延素子の数を変更することで、入力された信号の遅延量を調整可能である。例えば、第1遅延回路34は、ライトDQSを遅延させることで、ライトDQに対するライトDQSのスキューを調整可能である。第1遅延回路34の出力端子は、第1デューティ調整回路35の入力端子に接続されている。
第1デューティ調整回路35(Duty Cycle Adjuster:DCA、以下「第1DCA回路35」と称する)は、第1タイミングロジック回路33で生成された信号(ライトDQSまたはリードイネーブル信号(REB))のデューティ比を調整する回路である。第1デューティ調整回路35は、第1デューティ調整回路35に入力された信号のエッジのタイミングを調整可能であり、「調整回路」の一例である。第1DCA回路35の出力端子は、第2マルチプレクサ36の第1入力端子および第3マルチプレクサ37の第2入力端子に接続される。本実施形態では、第1タイミングロジック回路33、第1遅延回路34、および第1DCA回路35によって「第3回路」の一例が構成されている。
ここで図4を用いて、第1DCA回路35の構成を説明する。図4は、第1DCA回路35の内部構成を示すブロック図である。第1DCA回路35は、例えば、遅延回路35a、AND素子35b、OR素子35c、およびマルチプレクサ35dを有する。
遅延回路35aは、第1DCA回路35に入力された信号(ライトDQSまたはリードイネーブル信号(REB))を遅延させる。遅延回路35aは、例えば、直列接続された複数の遅延素子を含み、外部からの信号(例えばNANDPhy30内のシーケンサC3からの制御信号)に基づいて遅延素子の数を変更可能である。遅延回路35aは、遅延素子の数を変更することで、入力された信号の遅延量を調整可能である。遅延回路35aの構成は、第1遅延回路34の構成と同じであってもよい。
AND素子35bの第1入力端子には、遅延回路35aによって遅延させられた信号が供給される。AND素子35bの第2入力端子には、第1DCA回路35に入力された信号が直接供給される。同様に、OR素子35cの第1入力端子には、遅延回路35aによって遅延させられた信号が供給される。OR素子35cの第2入力端子には、第1DCA回路35に入力された信号が直接供給される。
マルチプレクサ35dの第1入力端子は、AND素子35bの出力端子に接続されている。マルチプレクサ35dの第2入力端子は、OR素子35cの出力端子に接続されている。マルチプレクサ35dの出力端子は、第1DCA回路35の出力端子である。マルチプレクサ35dは、外部からの信号(例えばNANDPhy30内のシーケンサC3からの制御信号)に基づいて、AND素子35bの出力端子をマルチプレクサ35dの出力端子に接続する第1状態と、OR素子35cの出力端子をマルチプレクサ35dの出力端子に接続する第2状態との間で切り替え可能である。
図5は、第1DCA回路35の内部の各点での信号を示すタイミングチャートである。図5(A)は、第1DCA回路35に入力された直後の信号(図4中のA点での信号)の波形を示す。図5(B)は、遅延回路35aによって遅延させられた信号(図4中のB点での信号)の波形を示す。図5(C)は、マルチプレクサ35dの第1入力端子に入力される信号(図4中のC点での信号)の波形を示す。図5(D)は、マルチプレクサ35dの第2入力端子に入力される信号(図4中のD点での信号)の波形を示す。
図5に示すように、シーケンサC3は、遅延回路35aによる信号の遅延量と、マルチプレクサ35dの状態とに基づき、第1DCA回路35を通過する信号のデューティ比を変更することができる。例えば、シーケンサC3は、マルチプレクサ35dを上記第1状態とすることで、信号のデューティ比を元の信号よりも小さくする。シーケンサC3は、マルチプレクサ35dを上記第2状態とすることで、信号のデューティ比を元の信号よりも大きくする。例えば、第1DCA回路35に入力された信号(図5(A)参照)を遅延回路35aにより1/4周期遅延させ(図5(B)参照)、マルチプレクサ35dの第2入力端子に入力される信号(図5(D)参照)を選択することで、デューティ比が大きくなり(“H”レベルの期間を長くなり)、デューティを揃える。
図2に戻り説明を続ける。第2マルチプレクサ36の第1入力端子には、第1DCA35を通過した信号が入力される。第2マルチプレクサ36の第2入力端子は、第1バイパス信号路30cを介して、第1信号路30aに接続されている。このため、第2マルチプレクサ36の第2入力端子には、信号生成回路C1から第1信号路30aに出力されたライトDQSデータが入力される。第2マルチプレクサ36の出力端子は、第1入出力回路41のドライバ41aに接続されている。第2マルチプレクサ36の制御端子には、第1マルチプレクサ32と同様に、信号生成回路C1から制御信号S1が入力される。
第2マルチプレクサ36は、“L”レベルの制御信号S1が入力される場合に、第2マルチプレクサ36の第1入力端子を、第2マルチプレクサ36の出力端子に接続する。言い換えると、第2マルチプレクサ36は、第1DCA回路35を第1入出力回路41に接続する。これにより、NAND装置20に対するデータの書き込み動作時には、第1DCA回路35から出力されたライトDQSが第2マルチプレクサ36を通過して第1入出力回路41に入力される。この場合、第1入出力回路41は、ライトDQSをNAND装置20に出力する。
一方で、第2マルチプレクサ36は、“H”レベルの制御信号S1が入力される場合に、第2マルチプレクサ36の第2入力端子を、第2マルチプレクサ36の出力端子に接続する。言い換えると、第2マルチプレクサ36は、第1DCA回路35と第1入出力回路41との接続を遮断した状態で、第1バイパス信号路30cを介して第1信号路30aと第1入出力回路41とを接続する。これにより、NAND装置20に対するデータの読み出し動作時には、信号生成回路C1から第1信号路30aに入力されたライトDQSデータが第2マルチプレクサ36を通過して第1入出力回路41に入力される。この場合、第1入出力回路41は、信号生成回路C1によって“H”レベルに保持されたライトDQSデータをNAND装置20に出力する。H”レベルにあるライトDQSデータは、NAND装置20にとって、データの書き込みに対するネゲート状態を示す信号である。
第3マルチプレクサ37の第1入力端子は、第2バイパス信号路30dを介して、第2信号路30bに接続されている。このため、第3マルチプレクサ37の第1入力端子には、信号生成回路C1から第2信号路30bに出力されたREBデータが入力される。第3マルチプレクサ37の第2入力端子には、第1DCA35を通過した信号が入力される。第3マルチプレクサ37の出力端子は、第2入出力回路42のドライバ42aに接続されている。第3マルチプレクサ37の制御端子には、第1マルチプレクサ32および第2マルチプレクサ36と同様に、信号生成回路C1から制御信号S1が入力される。
第3マルチプレクサ37は、“L”レベルの制御信号S1が入力される場合に、第3マルチプレクサ37の第1入力端子を、第3マルチプレクサ37の出力端子に接続する。言い換えると、第3マルチプレクサ37は、第1DCA回路35と第2入出力回路42との接続を遮断した状態で、第2バイパス信号路30dを介して第2信号路30bと第2入出力回路42とを接続する。これにより、NAND装置20に対するデータの書き込み動作時には、信号生成回路C1から第2信号路30bに入力されたREBデータが第3マルチプレクサ37を通過して第2入出力回路42に入力される。この場合、第2入出力回路42は、信号生成回路C1によって“H”レベルに保持されたREBデータをNAND装置20に出力する。H”レベルにあるREBデータは、NAND装置20にとって、データの読み出しに対するネゲート状態を示す信号である。
一方で、第3マルチプレクサ37は、“H”レベルの制御信号S1が入力される場合に、第3マルチプレクサ37の第2入力端子を、第3マルチプレクサ37の出力端子に接続する。言い換えると、第3マルチプレクサ37は、第1DCA回路35を第2入出力回路42に接続する。これにより、NAND装置20に対するデータの読み出し動作時には、第1DCA回路35から出力されたリードイネーブル信号(REB)が第3マルチプレクサ37を通過して第2入出力回路42に入力される。この場合、第2入出力回路42は、リードイネーブル信号(REB)をNAND装置20に出力する。
本実施形態では、第2マルチプレクサ36および第3マルチプレクサ37によって、第1DCA回路35を、第1入出力回路41または第2入出力回路42に選択的に接続する切替回路SW1が構成されている。切替回路SW1は、「第1切替回路」の一例である。第2マルチプレクサ36は、「第1接続回路」の一例である。第3マルチプレクサ37は、「第2接続回路」の一例である。
第1入出力回路41は、例えば、第1端子41p、ドライバ41a、およびレシーバ41bを有する。第1端子41pは、例えば、NANDPhy30と外部とを接続するための端子であり、伝送線路Lを介してNAND装置20に接続されている。ドライバ41aおよびレシーバ41bは、第1端子41pを共有している。
ドライバ41aは、第1入出力回路41に入力される信号(ライトDQSまたはライトDQSデータ)を、第1端子41pおよび伝送線路Lを介して、NAND装置20に出力する。例えば、ドライバ41aの制御端子には、信号生成回路C1からライトDQSアウトプットイネーブル信号(以下「制御信号S2」と称する)が入力される。ドライバ41aは、制御信号S2が“L”レベルにある場合に、第2マルチプレクサ36から第1入出力回路41に入力される信号をNAND装置20に出力可能となる。一方で、ドライバ41aは、制御信号S2が“H”レベルにある場合に、第2マルチプレクサ36から第1入出力回路41に入力される信号の出力を抑制する。ドライバ41aは、「送信バッファ回路」の一例である。
レシーバ41bは、NAND装置20から伝送線路Lおよび第1端子41pを介して第1入出力回路41に入力された信号(リードDQS)を受信する。すなわち、ライトDQSおよびリードDQSは、同じ伝送線路Lおよび同じ端子41pを介して送受信される。レシーバ41bは、受信したリードDQSを、信号受信回路C2に出力する。第1入出力回路41は、「第1回路」の一例である。レシーバ41bは、「受信バッファ回路」の一例である。
第2入出力回路42は、例えば、第2端子42pおよびドライバ42aを有する。第2端子42pは、例えばNANDPhy30と外部とを接続するための端子であり、伝送線路Lを介してNAND装置20に接続されている。ドライバ42aは、第2入出力回路42に入力される信号(リードイネーブル信号(REB)またはREBデータ)を、第2端子42pおよび伝送線路Lを介して、NAND装置20に出力する。第2入出力回路42は、「第2回路」の一例である。ドライバ42aは、「送信バッファ回路」の一例である。
第2タイミングロジック回路51の第1入力端子は、信号生成回路C1に接続されている。第2タイミングロジック回路51には、信号生成回路C1から、ライトデータの内容を示す信号(以下「ライトDQデータ」と称する)が出力される。第2タイミングロジック回路51は、信号生成回路C1から入力されるライトDQデータと、PLL回路31から入力される動作クロックCLKとに基づき、ライトDQを生成する。生成されたライトDQは、第2遅延回路52に出力される。第2タイミングロジック回路51は、例えば第1タイミングロジック回路33と同様の構成を有するが、異なる構成を有してもよい。
第2遅延回路52は、第2遅延回路52に入力されたライトDQを、必要に応じて遅延させる。第2遅延回路52は、例えば第1遅延回路34と同様の構成を有するが、異なる構成を有してもよい。
第2デューティ調整回路53(以下「第2DCA回路53」と称する)は、第2タイミングロジック回路51で生成され第2遅延回路52で遅延されたライトDQのデューティ比を調整する回路である。第2DCA53の出力端子は、第3入出力回路54のドライバ54aに接続されている。ただし、第2DCA回路53は、省略されてもよく、等価な遅延回路が設けられてもよい。
第3入出力回路54は、例えば、第3端子54p、ドライバ54a、およびレシーバ54bを有する。第3端子54pは、NANDPhy30と外部とを接続するための端子であり、伝送線路Lを介してNAND装置20に接続されている。ドライバ54aおよびレシーバ54bは、第3端子54pを共有している。
ドライバ54aは、第3入出力回路54に入力される信号(ライトDQ)を、第3端子53pおよび伝送線路Lを介して、NAND装置20に出力する。例えば、ドライバ54aの制御端子には、信号生成回路C1からライトDQアウトプットイネーブル信号(以下「制御信号S3」と称する)が入力される。ドライバ54aは、制御信号S3が“L”レベルにある場合に、第2DCA回路53から第3入出力回路54に入力される信号をNAND装置20に出力可能となる。一方で、ドライバ54aは、制御信号S3が“H”レベルにある場合に、第2DCA回路53から第3入出力回路54に入力される信号の出力を抑制する。ドライバ54aは、「送信バッファ回路」の一例である。
レシーバ54bは、NAND装置20から伝送線路Lおよび第3端子54pを介して第3入出力回路54に入力された信号(リードDQ)を受信する。すなわち、ライトDQおよびリードDQは、同じ伝送線路Lおよび同じ端子54pを介して送受信される。レシーバ54bは、受信したリードDQを、信号受信回路C2に出力する。レシーバ54bは、「受信バッファ回路」の一例である。
信号受信回路C2は、第1入出力回路41からリードDQSを受信する。信号受信回路C2は、第3入出力回路54からリードDQを受信する。信号受信回路C2は、リードDQSに基づき、リードDQからリードデータを読み取る。
<3.動作>
図6は、メモリシステム1の動作を示すタイミングチャートである。まず、NAND装置20に対するデータの書き込みについて説明する。データの書き込みに伴う動作は、「第1動作」の一例である。以下の説明では、時点t1、t2、…、tN(Nは任意の自然数)の順に時間が経過するものとする。
図6は、メモリシステム1の動作を示すタイミングチャートである。まず、NAND装置20に対するデータの書き込みについて説明する。データの書き込みに伴う動作は、「第1動作」の一例である。以下の説明では、時点t1、t2、…、tN(Nは任意の自然数)の順に時間が経過するものとする。
本実施形態では、データの書き込み動作が行われる場合、信号生成回路C1は、第1から第3のマルチプレクサ32,36,37に入力する制御信号S1を“L”レベルに保持する。その結果、第1信号路30aが第1タイミングロジック回路33に接続され、第1DCA回路35が第1入出力回路41に接続される。さらに、第2信号路30bが第2バイパス信号路30dを介して第2入出力回路42に接続される。
信号生成回路C1は、時点t1において、アクセス対象のNAND装置20に関するチップイネーブル信号(CEB)を“H”レベルから“L”レベルに遷移させる。これにより、チップイネーブル信号(CEB)がアサートされ、アクセス対象のNAND装置20が選択された状態になる。
次に、信号生成回路C1は、時点t2において、コマンドラッチイネーブル信号(CLE)を“L”レベルから“H”レベルに遷移させるとともに、ライトイネーブル信号(WEB)を“H”レベルから“L”レベルに遷移させる。これにより、コマンドラッチイネーブル信号(CLE)およびライトイネーブル信号(WEB)がアサートされる。そして、信号生成回路C1は、ライトイネーブル信号(WEB)を“L”レベルから“H”レベルに遷移させる。この動作に並行して、信号生成回路C1は、NANDPhy30を介して、データの書き込みを指示するライトコマンドを、ライトDQによりNAND装置20へ送信する。信号生成回路C1は、ライトコマンドの送信後、コマンドラッチイネーブル信号(CLE)を“L”レベルに復帰させる。
次に、信号生成回路C1は、時点t3において、アドレスラッチイネーブル信号(ALE)を“L”レベルから“H”レベルに遷移させるとともに、ライトイネーブル信号(WEB)を“H”レベルから“L”レベルに遷移させる。これにより、アドレスラッチイネーブル信号(ALE)およびライトイネーブル信号(WEB)がアサートされる。そして、信号生成回路C1は、ライトイネーブル信号(WEB)を“L”レベルから“H”レベルに遷移させる。この動作に並行して、信号生成回路C1は、NANDPhy30を介して、データの書き込み先アドレスを、ライトDQによりNAND装置20へ送信する。信号生成回路C1は、書き込み先アドレスの送信後、アドレスラッチイネーブル信号(ALE)を“L”レベルに復帰させる。
次に、信号生成回路C1は、時点t4において、第1信号路30aに入力するライトDQSデータを“H”レベルから“L”レベルに遷移させる。データの書き込み動作が行われる場合、第1マルチプレクサ32は、第1信号路30aを第1タイミングロジック33に接続している。これにより、第1信号路30aに入力されたライトDQSデータは、第1マルチプレクサ32を通過して、第1タイミングロジック回路33に入力される。第1タイミングロジック回路33は、時点t5から時点t6までの間、入力されるライトDQSデータと動作クロックCLKとに基づき、トグル信号であるライトDQSを生成し、生成したライトDQSを第1遅延回路34に入力する。
第1タイミングロジック回路33からのライトDQSは、第1遅延回路34で遅延量が調整され、第1DCA回路35でデューティ比が調整される。データの書き込み動作が行われる場合、第2マルチプレクサ36は、第1DCA回路35を第1入出力回路41に接続している。これにより、第1DCA回路35を通過したライトDQSは、第2マルチプレクサ36を介して第1入出力回路41に入力される。第1入出力回路41のドライバ41aには、信号の出力を許可する“L”レベルのライトDQSアウトプットイネーブル信号(制御信号S2)が信号生成回路C1から供給されている。これにより、第1入出力回路41に入力されたライトDQSは、第1端子41pからNAND装置20へ出力される。
一方で、信号生成回路C1は、ライトデータを第2タイミングロジック回路51に入力する。第2タイミングロジック回路51は、入力されるライトデータと動作クロックCLKとに基づき、ライトDQを生成し、生成したライトDQを第2遅延回路52に入力する。第2タイミングロジック回路51からのライトDQは、第2遅延回路52および第2DCA回路53を介して第3入出力回路54に入力される。第3入出力回路54のドライバ54aには、信号の出力を許可する“L”レベルのライトDQアウトプットイネーブル信号(制御信号S3)が信号生成回路C1から供給されている。これにより、第3入出力回路54に入力されたライトDQは、第3端子54pからNAND装置20へ出力される。
その後、信号生成回路C1は、時点t7において、第1信号路30aに入力するライトDQSデータを“L”レベルから“H”レベルに遷移させる。これにより、データの書き込みに関する一連の動作が終了する。
上述したデータの書き込み動作が行われる場合、信号生成回路C1は、第2信号路30bに入力するREBデータを“H”レベルに保持する。すなわち、信号生成回路C1は、リードイネーブル信号(REB)をネゲート状態(無効状態)に維持する。データの書き込み動作が行われる場合、上述したように、第2信号路30bは、第1マルチプレクサ32によって、第1タイミングロジック回路33から切り離されている。このため、第2信号路30bに入力されるREBデータは、第1タイミングロジック回路33には入力されない。
データの書き込み動作が行われる場合、第3マルチプレクサ37は、第2バイパス信号路30dを第2入出力回路42に接続する。すなわち、第2信号路30bから第2バイパス信号路30dに入力されたREBデータは、第3マルチプレクサ37を介して第2入出力回路42に入力される。そして、第2入出力回路42に入力された“H”レベルに保持されたREBデータは、第2端子42pからNAND装置20に出力される。これにより、リードイネーブル信号(REB)がネゲート状態であること、すなわち書き込み動作の準備状態であることがNAND装置20に出力される。
次に、NAND装置20に対するデータの読み出しについて説明する。データの読み出しに伴う動作は、「第2動作」の一例である。図6に示す例は、データの書き込み動作で選択されたNAND装置20が引き続きデータの読み出し対象となる場合を示す。図6に示す例は、データの読み出し動作に関するコマンドおよびアドレスの送信に関してもライトイネーブル信号(WEB)が兼用される例である。図6中の矢印は、時点t10,t17において制御信号S1によりマルチプレクサ32,36,37の状態が切り替えられること、時点t11,t16において制御信号S2により第1入出力回路41のドライバ41aの状態が切り替えられることを示す。
信号生成回路C1は、時点t8において、コマンドラッチイネーブル信号(CLE)を“L”レベルから“H”レベルに遷移させるとともに、ライトイネーブル信号(WEB)を“H”レベルから“L”レベルに遷移させる。これにより、コマンドラッチイネーブル信号(CLE)およびライトイネーブル信号(WEB)がアサートされる。そして、信号生成回路C1は、ライトイネーブル信号(WEB)を“L”レベルから“H”レベルに遷移させる。この動作に並行して、信号生成回路C1は、NANDPhy30を介して、データの読み出しを指示するリードコマンドを、ライトDQによりNAND装置20へ送信する。信号生成回路C1は、リードコマンドの送信後、コマンドラッチイネーブル信号(CLE)を“L”レベルに復帰させる。
次に、信号生成回路C1は、時点t9において、アドレスラッチイネーブル信号(ALE)を“L”レベルから“H”レベルに遷移させるとともに、ライトイネーブル信号(WEB)を“H”レベルから“L”レベルに遷移させる。これにより、アドレスラッチイネーブル信号(ALE)およびライトイネーブル信号(WEB)がアサートされる。そして、信号生成回路C1は、ライトイネーブル信号(WEB)を“L”レベルから“H”レベルに遷移させる。この動作に並行して、信号生成回路C1は、NANDPhy30を介して、データの読み出し先アドレスを、ライトDQによりNAND装置20へ送信する。信号生成回路C1は、読み出し先アドレスの送信後、アドレスラッチイネーブル信号(ALE)を“L”レベルに復帰させる。
データの読み出し動作が行われる場合、信号生成回路C1は、第1から第3のマルチプレクサ32,36,37に入力する制御信号S1を“L”レベルから“H”レベルに遷移させる。その結果、第2信号路30bが第1タイミングロジック回路33に接続され、第1DCA回路35が第2入出力回路42に接続される。さらに、第1信号路30aが第1バイパス信号路30cを介して第1入出力回路41に接続される。ここで、“L”レベルから“H”レベルへの制御信号S1の遷移は、例えば時点t10で行われるが、これに限定されない。“L”レベルから“H”レベルへの制御信号S1の遷移は、時点t7よりも後であれば、時点t9よりも前でも時点t8よりも前でもよい。本実施形態では、信号生成回路C1は、時点t17まで、制御信号S1を“H”レベルに保持する。
次に、信号生成回路C1は、時点t11において、ライトDQSアウトプットイネーブル信号(制御信号S2)を“L”レベルから“H”レベルに遷移させて、時点t16までの間、“H”レベルを維持する。すなわち、制御信号S2をネゲート状態にすることで、第1入出力回路41から信号が出力されることを抑制する。これにより、第1入出力回路41でリードDQSを受け付けることが可能になる。
次に、信号生成回路C1は、時点t12において、第2信号路30bに入力するREBデータを“H”レベルから“L”レベルに遷移させる。これにより、読み出し動作の準備状態であることがNAND装置20に通知される。データの読み出し動作が行われる場合、第1マルチプレクサ32は、第2信号路30bを第1タイミングロジック33に接続する。これにより、第2信号路30bに入力されたREBデータは、第1マルチプレクサ32を通過して、第1タイミングロジック回路33に入力される。第1タイミングロジック回路33は、時点t13から時点t14までの間、入力されるREBデータと動作クロックCLKとに基づき、トグル信号である源振信号RESSを生成し、生成した源振信号RESSを第1遅延回路34に入力する。
第1タイミングロジック回路33からの源振信号RESSは、第1遅延回路34で遅延量が調整され、第1DCA回路35でデューティ比が調整される。データの読み出し動作が行われる場合、第3マルチプレクサ37は、第1DCA回路35を第2入出力回路42に接続する。これにより、第1DCA回路35を通過した源振信号RESSは、第3マルチプレクサ37を介して第2入出力回路42に入力される。これにより、第2入出力回路42に入力された源振信号RESSは、第2端子42pからNAND装置20へ出力される。
この動作に応じて、NAND装置20は、NANDPhy30の第1端子41pに対してリードDQSを出力するとともに、NANDPhy30の第3端子54pに対してリードDQを出力する。図6に示すように、リードDQSは、源振信号RESSに対して少し遅れた信号となる。第1入出力回路41は、第1端子41pに入力されたリードDQSを信号受信回路C2に出力する。第3入出力回路54は、第3端子54pに入力されたリードDQを信号受信回路C2に出力する。信号受信回路C2は、入力されるリードDQとリードDQSとに基づき、リードデータを読み取る。
その後、信号生成回路C1は、時点t15において、第2信号路30bに入力するREBデータを“L”レベルから“H”レベルに遷移させる。これに応じて、リードDQSは、“L”レベルから“H”レベルに遷移する。これにより、データの読み出しに関するNANDPhy30からの信号の出力動作が終了する。
上述したデータの読み出し動作が行われる場合、信号生成回路C1は、第1信号路30aに入力するライトDQSデータを“H”レベルに保持する。本実施形態では、データの読み出し動作が行われる場合、第1信号路30aは、第1マルチプレクサ32によって、第1タイミングロジック回路33から切り離されている。このため、第1信号路30aに入力されるライトDQSデータは、第1タイミングロジック回路33には入力されない。
<4.利点>
このような構成によれば、小型化および消費電力の低減を図ることができる半導体集積回路を提供することができる。ここで比較例として、ライトDQSデータに基づきライトDQSを生成して出力するDQS出力回路と、源振信号RESSを含むリードイネーブル信号(REB)を生成して出力するREB出力回路とが独立して設けられた半導体集積回路について考える。この場合、DQS出力回路とREB出力回路は、排他的に使用されるにも関わらず、タイミングロジック回路および/またはDCA回路をそれぞれ有する。ここで、タイミングロジック回路およびDCA回路は、それぞれ複数の素子から構成され、他の回路に対して、必要な回路面積が比較的大きく、リーク電流も比較的多い。このため、DQS出力回路とREB出力回路の各々にタイミングロジック回路および/またはDCA回路が設けられる場合、半導体集積回路が大型化しやすく、消費電力も大きくなりやすい。
このような構成によれば、小型化および消費電力の低減を図ることができる半導体集積回路を提供することができる。ここで比較例として、ライトDQSデータに基づきライトDQSを生成して出力するDQS出力回路と、源振信号RESSを含むリードイネーブル信号(REB)を生成して出力するREB出力回路とが独立して設けられた半導体集積回路について考える。この場合、DQS出力回路とREB出力回路は、排他的に使用されるにも関わらず、タイミングロジック回路および/またはDCA回路をそれぞれ有する。ここで、タイミングロジック回路およびDCA回路は、それぞれ複数の素子から構成され、他の回路に対して、必要な回路面積が比較的大きく、リーク電流も比較的多い。このため、DQS出力回路とREB出力回路の各々にタイミングロジック回路および/またはDCA回路が設けられる場合、半導体集積回路が大型化しやすく、消費電力も大きくなりやすい。
一方で、本実施形態では、切替回路が設けられることで、DQS出力回路と、REB出力回路とが1つ以上の回路を共有することができる。例えば本実施形態では、DQS出力回路およびREB出力回路は、比較的面積が大きなタイミングロジック回路および/またはDCA回路を共有している。これにより、回路面積の小型化およびリーク電流の削減を図ることができる。さらに、回路規模削減に合わせてフリップフロップ回路の数(例えば、タイミングロジック回路内のフロップフロップ回路の数)も削減される。このため、クロックツリーの数も削減することができ、ツリーの最適化を図ることができ、クロックツリーの電力削減も期待することができる。これらにより、半導体集積回路の小型化および消費電力の低減を図ることができる。
以下に実施形態のいくつかの変形例を示す。
(第1変形例)
図7は、第1変形例のNANDPhy30xの構成を示すブロック図である。図7に示すように、第1遅延回路34は、第1タイミングロジック回路33と第1DCA回路35との間に代えて、第2マルチプレクサ36(切替回路SW1)と第1入出力回路41との間に設けられてもよい。これは、源振信号RESSは、ストローブ信号ではなく、NAND装置20内で動作クロックとして用いられるため、源振信号RESSの遅延量は調整されなくてもよい場合があるためである。
図7は、第1変形例のNANDPhy30xの構成を示すブロック図である。図7に示すように、第1遅延回路34は、第1タイミングロジック回路33と第1DCA回路35との間に代えて、第2マルチプレクサ36(切替回路SW1)と第1入出力回路41との間に設けられてもよい。これは、源振信号RESSは、ストローブ信号ではなく、NAND装置20内で動作クロックとして用いられるため、源振信号RESSの遅延量は調整されなくてもよい場合があるためである。
(第2変形例)
図8は、第2変形例のNANDPhy30yの構成を示すブロック図である。図8に示すように、NANDPhy30yは、第1バイパス信号路30cおよび第2バイパス信号路30dに代えて、電圧出力回路C4を有してもよい。例えば、電圧出力回路C4は、第2マルチプレクサ36の第2入力端子および第3マルチプレクサ37の第1入力端子に接続されている。電圧出力回路C4は、第2マルチプレクサ36の第2入力端子および第3マルチプレクサ37の第1入力端子に対して、“H”レベルに固定された信号を入力する。“H”レベルに固定された信号は、例えば、リードイネーブル信号(REB)のネゲート状態に対応する信号である。“H”レベルに固定された信号は、「第5信号」の一例である。第3マルチプレクサ37は、NAND装置20に対するデータの書き込み動作が行われる場合、“H”レベルに固定された信号を、第2入出力回路42に入力する。この場合、第2入出力回路42は、第3マルチプレクサ37から入力される信号をNAND装置20に出力する。このような構成によっても、上記実施形態と同様の機能を実現することができる。
図8は、第2変形例のNANDPhy30yの構成を示すブロック図である。図8に示すように、NANDPhy30yは、第1バイパス信号路30cおよび第2バイパス信号路30dに代えて、電圧出力回路C4を有してもよい。例えば、電圧出力回路C4は、第2マルチプレクサ36の第2入力端子および第3マルチプレクサ37の第1入力端子に接続されている。電圧出力回路C4は、第2マルチプレクサ36の第2入力端子および第3マルチプレクサ37の第1入力端子に対して、“H”レベルに固定された信号を入力する。“H”レベルに固定された信号は、例えば、リードイネーブル信号(REB)のネゲート状態に対応する信号である。“H”レベルに固定された信号は、「第5信号」の一例である。第3マルチプレクサ37は、NAND装置20に対するデータの書き込み動作が行われる場合、“H”レベルに固定された信号を、第2入出力回路42に入力する。この場合、第2入出力回路42は、第3マルチプレクサ37から入力される信号をNAND装置20に出力する。このような構成によっても、上記実施形態と同様の機能を実現することができる。
(第3変形例)
図9は、第3変形例のNANDPhy30zの構成を示すブロック図である。図9に示すように、第2マルチプレクサ36および第1バイパス信号路30cは省略されてもよい。この場合は、第3マルチプレクサ37および第1入出力回路41のドライバ41aによって「第1切替回路SW1」の一例が実現され、第1入出力回路41の中でドライバ41aを除く部分が「第1回路」の一例に該当する。この場合は、第1入出力回路41のドライバ41aに対するライトDQSアウトプットイネーブル信号(制御信号S2)の状態に基づき、第1DCA回路35と上記第1回路との接続状態が切り替えられる。このような構成によっても、上記実施形態と同様の機能を実現することができる。
図9は、第3変形例のNANDPhy30zの構成を示すブロック図である。図9に示すように、第2マルチプレクサ36および第1バイパス信号路30cは省略されてもよい。この場合は、第3マルチプレクサ37および第1入出力回路41のドライバ41aによって「第1切替回路SW1」の一例が実現され、第1入出力回路41の中でドライバ41aを除く部分が「第1回路」の一例に該当する。この場合は、第1入出力回路41のドライバ41aに対するライトDQSアウトプットイネーブル信号(制御信号S2)の状態に基づき、第1DCA回路35と上記第1回路との接続状態が切り替えられる。このような構成によっても、上記実施形態と同様の機能を実現することができる。
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、第1から第3のマルチプレクサ32,36,37のうち1つ以上は、マルチプレクサ回路に代えて、複数の回路素子(例えばNAND論理ゲート回路)で構成される同一または類似の機能の回路に置き換えられてもよい。NANDPhy30,30x,30y,30zは、第2DCA回路53の代わりに、等価な遅延回路を有してもよい。第1DCA回路35および第2DCA回路53は省略され、第1遅延回路34および第2遅延回路52による遅延制御機能のみ実装されてもよい。
以上説明した少なくともひとつの実施形態によれば、半導体集積回路は、外部への第1データの出力に応じて第1信号が出力される第1動作が行われる場合に、第3回路を第1回路に接続し、第2データを受信するため第2信号が出力される第2動作が行われる場合に、前記第3回路を第2回路に接続する切替回路を備える。これにより、半導体集積回路の小型化を図ることができる。
以下、いくつかの半導体集積回路について付記する。
[1]第1回路と、
前記第1回路と異なる第2回路と、
信号のエッジのタイミングを調整可能な第3回路と、
前記第1回路から外部に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続し、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する第1切替回路と、
を備えた半導体集積回路。
[2]:[1]に記載の半導体集積回路において、
前記第1信号は、第1トグル信号を含み、
前記第2信号は、第2トグル信号を含む。
[3]:[1]に記載の半導体集積回路において、
第3信号が入力される第1信号路と、
第4信号が入力される第2信号路と、
前記第1動作が行われる場合に、前記第1信号路を前記第3回路に接続し、前記第2動作が行われる場合に、前記第2信号路を前記第3回路に接続する第2切替回路と、
をさらに備える。
[4]:[3]に記載の半導体集積回路において、
前記第1切替回路は、前記第1動作が行われる場合に、前記第2信号路から前記第1切替回路に入力される前記第4信号を前記第2回路に出力する。
[5]:[4]に記載の半導体集積回路において、
前記第2信号は、第1電圧レベルと第2電圧レベルとで遷移可能であり、前記第2動作が行われる場合に、少なくともあるタイミングで前記第1電圧レベルとなり、
前記第1切替回路は、前記第1動作が行われる場合に、前記第2電圧レベルにある前記第4信号を前記第2回路に出力する。
[6]:[1]に記載の半導体集積回路において、
前記第1回路に接続された受信回路をさらに備え、
前記第1回路は、前記第2動作が行われる場合、前記外部から受信された、前記第2データのためのストローブ信号を前記受信回路に出力する。
[1]第1回路と、
前記第1回路と異なる第2回路と、
信号のエッジのタイミングを調整可能な第3回路と、
前記第1回路から外部に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続し、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する第1切替回路と、
を備えた半導体集積回路。
[2]:[1]に記載の半導体集積回路において、
前記第1信号は、第1トグル信号を含み、
前記第2信号は、第2トグル信号を含む。
[3]:[1]に記載の半導体集積回路において、
第3信号が入力される第1信号路と、
第4信号が入力される第2信号路と、
前記第1動作が行われる場合に、前記第1信号路を前記第3回路に接続し、前記第2動作が行われる場合に、前記第2信号路を前記第3回路に接続する第2切替回路と、
をさらに備える。
[4]:[3]に記載の半導体集積回路において、
前記第1切替回路は、前記第1動作が行われる場合に、前記第2信号路から前記第1切替回路に入力される前記第4信号を前記第2回路に出力する。
[5]:[4]に記載の半導体集積回路において、
前記第2信号は、第1電圧レベルと第2電圧レベルとで遷移可能であり、前記第2動作が行われる場合に、少なくともあるタイミングで前記第1電圧レベルとなり、
前記第1切替回路は、前記第1動作が行われる場合に、前記第2電圧レベルにある前記第4信号を前記第2回路に出力する。
[6]:[1]に記載の半導体集積回路において、
前記第1回路に接続された受信回路をさらに備え、
前記第1回路は、前記第2動作が行われる場合、前記外部から受信された、前記第2データのためのストローブ信号を前記受信回路に出力する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…メモリシステム、10…メモリコントローラ、20…NAND装置(半導体記憶装置)、30…NANDPhy(半導体集積回路)、30a…第1信号路、30b…第2信号路、41…第1入出力回路(第1回路)、42…第2入出力回路(第2回路)、SW1…第1切替回路、SW2…第2切替回路。
Claims (10)
- 第1回路と、
前記第1回路と異なる第2回路と、
信号のエッジのタイミングを調整可能な第3回路と、
前記第1回路から外部に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続し、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する第1切替回路と、
を備えた半導体集積回路。 - 前記第1信号は、前記第1データのための第1ストローブ信号であり、
前記第2信号は、前記第2データのための第2ストローブ信号の源振信号である、
請求項1に記載の半導体集積回路。 - 前記第3回路は、信号の遅延もしくはデューティ比を調整可能な回路を含む、
請求項1に記載の半導体集積回路。 - 第3信号が入力される第1信号路と、
第4信号が入力される第2信号路と、
前記第1動作が行われる場合に、前記第1信号路を前記第3回路に接続し、前記第2動作が行われる場合に、前記第2信号路を前記第3回路に接続する第2切替回路と、
をさらに備えた、
請求項1に記載の半導体集積回路。 - 前記第3回路は、前記第3信号と動作クロックとに基づき前記第1信号を生成可能であり、前記第4信号と前記動作クロックとに基づき前記第2信号を生成可能な回路を含む、
請求項4に記載の半導体集積回路。 - 前記第1切替回路は、前記第1動作が行われる場合に、前記第3回路を介さずに前記第2信号路を前記第2回路に接続する、
請求項4に記載の半導体集積回路。 - 前記第1回路は、前記第1信号を送信する第1送信バッファ回路と、前記第2信号に応じて送信される第5信号を受信する受信バッファ回路とを含み、
前記第2回路は、前記第2信号を送信する第2送信バッファ回路を含む、
請求項1に記載の半導体集積回路。 - 前記第2信号は、第1電圧レベルと第2電圧レベルとで遷移可能であり、前記第2動作が行われる場合に、少なくともあるタイミングで前記第1電圧レベルとなり、
前記第1切替回路は、前記第1動作が行われる場合に、前記第1切替回路に入力される前記第2電圧レベルにある第5信号を前記第2回路に出力する、
請求項1に記載の半導体集積回路。 - 第1回路と、
前記第1回路に接続される第1端子と、
前記第1回路と異なる第2回路と、
前記第2回路に接続される第2端子と、
信号のエッジのタイミングを調整可能な第3回路と、
前記第1回路から外部に前記第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続して前記第1端子から前記第1信号を出力し、前記外部から第2データを受信するため前記第2回路から前記外部に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続して前記第2端子から前記第2信号を出力する第1切替回路と、
を備えたメモリコントローラ。 - 半導体記憶装置と、
前記半導体記憶装置と接続可能な第1回路と、
前記半導体記憶装置と接続可能であり、前記第1回路と異なる第2回路と、
信号のエッジのタイミングを調整可能な第3回路と、
前記第1回路から前記半導体記憶装置に第1データに対応する第1信号が出力される第1動作が行われる場合に、前記第3回路を前記第1回路に接続し、前記半導体記憶装置から第2データを受信するため前記第2回路から前記半導体記憶装置に前記第1信号と異なる第2信号が出力される第2動作が行われる場合に、前記第3回路を前記第2回路に接続する第1切替回路と、
を備えたメモリシステム。
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US8386722B1 (en) * | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
US7769942B2 (en) * | 2006-07-27 | 2010-08-03 | Rambus, Inc. | Cross-threaded memory system |
DE102007028870A1 (de) * | 2007-06-22 | 2009-01-02 | Qimonda Ag | Speicherbauteil, Datenverarbeitungssystem, Verfahren zum Einstellen von Betriebsparametern eines Speichers und Computerprogramms |
TWI340983B (en) * | 2007-08-06 | 2011-04-21 | Faraday Tech Corp | Method and apparatus for memory ac timing measurement |
US8467486B2 (en) * | 2007-12-14 | 2013-06-18 | Mosaid Technologies Incorporated | Memory controller with flexible data alignment to clock |
JP5710955B2 (ja) | 2010-12-10 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
EP2774151B1 (en) * | 2011-11-01 | 2019-08-14 | Rambus Inc. | Data transmission using delayed timing signals |
US9054675B2 (en) * | 2012-06-22 | 2015-06-09 | Micron Technology, Inc. | Apparatuses and methods for adjusting a minimum forward path delay of a signal path |
TWI463326B (zh) * | 2013-02-07 | 2014-12-01 | Flash memory of the smart selector | |
TWI486780B (zh) * | 2013-08-13 | 2015-06-01 | Phison Electronics Corp | 連接介面單元與記憶體儲存裝置 |
US9652228B2 (en) * | 2014-04-03 | 2017-05-16 | Macronix International Co., Ltd. | Devices and operation methods for configuring data strobe signal in memory device |
US10248180B2 (en) * | 2014-10-16 | 2019-04-02 | Futurewei Technologies, Inc. | Fast SMP/ASMP mode-switching hardware apparatus for a low-cost low-power high performance multiple processor system |
US10928882B2 (en) * | 2014-10-16 | 2021-02-23 | Futurewei Technologies, Inc. | Low cost, low power high performance SMP/ASMP multiple-processor system |
US9952650B2 (en) * | 2014-10-16 | 2018-04-24 | Futurewei Technologies, Inc. | Hardware apparatus and method for multiple processors dynamic asymmetric and symmetric mode switching |
JP5774764B2 (ja) * | 2014-12-15 | 2015-09-09 | 株式会社東芝 | メモリ制御装置、半導体装置、システムボード、および情報処理装置 |
US10234932B2 (en) * | 2015-07-22 | 2019-03-19 | Futurewei Technologies, Inc. | Method and apparatus for a multiple-processor system |
US10223197B2 (en) * | 2015-08-06 | 2019-03-05 | Nxp B.V. | Integrated circuit device and method for applying error correction to SRAM memory |
JP6509711B2 (ja) * | 2015-10-29 | 2019-05-08 | 東芝メモリ株式会社 | 不揮発性半導体記憶装置及びメモリシステム |
US10186309B2 (en) * | 2016-06-29 | 2019-01-22 | Samsung Electronics Co., Ltd. | Methods of operating semiconductor memory devices and semiconductor memory devices |
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