TWI761659B - 記憶體裝置以及記憶體系統 - Google Patents

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Abstract

一種記憶體裝置包括：時脈接收器，被配置成自記憶體控制器接收寫入時脈，所述寫入時脈用於在資料寫入操作期間接收寫入資料；工作監測器，被配置成藉由監測所述寫入時脈的工作而產生第一監測資訊；以及工作調整器，被配置成因應於工作控制訊號而調整所述寫入時脈的所述工作並輸出經調整的寫入時脈。所述記憶體裝置將所述第一監測資訊提供至所述記憶體控制器，並自所述記憶體控制器接收利用所述第一監測資訊產生的所述工作控制訊號。

Description

記憶體裝置以及記憶體系統
發明概念的示例性實施例是有關於記憶體裝置，且更具體而言，是有關於調整時脈訊號的工作循環的記憶體裝置、以及包括所述記憶體裝置的記憶體系統。
在例如智慧型電話、平板個人電腦（personal computers，PCs）或超級筆記本（ultra book）等各種類型的電子設備中，通常可使用記憶體裝置，例如低功率雙倍資料速率（low power double data rate，LPDDR）同步動態隨機存取記憶體（synchronous dynamic access memory，SDRAM）。
記憶體裝置可根據各種規範運作。舉例而言，在LPDDR規範中，記憶體裝置可自記憶體控制器接收與寫入資料同步的寫入時脈，或可與讀取資料同步地將讀取時脈提供至記憶體控制器。包括此類記憶體裝置的記憶體系統可能需要高效地管理寫入時脈及讀取時脈的工作誤差。
根據發明概念的示例性實施例，一種記憶體裝置包括：時脈接收器，被配置成自記憶體控制器接收寫入時脈，所述寫入時脈用於在資料寫入操作期間接收寫入資料；工作監測器，被配置成藉由監測所述寫入時脈的工作而產生第一監測資訊；以及工作調整器，被配置成因應於工作控制訊號而調整所述寫入時脈的所述工作並輸出經調整的寫入時脈。所述記憶體裝置將所述第一監測資訊提供至所述記憶體控制器，並自所述記憶體控制器接收利用所述第一監測資訊產生的所述工作控制訊號。
根據發明概念的示例性實施例，一種記憶體裝置包括：時脈接收器，被配置成自記憶體控制器接收時脈訊號；第一工作調整器，被配置成自所述時脈接收器接收所述時脈訊號並對所接收的所述時脈訊號執行工作調整；時脈樹，被配置成利用自所述第一工作調整器接收的所述時脈訊號產生用於接收寫入資料的一或多個寫入時脈；一或多個資料接收器，各自被配置成與所述一或多個寫入時脈中的每一者同步地接收所述寫入資料；一或多個第二工作調整器，對應於所述一或多個資料接收器排列且被配置成調整被提供至所述一或多個資料接收器的所述一或多個寫入時脈的工作；以及工作監測器，被配置成監測所述時脈訊號與所述一或多個寫入時脈中的至少一者的工作，並將作為所述監測的結果的第一監測資訊提供至所述記憶體控制器。
根據發明概念的示例性實施例，在包括記憶體控制器的記憶體系統中，記憶體控制器包括：一或多個資料傳輸器，被配置成輸出寫入資料；寫入時脈傳輸器，被配置成與所述寫入資料同步地輸出寫入時脈；以及工作控制器，被配置成自外部源接收表示監測所述寫入時脈的工作的結果的第一監測資訊，基於所述第一監測資訊判斷被提供至所述外部源的所述寫入時脈是否具有工作誤差，並產生用於調整輸出至所述外部源的所述寫入時脈的所述工作的第一工作控制訊號。
根據發明概念的示例性實施例，一種記憶體系統包括：記憶體控制器，被配置成傳輸寫入時脈、寫入資料以及用於控制監測操作以及工作調整操作的控制命令；以及記憶體裝置。所述記憶體裝置包括：訊號傳輸/接收區塊，被配置成接收所述寫入時脈及所述寫入資料，並傳輸讀取資料及讀取時脈；工作調整器區塊，包括多個工作調整器，所述多個工作調整器被配置成執行工作調整操作並連接至訊號傳輸/接收區塊；時脈樹，被配置成經由所述工作調整器區塊接收所述寫入時脈，並將所述寫入時脈以及基於所述寫入時脈的讀取時脈傳輸至所述記憶體裝置中的多個節點；以及第一工作監測器，被配置成執行所述監測操作以監測施加至所述多個節點中的至少一者的寫入時脈的工作並產生第一監測資訊。
發明概念的示例性實施例提供記憶體裝置以及包括所述記憶體裝置的記憶體系統，所述記憶體裝置能夠高效地調整工作循環並改善記憶體系統的效能。
現在將更充分地參照附圖來闡述發明概念的示例性實施例。在本申請案通篇中相同的參考編號可指代相同的元件。
圖1為根據發明概念的示例性實施例，包括記憶體裝置的記憶體系統的方塊圖。
參照圖1，記憶體系統10可包括記憶體控制器100以及記憶體裝置200。記憶體系統10可包括在個人電腦（PC）或行動電子設備中。行動電子設備可利用膝上型電腦、行動電話、智慧型電話、平板個人電腦、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位照相機、數位攝影機、可攜式多媒體播放機（portable multimedia player，PMP）、個人導航裝置或可攜式導航裝置（personal navigation device/portable navigation device，PND）、手持式遊戲機、行動網際網路裝置（mobile Internet device，MID）、穿戴式電腦、物聯網（Internet of Things，IoT）裝置、萬物聯網（Internet of Everything，IoE）裝置或無人機實作。
記憶體控制器100可利用系統晶片（system on chip，SoC）、應用處理器（application processor，AP）、行動應用處理器、晶片組或一組晶片實作。舉例而言，記憶體控制器100可為執行記憶體控制功能的半導體裝置，或可為包括在應用處理器中的組件。舉例而言，應用處理器可包括記憶體控制器100、隨機存取記憶體（random access memory，RAM）、中央處理單元（central processing unit，CPU）、圖形處理單元（graphics processing unit，GPU）及/或數據機。
記憶體裝置200可利用揮發性記憶體裝置來實作。揮發性記憶體裝置可利用RAM、動態RAM（dynamic RAM，DRAM）或靜態RAM（static RAM，SRAM）實作，但發明概念並非僅限於此。舉例而言，記憶體裝置200可為雙倍資料速率同步動態隨機存取記憶體（double data rate synchronous dynamic random access memory，DDR SDRAM）、低功率雙倍資料速率（low power double data rate，LPDDR）SDRAM、圖形雙倍資料速率（graphics double data rate，GDDR）SDRAM、蘭巴斯動態隨機存取記憶體（rambus dynamic random access memory，RDRAM）等。作為另一選擇，記憶體裝置200可利用高頻寬記憶體（high bandwidth memory，HBM）實作。
記憶體裝置200可利用非揮發性記憶體裝置實作。舉例而言，記憶體裝置200可利用例如相變RAM（phase change RAM，PRAM）、磁性RAM（magnetic RAM，MRAM）或電阻式RAM（resistive RAM，RRAM）等電阻式記憶體實作。
參照圖1，記憶體控制器100可包括工作控制器110。記憶體裝置200可包括至少一個工作調整器（或工作循環調整器）210以及工作監測器220。工作循環調整器亦可被稱為工作循環致動器（duty cycle actuator）。記憶體裝置200可包括用於記憶體操作（例如，寫入及讀取資料）的各種組件。舉例而言，記憶體裝置200可更包括記憶體胞元陣列及其周邊電路。所述周邊電路是用於記憶體操作的各種組件，且因此可包括各種類型的電路，例如命令解碼器、列解碼器、行解碼器及資料輸入/輸出電路。
因應於來自主機HOST的寫入/讀取請求，記憶體控制器100可控制記憶體裝置200使得自記憶體裝置200讀取資料DQ或將資料DQ寫入記憶體裝置200。詳細而言，記憶體控制器100可藉由向記憶體裝置200提供位址及命令而相對於記憶體裝置200控制資料DQ的讀取及寫入操作。寫入資料DQ及讀取資料DQ可在記憶體控制器100與記憶體裝置200之間被傳輸或接收。
記憶體控制器100可將用於資料寫入及/或讀取操作中的時脈訊號提供至記憶體裝置200。由於記憶體裝置200利用自記憶體控制器100接收的時脈訊號接收寫入資料DQ，因此時脈訊號可被稱為寫入時脈WCK。記憶體裝置200可相對於自記憶體控制器100接收的寫入時脈WCK執行訊號處理，因此在實際資料DQ的接收或輸出期間可產生及使用內部寫入時脈。
根據發明概念的示例性實施例，監測寫入時脈WCK的工作的操作可對應於監測被施加至記憶體裝置200中的各個節點的時脈訊號的工作的操作。舉例而言，可監測基於寫入時脈WCK產生的內部寫入時脈。舉例而言，可產生內部寫入時脈使得內部寫入時脈的頻率及相位中的至少一者不同於寫入時脈WCK。可基於寫入時脈WCK產生多個內部寫入時脈，且可使用所述多個內部寫入時脈接收一個位元的資料，且可相對於所述多個內部寫入時脈執行工作監測操作。
換言之，根據發明概念的示例性實施例，可藉由監測內部寫入時脈的工作而確定記憶體控制器100提供的寫入時脈WCK的工作。根據發明概念的示例性實施例的工作監測操作可被理解為監測各種類型的時脈訊號（例如，被提供至記憶體裝置200的寫入時脈WCK或由記憶體裝置200產生的內部寫入時脈）的工作。換言之，根據發明概念的示例性實施例，寫入時脈WCK可與內部寫入時脈互換使用。
舉例而言，在資料寫入操作期間，記憶體裝置200可與寫入時脈WCK同步地接收寫入資料DQ以及寫入時脈WCK，且記憶體裝置200內的資料接收器可利用寫入時脈WCK接收或鎖存寫入資料DQ。在資料讀取操作期間，記憶體裝置200可在內部產生讀取時脈RDQS。舉例而言，記憶體裝置200可基於寫入時脈WCK產生讀取時脈RDQS。記憶體裝置200可與讀取時脈RDQS同步地將讀取資料DQ傳輸至記憶體控制器100。
為改善記憶體裝置200內的寫入資料DQ的接收效能，需要優化用於鎖存寫入資料DQ的寫入時脈WCK的工作。舉例而言，由記憶體控制器100提供的寫入時脈WCK的工作可因記憶體控制器100與記憶體裝置200之間的通道的影響或在記憶體裝置200內產生的工作畸變而發生形變，且寫入資料DQ的接收效能可因發生形變的工作而劣化。
根據發明概念的示例性實施例，可在記憶體控制器100中執行用於調整寫入時脈WCK及/或讀取時脈RDQS的工作的至少一些操作。舉例而言，寫入時脈WCK及讀取時脈RDQS可用於對齊輸入及輸出的資料DQ，且可藉由記憶體裝置200內的工作調整器210執行寫入時脈WCK及/或讀取時脈RDQS的工作調整。可由記憶體裝置200內的工作監測器220（例如，簡單的監測器電路，例如什穆（shmoo））監測寫入時脈WCK及/或讀取時脈RDQS的工作，且可將監測資訊D_Info自記憶體裝置200提供至記憶體控制器100。
舉例而言，工作調整器210可調整由記憶體控制器100提供的寫入時脈WCK的工作，且工作監測器220可監測被施加至記憶體裝置200中的至少一個節點的寫入時脈WCK的工作。工作監測可包括偵測寫入時脈WCK的邏輯高部分（logic high section）與邏輯低部分（logic low section）之間的比（例如，工作比）的操作，且工作監測器220可產生對應於寫入時脈WCK的所偵測工作比的監測資訊D_Info。換言之，工作監測器220可產生值隨著寫入時脈WCK的工作比被改變而改變的監測資訊D_Info。根據發明概念的示例性實施例，監測資訊D_Info可具有包括多個位元的數位值，且監測資訊D_Info的數位值可根據監測寫入時脈WCK的工作的結果而改變。
當工作調整器210調整被提供至記憶體控制器100的讀取時脈RDQS的工作時，工作監測器220可監測被施加至記憶體裝置200內的至少一個節點的讀取時脈RDQS的工作。根據發明概念的示例性實施例，記憶體裝置200可利用自記憶體控制器100接收的寫入時脈WCK產生至少一個讀取時脈RDQS，且工作監測器220可監測所產生的讀取時脈RDQS的工作並可產生監測資訊D_Info作為監測的結果。
記憶體控制器100的工作控制器110可基於監測資訊D_Info判斷是否需要調整寫入時脈WCK及/或讀取時脈RDQS的工作。舉例而言，當寫入時脈WCK及/或讀取時脈RDQS的工作不適於接收或傳輸資料DQ時，可確定存在工作誤差，且工作控制器110可將用於使工作誤差最小化的控制訊號Ctrl提供至記憶體裝置200。控制訊號Ctrl可被提供至記憶體裝置200內的工作調整器210，且工作調整器210可因應於控制訊號Ctrl調整寫入時脈WCK及/或讀取時脈RDQS的工作。
根據發明概念的示例性實施例，可由記憶體控制器100執行用於進行工作調整的至少一些功能。舉例而言，根據DRAM的LPDDR5規範，在DRAM內不對高速運作的寫入時脈WCK的工作誤差或工作循環誤差進行處理，且提供能夠經由記憶體控制器100進行監測、對比及控制（工作循環調整器DCA）的路徑，且因此可增大記憶體系統10的總效能。
儘管已由圖1中的單個裝置執行了相對於寫入時脈WCK及讀取時脈RDQS二者的工作調整，但可藉由獨立的工作調整器獨立地控制寫入時脈WCK及讀取時脈RDQS各自的工作。圖1所示的寫入時脈WCK或讀取時脈RDQS亦可被稱為記憶體系統10中的資料選通訊號（data strobe signal），且對所述資料選通訊號的工作進行監測。
當記憶體裝置200在內部處理工作誤差時，記憶體控制器100在控制寫入時脈WCK及/或讀取時脈RDQS的工作方面存在限制，且可能無法檢查內部邊限（internal margin）。然而，可解決該些問題，此將在以下進行詳細闡述。
圖2為根據發明概念的示例性實施例，示出圖1所示記憶體系統的操作的方塊圖。將省略對圖2中所示的記憶體系統10與參照圖1所提供者相同或類似的結構及操作的闡述。圖2示出在資料寫入操作中所包括的工作監測及工作調整操作，且亦示出作為獨立組分的自記憶體控制器100提供的寫入時脈WCK以及在記憶體裝置200產生的內部寫入時脈WCK_I。
參照圖1及圖2，記憶體裝置200可包括工作調整器210、工作監測器220、時脈接收器230以及資料接收器240。時脈接收器230可自記憶體控制器100接收與寫入資料DQ同步的寫入時脈WCK，且可將內部寫入時脈WCK_I傳輸至記憶體裝置200內的內部電路。舉例而言，時脈接收器230可藉由對來自記憶體控制器100的寫入時脈WCK進行內部訊號處理而產生內部寫入時脈WCK_I。
由時脈接收器230產生的內部寫入時脈WCK_I可被提供至工作調整器210。工作調整器210可調整內部寫入時脈WCK_I的工作並將經工作調整的內部寫入時脈WCK_I提供至資料接收器240。資料接收器240可與內部寫入時脈WCK_I同步地接收寫入資料DQ。
工作監測器220可自工作調整器210接收內部寫入時脈WCK_I。內部寫入時脈WCK_I可經由記憶體裝置200內的各種路徑傳輸。根據發明概念的示例性實施例，工作監測器220可電性連接至資料接收器240的輸入端，且可監測被提供至資料接收器240的內部寫入時脈WCK_I的工作。
根據發明概念的示例性實施例，寫入資料DQ可包括多個位元，且資料接收器240可包括對應於所述多個位元的多個接收電路。工作調整器210可包括對應於所述多個接收電路的多個工作調整器。內部寫入時脈WCK_I可被提供至所述多個工作調整器中的每一者。此時，工作監測器220可監測被提供至所述多個工作調整器的內部寫入時脈WCK_I中的至少一些內部寫入時脈的工作。換言之，工作監測器220可產生對應於多個工作調整器的多條監測資訊D_Info，且可將所產生的所述多條監測資訊D_Info提供至記憶體控制器100。
根據圖2所示的示例性實施例，可在記憶體控制器100與記憶體裝置200之間形成回饋路徑，且所述回饋路徑可包括經由其傳輸監測資訊D_Info的路徑。舉例而言，可基於記憶體裝置200內的內部寫入時脈WCK_I監測由記憶體控制器100輸出的寫入時脈WCK的工作，且可將監測結果提供至記憶體控制器100。
根據圖1及圖2所示的示例性實施例，記憶體控制器100可確定在記憶體裝置200中使用的寫入時脈WCK的工作狀態，且可由記憶體控制器100執行用於調整寫入時脈WCK的工作的控制操作（例如，產生控制訊號用於控制工作調整的操作）。在此種情形中，記憶體控制器100可確定調整寫入時脈WCK的工作的必要性，並可相應地控制記憶體裝置200以選擇性地執行工作調整操作。舉例而言，記憶體控制器100可對記憶體裝置200的工作調整操作進行賦能或去能，且當對記憶體裝置200的工作調整操作進行去能時，可減小工作調整所消耗的功率。
根據發明概念的此示例性實施例，可在記憶體裝置中包括能夠進行寫入時脈WCK及讀取時脈RDQS的工作誤差校正的工作調整器（或工作循環致動器），且可經由回饋路徑將寫入時脈WCK及讀取時脈RDQS的工作誤差資訊（或藉由工作監測獲得的資訊）提供至記憶體控制器。記憶體控制器可基於所接收的監測資訊執行對比操作（例如，判斷是否需要進行工作調整的對比操作），且可產生用於控制工作調整器的控制訊號以最小化工作誤差。
圖3為根據發明概念的示例性實施例，利用模式暫存器設定（mode register set，MRS）的記憶體系統的方塊圖。
參照圖3，記憶體系統300可包括記憶體控制器310以及記憶體裝置320，且記憶體控制器310可包括工作控制器311。記憶體裝置320可包括工作調整器321、工作監測器322以及MRS 323。工作控制器311、工作調整器321以及工作監測器322的詳細操作與發明概念的上述示例性實施例中所述者相同或類似，且因此將不再對其予以贅述。
可在記憶體控制器310與記憶體裝置320之間經由各種路徑傳輸或接收各種訊號。舉例而言，記憶體裝置320可利用在LPDDRx規範（例如，LPDDR4或LPDDR5）中界定的引腳將監測資訊D_Info傳輸至記憶體控制器310。舉例而言，可經由選自在LPDDRx規範中界定的多個引腳中的至少一個引腳將監測資訊D_Info提供至記憶體控制器310。類似地，可利用在LPDDRx規範（例如，LPDDR4或LPDDR5）中界定的至少一個引腳而將來自記憶體控制器310的控制訊號Ctrl提供至記憶體裝置320。
根據發明概念的示例性實施例，工作監測器322可自記憶體裝置320中的至少一個節點監測寫入時脈WCK的工作，且可將具有多個位元的監測資訊D_Info儲存在MRS 323中。記憶體裝置320可包括一或多個引腳（例如，MRS引腳）用於藉由與記憶體控制器310的通訊將資訊儲存在MRS 323中或自MRS 323讀取資訊，且自MRS 323讀出的監測資訊D_Info可經由MRS引腳被提供至記憶體控制器310。
來自記憶體控制器310的控制訊號Ctrl可經由MRS引腳被提供至記憶體裝置320的MRS 323。舉例而言，控制訊號Ctrl可儲存在MRS 323中，且可自MRS 323讀取控制訊號Ctrl並將控制訊號Ctrl提供至工作調整器321。當工作監測器322監測讀取時脈RDQS的工作時，可將由監測讀取時脈RDQS的工作而產生的監測資訊D_Info儲存在MRS 323中，且可將自MRS 323讀取的監測資訊D_Info經由MRS引腳提供至記憶體控制器310。
圖4為根據發明概念的示例性實施例，操作記憶體裝置的方法的流程圖。
參照圖4，在操作S11中，記憶體裝置可與記憶體控制器通訊，且可接收寫入資料及與寫入資料同步的寫入時脈、以及來自記憶體控制器的寫入命令。記憶體裝置可包括資料接收器及寫入時脈接收器，且資料接收器可與傳輸至記憶體裝置的寫入時脈同步地接收寫入資料。
記憶體裝置可包括根據上述示例性實施例的工作監測器。在操作S12中，工作監測器可監測由寫入時脈接收器輸出的寫入時脈（例如，內部寫入時脈）的工作。舉例而言，寫入時脈可經由記憶體裝置內的各種路徑進行傳輸，且工作監測器可自一或多個路徑的節點接收寫入時脈並監測寫入時脈的工作。
根據發明概念的示例性實施例，在操作S13中，工作監測器可產生數位值根據寫入時脈的工作的變化而變化的監測資訊，且可將由工作監測器產生的所述監測資訊傳輸至記憶體控制器。所述記憶體控制器可基於自記憶體裝置接收的監測資訊而確定記憶體裝置內的寫入時脈的工作比，且亦可判斷寫入時脈的工作是否具有誤差（或判斷寫入時脈的工作是否需要被調整）。記憶體控制器可基於監測資訊產生用於調整記憶體裝置內的寫入時脈的工作的工作控制訊號。
記憶體裝置包括根據上述示例性實施例的工作調整器。在操作S14中，記憶體裝置可自記憶體控制器接收工作控制訊號。在操作S15中，在記憶體裝置內的工作調整器可因應於工作控制訊號而調整寫入時脈的工作。
圖5為根據發明概念的示例性實施例，已被應用相對於讀取時脈的工作監測的記憶體系統的方塊圖。
參照圖5，記憶體系統400可包括記憶體控制器410以及記憶體裝置420，且記憶體控制器410可包括工作控制器411。記憶體裝置420可包括寫入時脈接收器421、第一工作調整器422、讀取時脈產生器423、第二工作調整器424以及工作監測器425。
記憶體控制器410可將寫入資料DQ及寫入時脈WCK與資料寫入命令一起提供至記憶體裝置420。寫入時脈接收器421可接收寫入時脈WCK並將所接收的寫入時脈WCK提供至第一工作調整器422。由第一工作調整器422輸出的寫入時脈WCK可被提供至接收寫入資料DQ的資料接收器。根據上述示例性實施例，工作監測器425可監測由第一工作調整器422輸出（或被提供至資料接收器）的寫入時脈WCK的工作。
隨著記憶體控制器410將讀取命令提供至記憶體裝置420，記憶體裝置420可將讀取資料DQ及與讀取資料DQ同步的讀取時脈RDQS傳輸至記憶體控制器410。讀取時脈產生器423可以各種形式產生讀取時脈RDQS。根據發明概念的示例性實施例，讀取時脈產生器423可利用寫入時脈WCK產生讀取時脈RDQS。舉例而言，讀取時脈產生器423可包括接收寫入時脈WCK的時脈樹，且來自讀取時脈產生器423的讀取時脈RDQS可被提供至第二工作調整器424。記憶體裝置420可更包括傳輸讀取資料DQ的資料傳輸器，且資料傳輸器可與來自讀取時脈產生器423或第二工作調整器424的讀取時脈RDQS同步地將讀取資料DQ傳輸至記憶體控制器410。
根據發明概念的示例性實施例，工作監測器425可更產生監測讀取時脈RDQS的工作的結果。舉例而言，工作監測器425可自讀取時脈產生器423或第二工作調整器424接收讀取時脈RDQS，且可監測讀取時脈RDQS的工作以產生監測結果。因此，工作監測器425可將關於寫入時脈WCK的第一監測資訊D_Info_W以及關於讀取時脈RDQS的第二監測資訊D_Info_R兩者提供至記憶體控制器410。
工作控制器411可基於關於寫入時脈WCK的第一監測資訊D_Info_W輸出第一工作控制訊號Ctrl_W用於調整寫入時脈WCK的工作。工作控制器411亦可基於關於讀取時脈RDQS的第二監測資訊D_Info_R輸出第二工作控制訊號Ctrl_R用於調整讀取時脈RDQS的工作。第二工作調整器424可因應於第二工作控制訊號Ctrl_R調整讀取時脈RDQS的工作。
根據發明概念的此示例性實施例，當記憶體控制器410自記憶體裝置420接收讀取資料DQ時，不需要在記憶體控制器410內調整與讀取資料DQ同步的讀取時脈RDQS的工作，且記憶體控制器410可自記憶體裝置420接收具有針對接收讀取資料DQ而進行優化的工作的讀取時脈RDQS。
舉例而言，若在記憶體控制器410接收其中邏輯高部分與邏輯低部分具有50對50的比的讀取時脈RDQS的情況下優化了資料接收效能，則即使在記憶體裝置420輸出具有此種最優工作比的讀取時脈RDQS時，讀取時脈RDQS的工作比仍可因記憶體控制器410與記憶體裝置420之間的通道的影響而被改變。在此種情形中，可降低記憶體控制器410的讀取資料DQ的接收效能。
然而，根據發明概念的示例性實施例，記憶體裝置420可基於其中已反映出通道的影響的第二工作控制訊號Ctrl_R而調整讀取時脈RDQS的工作，且記憶體控制器410可與具有最優化工作的讀取時脈RDQS同步地接收讀取資料DQ。
圖6為根據發明概念的示例性實施例，在圖5所示的記憶體系統中所包括的記憶體控制器的方塊圖。
參照圖5及圖6，記憶體控制器410可包括工作控制器411以及工作監測器412。根據發明概念的上述示例性實施例，工作控制器411可輸出用於調整寫入時脈WCK的工作的第一工作控制訊號Ctrl_W、以及用於調整讀取時脈RDQS的工作的第二工作控制訊號Ctrl_R。
記憶體控制器410可自記憶體裝置420接收讀取資料DQ以及與讀取資料DQ同步的讀取時脈RDQS，且可與讀取時脈RDQS同步地鎖存讀取資料DQ。如上所述用於監測時脈訊號的工作的工作監測器412可接收讀取時脈RDQS，且可在記憶體控制器410中監測讀取時脈RDQS的工作。
工作控制器411可利用來自記憶體裝置420的第二監測資訊D_Info_R以及來自工作監測器412的第三監測資訊Res_Mor中的至少一者而產生第二工作控制訊號Ctrl_R。舉例而言，工作控制器411可選擇性地使用第二監測資訊D_Info_R以及第三監測資訊Res_Mor中的一者，或可利用第二監測資訊D_Info_R以及第三監測資訊Res_Mor的組合產生第二工作控制訊號Ctrl_R。舉例而言，當自第二監測資訊D_Info_R以及第三監測資訊Res_Mor中的至少一者監測到工作失誤時，可藉由輸出第二工作控制訊號Ctrl_R而調整讀取時脈RDQS的工作。
圖7為根據發明概念的示例性實施例的記憶體系統的方塊圖。圖7示出作為記憶體裝置的DRAM作為在其中對寫入時脈及讀取時脈執行工作監測的實例。
參照圖7，記憶體系統500可包括記憶體控制器510以及記憶體裝置520，且記憶體控制器510及記憶體裝置520中的每一者可包括與記憶體操作相關的各種組件。舉例而言，記憶體控制器510可包括時脈訊號傳輸器（TX）512、資料傳輸器（TX）513、資料接收器（RX）514、讀取時脈接收器（RX）515以及工作控制器511。
記憶體裝置520可包括用於接收寫入時脈WCK的寫入時脈接收器（RX）521、用於接收寫入資料DQ的資料接收器（RX）522、用於傳輸讀取資料DQ的資料傳輸器（TX）523、以及用於傳輸讀取時脈RDQS的讀取時脈傳輸器（TX）524。當記憶體裝置520接收具有多個平行的位元的寫入資料DQ時，記憶體控制器510的資料傳輸器513可包括多個傳輸電路，且記憶體裝置520的資料接收器522可包括多個接收電路。當記憶體裝置520輸出具有多個平行的位元的讀取資料DQ時，記憶體控制器510的資料接收器514可包括多個接收電路，且記憶體裝置520的資料傳輸器523可包括多個傳輸電路。
記憶體裝置520可更包括一或多個工作調整器（DCA_1至DCA_4）525_1至525_4、時脈樹526以及工作監測器527。以與上述示例性實施例相同或類似的方式，工作調整器525_1至525_4中的每一者可因應於自記憶體控制器510接收的控制訊號Ctrl_W及Ctrl_R而對所接收的時脈訊號執行工作調整操作。根據上述示例性實施例，工作監測器527可監測被施加至記憶體裝置520內的至少一個節點的時脈訊號的工作，並產生監測資訊作為所述監測的結果。舉例而言，所述監測資訊可具有m個位元的數位值（m_bit）。
在記憶體控制器510及記憶體裝置520中的每一者中所包括的資料接收器可包括正反器（flip-flop，F/F），所述正反器與時脈訊號同步地鎖存資料DQ。舉例而言，記憶體控制器510的資料接收器514可因應於讀取時脈RDQS鎖存讀取資料DQ，且記憶體裝置520的資料接收器522可因應於寫入時脈WCK鎖存寫入資料DQ。
根據發明概念的示例性實施例，工作調整器525_1至525_4可對應於上述各種傳輸器及接收器排列。舉例而言，工作調整器525_1至525_4可包括用於調整由寫入時脈接收器521輸出的寫入時脈WCK的工作的工作調整器525_1、用於調整提供至資料接收器522的寫入時脈WCK的工作的工作調整器525_2、用於調整提供至資料傳輸器523的讀取時脈RDQS的工作的工作調整器525_3、以及用於調整提供至讀取時脈傳輸器524的讀取時脈RDQS的工作的工作調整器525_4。如上所述，當寫入資料DQ及讀取資料DQ中的每一者包括多個位元時，工作調整器525_2可包括對應於多個接收電路的多個工作調整器，且工作調整器525_3可包括對應於多個傳輸電路的多個工作調整器。
寫入時脈WCK可被提供至時脈樹526，且可經由時脈樹526被提供至記憶體裝置520內的各種節點。工作監測器527可經由記憶體裝置520內的各種節點監測寫入時脈WCK以及讀取時脈RDQS的工作。舉例而言，圖7示出其中工作監測器527經由節點a監測寫入時脈WCK的工作且經由節點b監測讀取時脈RDQS的工作的實例。
寫入時脈WCK可經由節點a被提供至資料接收器522，且可用於鎖存寫入資料DQ。此時，工作監測器527可監測寫入時脈WCK的工作以提供第一監測資訊D_Info_W。舉例而言，第一監測資訊D_Info_W可包括m個位元的資訊。
在資料讀取操作期間，可經由時脈樹526將基於寫入時脈WCK的訊號作為讀取時脈RDQS提供至讀取時脈傳輸器524，且讀取時脈傳輸器524可將讀取時脈RDQS傳輸至記憶體控制器510。工作監測器527可藉由監測讀取時脈RDQS的工作而提供包括m個位元的資訊的第二監測資訊D_Info_R。
儘管圖7示出其中經由節點a及節點b監測寫入時脈WCK及讀取時脈RDQS的工作的實例，但發明概念並非僅限於此。如上所述，可經由記憶體裝置520內的各種節點監測寫入時脈WCK及讀取時脈RDQS的工作。舉例而言，可經由節點c監測由工作調整器525_1輸出的寫入時脈WCK的工作。舉例而言，由於被提供至資料接收器522以接收寫入資料DQ的寫入時脈WCK、以及被提供至資料傳輸器523以輸出讀取資料DQ的讀取時脈RDQS可基於由工作調整器525_1輸出的寫入時脈WCK而自時脈樹526產生，因此對由工作調整器525_1輸出的寫入時脈WCK的工作監測結果可共同用於調整寫入時脈WCK及讀取時脈RDQS的工作。
為監測讀取時脈RDQS的工作，可監測經由節點d由時脈樹526輸出的讀取時脈RDQS的工作，或可監測經由節點e由工作調整器525_3輸出的讀取時脈RDQS的工作。
記憶體控制器510的工作控制器511可基於所接收的多條監測資訊D_Info_W及D_Info_R偵測寫入時脈WCK及讀取時脈RDQS的工作誤差，且可將用於最小化工作誤差的控制訊號Ctrl提供至記憶體裝置520。舉例而言，工作控制器511可基於關於寫入時脈WCK的第一監測資訊D_Info_W來產生第一工作控制訊號Ctrl_W，且第一工作控制訊號Ctrl_W可被提供至調整寫入時脈WCK的工作的工作調整器（例如，525_1及525_2）。
工作控制器511亦可基於關於讀取時脈RDQS的第二監測資訊D_Info_R而產生第二工作控制訊號Ctrl_R。舉例而言，工作控制器511可利用第二監測資訊D_Info_R產生第二工作控制訊號Ctrl_R，且第二工作控制訊號Ctrl_R可被提供至調整讀取時脈RDQS的工作的工作調整器（例如，525_3及525_4）。作為另一選擇，如在發明概念的上述實施例中，工作控制器511可藉由直接監測讀取時脈RDQS的工作而產生第二工作控制訊號Ctrl_R。作為另一選擇，工作控制器511可基於自動地監測讀取時脈RDQS的工作的結果與由記憶體裝置520提供的第二監測資訊D_Info_R的組合而產生第二工作控制訊號Ctrl_R。
可以各種方式執行根據發明概念的示例性實施例的工作監測操作，而無需將圖7所示的組件限制於如上所述的操作及配置。舉例而言，可經由記憶體裝置520中的各種節點執行監測，且工作調整器525_1至525_4可以各種方式進行分組且可執行工作調節操作。舉例而言，可監測對應於工作調整器525_1至525_4中的每一者的節點的時脈訊號的工作，且基於此，工作調整器525_1至525_4中的每一者可因應於單獨的控制訊號而執行工作調整操作。作為另一選擇，工作調整器525_1至525_4可被分組成與資料寫入操作相關的工作調整器（例如，525_1及525_2）以及與資料讀取操作相關的工作調整器（例如，525_3及525_4），可監測對應於每一組的節點的時脈訊號的工作，且每一組工作調整器525_1至525_4可執行工作調整操作。
作為另一選擇，由於寫入時脈WCK如上所述經由工作調整器525_1被提供至記憶體裝置520，因此可僅監測連接至工作調整器525_1的一個節點的時脈訊號的工作，且因此可以僅控制工作調整器525_1的工作調整操作的形式達成記憶體裝置520。
圖8為根據發明概念的示例性實施例的記憶體系統的方塊圖。圖8示出其中記憶體控制器控制工作監測操作的週期及/或對工作監測操作進行賦能的實例。對圖8所示記憶體系統600與以上參照上述示例性實施例給出者相同或類似的組件及操作將不再予以贅述。
參照圖8，記憶體系統600可包括記憶體控制器610以及記憶體裝置620。記憶體控制器610可包括工作控制器611、工作監測器612、時脈訊號傳輸器（TX）613、資料傳輸器（TX）614、資料接收器（RX）615、讀取時脈接收器（RX）616以及命令傳輸器（TX）617。記憶體裝置620可包括訊號傳輸/接收區塊621、工作調整器區塊622、時脈樹623、工作監測器624、MRS 625、工作調整器控制器626、命令接收器（RX）627以及工作監測控制器628。如以上在發明概念的上述示例性實施例中所述，訊號傳輸/接收區塊621可包括接收寫入時脈WCK的接收器（RX）、接收寫入資料DQ的接收器（RX）、輸出讀取資料DQ的傳輸器（TX）以及輸出讀取時脈RDQS的傳輸器（TX）。
在平行地傳輸或接收P個位元的資料DQ的情形中，接收寫入資料DQ的接收器可包括P個接收電路，且輸出讀取資料DQ的傳輸器可包括P個傳輸電路。P個工作調整器DCA_2[1:P]可對應於P個接收電路排列，且P個工作調整器DCA_3[1:P]可對應於P個傳輸電路排列。儘管圖8示出其中工作監測器624連接至時脈樹623的輸出端子且執行監測的實例，但工作監測器624可經由記憶體裝置620內的各種節點執行監測，如上所述。
根據上述示例性實施例，MRS 625可儲存藉由監測寫入時脈WCK的工作及/或讀取時脈RDQS的工作而獲得的監測資訊D_Info，且亦可儲存由記憶體控制器610提供的控制訊號Ctrl。工作調整器控制器626可基於自MRS 625讀取的監測資訊D_Info而控制工作調整器區塊622，且工作調整器區塊622中所包括的工作調整器可在工作調整器控制器626的控制下執行工作調整操作。
記憶體控制器610可基於監測資訊D_Info判斷時脈訊號是否具有最優工作，且根據所述判斷的結果可輸出控制命令CMD用於控制記憶體裝置620中執行的監測操作及工作調整操作。工作監測控制器628可因應於控制命令CMD控制工作監測器624的操作。根據發明概念的示例性實施例，記憶體裝置620可包括藉由對來自記憶體控制器610的各種類型的命令進行解碼而控制記憶體操作的命令解碼器，且工作監測控制器628可為對應於命令解碼器的組件或可包括在命令解碼器中。
工作監測控制器628可根據各種方法因應於控制命令CMD而控制工作監測器624的操作。舉例而言，當時脈訊號的工作適於鎖存資料時，工作監測器624可將工作監測的週期設定為長或可在工作監測控制器628的控制下對工作監測進行去能。記憶體控制器610可根據較所設定的週期長的週期檢查儲存於MRS 625中的監測資訊D_Info，且可基於所檢查的監測資訊D_Info而輸出控制訊號Ctrl。作為另一選擇，記憶體控制器610可在對記憶體裝置620中的工作監測操作進行去能之後的特定時間點或任意時間點對工作監測操作進行賦能，且可根據上述示例性實施例產生並輸出控制訊號Ctrl。
圖9及圖10為示出根據發明概念的示例性實施例的記憶體系統的方塊圖。
參照圖9，記憶體系統700可包括記憶體控制器710以及記憶體裝置720，且記憶體控制器710可包括工作控制器711。記憶體裝置720可包括：寫入工作調整器區塊721，包括用於調整寫入時脈WCK的工作的一或多個工作調整器；讀取工作調整器區塊722，包括用於調整讀取時脈RDQS的工作的一或多個工作調整器；以及工作監測器723。如上所述，寫入時脈WCK可被提供至記憶體裝置720，讀取時脈RDQS可被提供至記憶體控制器710，且資料DQ可在記憶體控制器710與記憶體裝置720之間交換。
記憶體裝置720內的多個工作調整器可被分組成寫入工作調整器區塊721以及讀取工作調整器區塊722。工作監測器723可經由與寫入工作調整器區塊721以及讀取工作調整器區塊722相關的節點而監測寫入時脈WCK及讀取時脈RDQS的工作，產生關於寫入時脈WCK的第一監測資訊D_Info_W以及關於讀取時脈RDQS的第二監測資訊D_Info_R，並將所產生的第一監測資訊D_Info_W以及所產生的第二監測資訊D_Info_R提供至記憶體控制器710。工作控制器711可將上述第一工作控制訊號Ctrl_W以及上述第二工作控制訊號Ctrl_R提供至記憶體裝置720。寫入工作調整器區塊721內的多個工作調整器可因應於第一工作控制訊號Ctrl_W而執行工作調整操作，且讀取工作調整器區塊722內的多個工作調整器可因應於第二工作控制訊號Ctrl_R而執行工作調整操作。
參照圖10，記憶體系統800可包括記憶體控制器810以及記憶體裝置820，其中記憶體控制器810可包括工作控制器811，且記憶體裝置820可包括多個（例如，A個）寫入工作調整器DCA_W1至DCA_WA、多個（例如，B個）讀取工作調整器DCA_R1至DCA_RB、以及工作監測器823。
工作監測器823可經由與寫入工作調整器DCA_W1至DCA_WA以及讀取工作調整器DCA_R1至DCA_RB中的每一者相關的節點（例如，連接至工作調整器的輸出端子的節點）監測寫入時脈WCK的工作以及讀取時脈RDQS的工作，並產生監測資訊作為監測的結果。因此，監測資訊可包括與A個寫入工作調整器DCA_W1至DCA_WA相關的多條第一監測資訊D_Info_W（1~A）以及與B個讀取工作調整器DCA_R1至DCA_RB相關的多條第二監測資訊D_Info_R（1~B）。記憶體控制器810的工作控制器811可基於所述多條第一監測資訊D_Info_W（1~A）以及第二監測資訊D_Info_R（1~B）產生第一工作控制訊號Ctrl_W及第二工作控制訊號Ctrl_R用於控制寫入工作調整器DCA_W1至DCA_WA以及讀取工作調整器DCA_R1至DCA_RB。
圖11為根據發明概念的示例性實施例，操作記憶體裝置的方法的流程圖。圖11示出其中記憶體裝置監測寫入時脈的工作以及讀取時脈的工作的實例。
參照圖11，在操作S21中，記憶體裝置可與記憶體控制器通訊，且可與來自記憶體控制器的寫入命令一起自記憶體控制器接收寫入資料以及與寫入資料同步的寫入時脈。記憶體裝置可藉由相對於寫入時脈進行處理而產生在本文中使用的各種類型的時脈訊號。舉例而言，在操作S22中，記憶體裝置可自寫入時脈產生讀取時脈。
記憶體裝置可包括監測時脈訊號的工作的工作監測器，且工作監測器可自記憶體裝置中的各種節點中的至少一些節點接收寫入時脈及讀取時脈。在操作S23中，工作監測器可根據上述示例性實施例監測寫入時脈的工作及讀取時脈的工作。在操作S24中，記憶體裝置可將藉由監測寫入時脈的工作而獲得的第一監測資訊以及藉由監測讀取時脈的工作而獲得的第二監測資訊傳輸至記憶體控制器。在操作S25中，記憶體裝置可自記憶體控制器接收基於第一監測結果而產生的寫入時脈控制訊號、以及基於第二監測結果而產生的讀取時脈控制訊號。在操作S26中，記憶體裝置可包括根據上述示例性實施例的工作調整器，且記憶體裝置可因應於自記憶體控制器接收的控制訊號而調整寫入時脈的工作以及讀取時脈的工作。
圖12為根據發明概念的示例性實施例，示出儲存在MRS中的資訊的表格，且圖13A及圖13B為根據發明概念的示例性實施例，示出根據圖12所示的資訊執行工作調整的工作調整器的電路圖。
參照圖12，MRS可將工作監測資訊及控制訊號儲存於多個欄位OP[0]至OP[n+2]中。舉例而言，所述多個欄位OP[0]至OP[n+2]中的第一欄位OP[n+1]及OP[n+2]可儲存根據上述示例性實施例的工作監測資訊，且剩餘的第二欄位OP[0]至OP[n]可儲存根據上述示例性實施例的控制訊號。
舉例而言，記憶體裝置內的工作監測器可監測時脈訊號（例如，寫入時脈及/或讀取時脈）的工作，並將對應於兩個位元的監測資訊儲存於第一欄位OP[n+1]及OP[n+2]中。舉例而言，當時脈訊號的邏輯低部分大於其邏輯高部分時，可將為「1」的值儲存於欄位OP[n+2]中，且當時脈訊號的邏輯高部分大於其邏輯低部分時，可將為「1」的值儲存於欄位OP[n+1]中。
記憶體控制器可接收第一欄位OP[n+1]及OP[n+2]的監測資訊，且可基於所接收的監測資訊產生對應於n個位元的控制訊號。由於對應於n個位元的控制訊號能夠控制時脈訊號的工作調整量，因此控制訊號可被稱為DCA權重。當時脈訊號的邏輯低部分大於其邏輯高部分時，DCA權重可包括控制資訊用於增大時脈訊號的邏輯高部分，且當時脈訊號的邏輯高部分大於其邏輯低部分時，DCA權重可包括控制資訊用於增大時脈訊號的邏輯低部分。舉例而言，DCA權重中的至少一個位元可包括表示是否增大邏輯高部分的工作還是增大邏輯低部分的工作的極性資訊（polarity information）。圖12示出其中欄位OP[n]儲存有極性資訊（DCA極性）的實例。
圖13A及圖13B示出在其中調整寫入時脈WCK的工作的實例。參照圖13A及圖13B，可以各種方式根據儲存於第二欄位OP[0]至OP[n-1]中的DCA權重來調整寫入時脈WCK的工作。舉例而言，參照圖13A，工作調整器可包括彼此並聯的多個電晶體，且可根據DCA權重控制所述多個電晶體的開關。舉例而言，圖13A示出其中由於根據DCA權重調整電晶體的尺寸而執行工作調整的實例。
隨著啟動賦能訊號ON及ONB，可執行工作調整操作，且由於根據DCA權重調整了電流由此穿過的電晶體的大小，可調整寫入時脈WCK的工作。
參照圖13B，可對應於所述多個電晶體排列電流源，且可根據DCA權重接通所述多個電晶體中的一些電晶體。分別流經輸出端子OUT及OUTB的電流量可根據電晶體的接通狀態變化，且因此可調整寫入時脈WCK的工作。
圖14為根據發明概念的示例性實施例，示出用於工作監測操作中的時脈訊號的波形圖，且圖15為根據發明概念的示例性實施例的工作監測器的方塊圖。
參照圖14及圖15，由記憶體控制器提供的寫入時脈（例如，外部寫入時脈EXT_WCK）可在記憶體裝置內經歷內部處理操作，且可自外部寫入時脈EXT_WCK產生至少一個內部寫入時脈。圖14示出二個內部寫入時脈WCK/2_0及WCK/2_90，所述二個內部寫入時脈WCK/2_0及WCK/2_90各自具有為外部寫入時脈EXT_WCK的頻率的一半的頻率且具有彼此不同的相位，且可利用內部寫入時脈WCK/2_0及WCK/2_90鎖存記憶體控制器的寫入命令。
可利用內部寫入時脈WCK/2_0及WCK/2_90執行根據發明概念的示例性實施例的工作監測操作。舉例而言，可將內部寫入時脈WCK/2_0及WCK/2_90提供至工作監測器，且工作監測器可包括多個延遲電路以及多個比較器。內部寫入時脈WCK/2_0及WCK/2_90可經由多個延遲電路依序延遲，且可將經由延遲電路輸出的時脈訊號彼此進行比較。
舉例而言，可藉由將內部寫入時脈WCK/2_0及WCK/2_90的邏輯狀態彼此進行比較同時調整內部寫入時脈WCK/2_0及WCK/2_90的延遲而監測外部寫入時脈EXT_WCK的工作。外部寫入時脈EXT_WCK的邏輯高部分大於其邏輯低部分時的比較結果與邏輯低部分大於邏輯高部分時的比較結果可具有不同的值。可向工作決策器提供i個對比器的比較結果，且工作決策器可利用所述比較結果根據上述示例性實施例產生監測資訊D_Info。
圖16為根據發明概念的示例性實施例，包括記憶體系統的電子裝置的方塊圖。
電子裝置900可對應於資料處理系統且可包括應用處理器（AP）910以及記憶體裝置920。應用處理器910可利用系統晶片（system on chip，SoC）實作。系統晶片可包括已被應用具有某一匯流排標準的協定的系統匯流排，且可包括連接至系統匯流排的各種類型的智慧財產（Intellectual Property，IP）裝置。可應用藉由高階RISC機器（Advanced RISC Machine，ARM）的高階微控制器匯流排架構（Advanced Microcontroller Bus Architecture，AMBA）協定作為系統匯流排的標準。利用AMBA協定的匯流排的實例可包括高階高效能匯流排（Advanced High-Performance Bus，AHB）、高階周邊匯流排（Advanced Peripheral Bus，APB）、高階可擴展介面（Advanced eXtensible Interface，AXI）、AXI4以及AXI連貫性擴展（AXI Coherency Extensions，ACE）。除此之外，亦可應用其他類型的協定，例如由超音速公司（SONICs Inc.）提供的uNetwork、由國際商業機器公司（IBM）提供的核心連接（CoreConnect）以及由OCP-IP提供的開放核心協定（Open Core Protocol）。
應用處理器910可包括記憶體控制模組911、處理器912（例如，中央處理裝置）以及操作記憶體913。儘管圖16示出單個處理器912，但應用處理器910可包括各種類型的處理器。操作記憶體913可儲存指令用於控制電子裝置900的整體操作。應用處理器910可更包括數據機處理器作為組件用於控制數據機通訊功能。在此種情形中，應用處理器910可被稱為ModAP。
根據上述示例性實施例，記憶體控制模組911可包括工作控制器911_1，且記憶體裝置920可包括胞元陣列921、工作調整器922以及工作監測器923。記憶體裝置920可根據上述示例性實施例執行工作監測操作，且工作監測器923可監測寫入時脈WCK的工作及/或讀取時脈RDQS的工作，並產生監測資訊D_Info作為監測的結果。根據上述示例性實施例，記憶體控制模組911可基於監測資訊D_Info產生控制訊號Ctrl用於優化時脈訊號的工作，且記憶體裝置920的工作調整器922可因應於控制訊號Ctrl執行工作調整操作。
儘管已參照發明概念的示例性實施例特別示出並闡述了發明概念，但此項技術中具有通常知識者將理解，在不背離由以下申請專利範圍所述的發明概念的精神及範圍的條件下可作出各種形式及細節上的變化。
10‧‧‧記憶體系統 100‧‧‧記憶體控制器 110‧‧‧工作控制器 200‧‧‧記憶體裝置 210‧‧‧工作調整器 220‧‧‧工作監測器 230‧‧‧時脈接收器 240‧‧‧資料接收器 300‧‧‧記憶體系統 310‧‧‧記憶體控制器 311‧‧‧工作控制器 320‧‧‧記憶體裝置 321‧‧‧工作調整器 322‧‧‧工作監測器 323‧‧‧模式暫存器設定（MRS） 400‧‧‧記憶體系統 410‧‧‧記憶體控制器 411‧‧‧工作控制器 412‧‧‧工作監測器 420‧‧‧記憶體裝置 421‧‧‧寫入時脈接收器 422‧‧‧第一工作調整器 423‧‧‧讀取時脈產生器 424‧‧‧第二工作調整器 425‧‧‧工作監測器 500‧‧‧記憶體系統 510‧‧‧記憶體控制器 511‧‧‧工作控制器 512‧‧‧時脈訊號傳輸器（TX） 513‧‧‧資料傳輸器（TX） 514‧‧‧資料接收器（RX） 515‧‧‧讀取時脈接收器（RX） 520‧‧‧記憶體裝置 521‧‧‧寫入時脈接收器（RX） 522‧‧‧資料接收器（RX） 523‧‧‧資料傳輸器（TX） 524‧‧‧讀取時脈傳輸器（TX） 525_1、525_2、525_3、525_4‧‧‧工作調整器 526‧‧‧時脈樹 527‧‧‧工作監測器 600‧‧‧記憶體系統 610‧‧‧記憶體控制器 611‧‧‧工作控制器 612‧‧‧工作監測器 613‧‧‧時脈訊號傳輸器（TX） 614‧‧‧資料傳輸器（TX） 615‧‧‧資料接收器（RX） 616‧‧‧讀取時脈接收器（RX） 617‧‧‧命令傳輸器（TX） 620‧‧‧記憶體裝置 621‧‧‧訊號傳輸/接收區塊 622‧‧‧工作調整器區塊 623‧‧‧時脈樹 624‧‧‧工作監測器 625‧‧‧模式暫存器設定（MRS） 626‧‧‧工作調整器控制器 627‧‧‧命令接收器（RX） 628‧‧‧工作監測控制器 700‧‧‧記憶體系統 710‧‧‧記憶體控制器 711‧‧‧工作控制器 720‧‧‧記憶體裝置 721‧‧‧寫入工作調整器區塊 722‧‧‧讀取工作調整器區塊 723‧‧‧工作監測器 800‧‧‧記憶體系統 810‧‧‧記憶體控制器 811‧‧‧工作控制器 820‧‧‧記憶體裝置 823‧‧‧工作監測器 900‧‧‧電子裝置 910‧‧‧應用處理器（AP） 911‧‧‧記憶體控制模組 911_1‧‧‧工作控制器 912‧‧‧處理器 913‧‧‧操作記憶體 920‧‧‧記憶體裝置 921‧‧‧胞元陣列 922‧‧‧工作調整器 923‧‧‧工作監測器 a、b、c、d、e‧‧‧節點 CMD‧‧‧控制命令 Ctrl‧‧‧控制訊號 Ctrl_R‧‧‧第二工作控制訊號/控制訊號 Ctrl_W‧‧‧第一工作控制訊號/控制訊號 DCA_1、DCA_2、DCA_2[1:P]、DCA_3、DCA_3[1:P]、DCA_4、DCA_W1、DCA_WA、DCA_R1、DCA_RB‧‧‧工作調整器 DQ‧‧‧資料/讀取資料/寫入資料 D_Info‧‧‧監測資訊 D_Info_R、D_Info_R（1~B）‧‧‧第二監測資訊/監測資訊 D_Info_W、D_Info_W（1~A）‧‧‧第一監測資訊/監測資訊 EXT_WCK‧‧‧外部寫入時脈 HOST‧‧‧主機 m_bit‧‧‧m個位元的數位值 ON、ONB‧‧‧賦能訊號 OP[0]、OP[n]、OP[n-1]、OP[n-2]‧‧‧第二欄位/欄位 OP[n+1]、OP[n+2]‧‧‧第一欄位/欄位 OUT、OUTB‧‧‧輸出端子 RDQS‧‧‧讀取時脈 Res_Mor‧‧‧第三監測資訊 S11、S12、S13、S14、S15、S21、S22、S23、S24、S25、S26‧‧‧操作 WCK、WCKB‧‧‧寫入時脈 WCK/2_0、WCK/2_90、WCK_I‧‧‧內部寫入時脈
藉由參照附圖詳細闡述發明概念的示例性實施例，將更清晰地理解發明概念的上述及其他特徵。 圖1為根據發明概念的示例性實施例，包括記憶體裝置的記憶體系統的方塊圖。 圖2為根據發明概念的示例性實施例，示出圖1所示記憶體系統的操作的方塊圖。 圖3為根據發明概念的示例性實施例，利用模式暫存器設定（mode register set，MRS）的記憶體系統的方塊圖。 圖4為根據發明概念的示例性實施例，操作記憶體裝置的方法的流程圖。 圖5為根據發明概念的示例性實施例，已被應用相對於讀取時脈的工作監測的記憶體系統的方塊圖。 圖6為根據發明概念的示例性實施例，在圖5所示的記憶體系統中所包括的記憶體控制器的方塊圖。 圖7為根據發明概念的示例性實施例的記憶體系統的方塊圖。 圖8為根據發明概念的示例性實施例的記憶體系統的方塊圖。 圖9及圖10為示出根據發明概念的示例性實施例的記憶體系統的方塊圖。 圖11為根據發明概念的示例性實施例，操作記憶體裝置的方法的流程圖。 圖12為根據發明概念的示例性實施例，示出儲存在MRS中的資訊的表格。 圖13A及圖13B為根據發明概念的示例性實施例，示出根據圖12所示的資訊執行工作調整的工作調整器的電路圖。 圖14為根據發明概念的示例性實施例，示出用於工作監測操作中的時脈訊號的波形圖。 圖15為根據發明概念的示例性實施例的工作監測器的方塊圖。 圖16為根據發明概念的示例性實施例，包括記憶體系統的電子裝置的方塊圖。
10‧‧‧記憶體系統
100‧‧‧記憶體控制器
110‧‧‧工作控制器
200‧‧‧記憶體裝置
210‧‧‧工作調整器
220‧‧‧工作監測器
Ctrl‧‧‧控制訊號
DQ‧‧‧資料/讀取資料/寫入資料
D_Info‧‧‧監測資訊
HOST‧‧‧主機
RDQS‧‧‧讀取時脈
WCK‧‧‧寫入時脈

Claims (25)

  1. 一種記憶體裝置，包括：時脈接收器，被配置成自記憶體控制器接收寫入時脈，所述寫入時脈用於在資料寫入操作期間接收寫入資料；工作監測器，被配置成藉由監測所述寫入時脈的工作而產生第一監測資訊；以及工作調整器，被配置成因應於工作控制訊號而調整所述寫入時脈的所述工作並輸出經調整的寫入時脈，其中所述記憶體裝置將所述第一監測資訊提供至所述記憶體控制器，並自所述記憶體控制器接收利用所述第一監測資訊產生的所述工作控制訊號。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一監測資訊根據所述寫入時脈的工作而具有不同數位值。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述工作監測器連接至所述工作調整器的輸出端子並被進一步配置成監測所述經調整的寫入時脈的工作。
  4. 如申請專利範圍第1項所述的記憶體裝置，更包括被配置成接收所述寫入資料的資料接收器，其中所述經調整的寫入時脈被提供至所述資料接收器的輸入端子，且所述工作監測器連接至所述資料接收器的所述輸入端子並被 進一步配置成監測被提供至所述資料接收器的所述經調整的寫入時脈的工作。
  5. 如申請專利範圍第1項所述的記憶體裝置，更包括模式暫存器設定，所述模式暫存器設定被配置成將用於設定操作的模式暫存器資訊儲存在所述記憶體裝置內，其中所述工作監測器被進一步配置成將所產生的所述第一監測資訊儲存在所述模式暫存器設定中。
  6. 如申請專利範圍第5項所述的記憶體裝置，其中自所述記憶體控制器接收的所述工作控制訊號儲存在所述模式暫存器設定中。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述記憶體裝置更包括用於轉移儲存於所述模式暫存器設定中或自所述模式暫存器設定讀出的資訊的模式暫存器設定引腳，且所述記憶體裝置與所述記憶體控制器通訊以經由所述模式暫存器設定引腳轉移所述第一監測資訊及所述工作控制訊號中的至少一者。
  8. 如申請專利範圍第1項所述的記憶體裝置，更包括：讀取時脈產生器，被配置成利用由所述時脈接收器輸出的所述寫入時脈產生讀取時脈，所述讀取時脈用於在資料讀取操作期間輸出讀取資料；以及讀取時脈工作調整器，被配置成調整所述讀取時脈的工作， 其中所述工作監測器更被配置成藉由監測所述讀取時脈的所述工作而進一步產生關於所述讀取時脈的第二監測資訊。
  9. 如申請專利範圍第8項所述的記憶體裝置，更包括讀取時脈傳輸器，所述讀取時脈傳輸器被配置成將所述讀取時脈傳輸至所述記憶體控制器，其中所述工作監測器被進一步配置成監測被提供至所述讀取時脈傳輸器的輸入端子的所述讀取時脈的所述工作。
  10. 如申請專利範圍第1項所述的記憶體裝置，更包括：多個資料接收器，各自被配置成與所述寫入時脈同步地接收所述寫入資料；以及多個第一工作調整器，對應於所述多個資料接收器排列，其中所述工作監測器更被配置成進一步監測被提供至所述多個資料接收器中的至少一些資料接收器的所述寫入時脈的所述工作。
  11. 如申請專利範圍第10項所述的記憶體裝置，更包括：讀取時脈產生器，被配置成產生用於在資料讀取操作期間輸出讀取資料的讀取時脈；多個資料傳輸器，各自被配置成與所述讀取時脈同步地輸出所述讀取資料；以及多個第二工作調整器，對應於所述多個資料傳輸器排列，其中所述工作監測器更被配置成進一步監測被提供至所述多個資料傳輸器中的至少一些資料傳輸器的所述讀取時脈的工作。
  12. 一種記憶體裝置，包括：時脈接收器，被配置成自記憶體控制器接收時脈訊號；第一工作調整器，被配置成自所述時脈接收器接收所述時脈訊號並對所接收的所述時脈訊號執行工作調整；時脈樹，被配置成利用自所述第一工作調整器接收的所述時脈訊號產生用於接收寫入資料的一或多個寫入時脈；一或多個資料接收器，各自被配置成與所述一或多個寫入時脈中的每一者同步地接收所述寫入資料；一或多個第二工作調整器，對應於所述一或多個資料接收器排列且被配置成調整被提供至所述一或多個資料接收器的所述一或多個寫入時脈的工作；以及工作監測器，被配置成監測所述時脈訊號與所述一或多個寫入時脈中的至少一者的工作，並將作為所述監測的結果的第一監測資訊提供至所述記憶體控制器。
  13. 如申請專利範圍第12項所述的記憶體裝置，其中所述記憶體裝置基於所述第一監測資訊自所述記憶體控制器接收工作控制訊號，且所述第一工作調整器及所述一或多個第二工作調整器中的至少一者被進一步配置成因應於自所述記憶體控制器接收的所述工作控制訊號而執行工作調整操作。
  14. 如申請專利範圍第12項所述的記憶體裝置，其中所述工作監測器被進一步配置成監測由所述第一工作調整器輸出的所 述時脈訊號的工作。
  15. 如申請專利範圍第12項所述的記憶體裝置，其中所述工作監測器被進一步配置成監測由所述一或多個第二工作調整器輸出的所述一或多個寫入時脈的工作。
  16. 如申請專利範圍第12項所述的記憶體裝置，其中所述時脈樹更被配置成利用自所述第一工作調整器接收的所述時脈訊號進一步產生用於輸出讀取資料的一或多個讀取時脈，且所述記憶體裝置更包括：一或多個資料傳輸器，各自被配置成與所述一或多個讀取時脈中的每一者同步地輸出所述讀取資料；以及一或多個第三工作調整器，對應於所述一或多個資料傳輸器排列，且被配置成調整被提供至所述一或多個資料傳輸器的所述一或多個讀取時脈的工作。
  17. 如申請專利範圍第16項所述的記憶體裝置，其中所述工作監測器更被配置成藉由監測所述一或多個讀取時脈的所述工作而進一步產生關於所述一或多個讀取時脈的第二監測資訊。
  18. 如申請專利範圍第17項所述的記憶體裝置，其中所述工作監測器被進一步配置成監測由所述一或多個第三工作調整器輸出的所述一或多個讀取時脈的所述工作。
  19. 如申請專利範圍第12項所述的記憶體裝置，其中所述第一監測資訊包括多個位元，所述多個位元各自的值根據監測工 作而變化。
  20. 如申請專利範圍第12項所述的記憶體裝置，其中所述第一工作調整器及所述一或多個第二工作調整器中的至少一者的工作調整操作因應於自所述記憶體控制器接收的控制命令而被賦能或去能。
  21. 一種記憶體系統，包括記憶體控制器，所述記憶體控制器包括：一或多個資料傳輸器，被配置成輸出寫入資料；寫入時脈傳輸器，被配置成與所述寫入資料同步地輸出寫入時脈；以及工作控制器，被配置成自外部源接收表示監測所述寫入時脈的工作的結果的第一監測資訊，基於所述第一監測資訊判斷被提供至所述外部源的所述寫入時脈是否具有工作誤差，並產生用於調整輸出至所述外部源的所述寫入時脈的所述工作的第一工作控制訊號。
  22. 如申請專利範圍第21項所述的記憶體系統，更包括與所述記憶體控制器通訊的記憶體裝置，其中所述記憶體控制器被配置成自所述記憶體裝置接收所述第一監測資訊，並將所述第一工作控制訊號提供至所述記憶體裝置以調整所述記憶體裝置內的所述寫入時脈的所述工作。
  23. 如申請專利範圍第22項所述的記憶體系統，其中所述記憶體裝置包括： 工作調整器，被配置成對自所述記憶體控制器接收的所述寫入時脈執行工作調整；以及工作監測器，被配置成藉由監測傳輸至所述記憶體裝置的所述寫入時脈的所述工作而產生所述第一監測資訊，且所述工作調整器更被配置成因應於自所述記憶體控制器接收的所述第一工作控制訊號而執行所述工作調整。
  24. 如申請專利範圍第23項所述的記憶體系統，其中所述記憶體裝置更包括時脈樹，所述時脈樹被配置成利用所述寫入時脈產生用於輸出讀取資料的讀取時脈，且所述工作監測器更被配置成進一步將藉由監測所述讀取時脈的工作而產生的第二監測資訊提供至所述記憶體控制器。
  25. 如申請專利範圍第24項所述的記憶體系統，其中所述工作控制器被進一步配置成自所述記憶體裝置接收所述讀取時脈及所述第二監測資訊，並基於所述讀取時脈及所述第二監測資訊中的至少一者產生第二工作控制訊號以調整所述記憶體裝置內的所述讀取時脈的所述工作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998020B1 (en) * 2020-05-05 2021-05-04 Realtek Semiconductor Corporation Memory system and memory access interface device thereof
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058233A1 (en) * 2003-09-12 2005-03-17 Huy Nguyen System and method for adaptive duty cycle optimization
US6933759B1 (en) * 2004-02-05 2005-08-23 Texas Instruments Incorporated Systems and methods of performing duty cycle control
US7994834B2 (en) * 2008-09-22 2011-08-09 Hynix Semiconductor Inc. Duty cycle corrector and clock generator having the same
TW201239634A (en) * 2011-03-30 2012-10-01 Mediatek Inc Memory controller and memory system
TW201310916A (zh) * 2011-08-26 2013-03-01 Nanya Technology Corp 接收機電路、補償電路、與產生具有50%工作週期之輸出信號之方法
CN107112052A (zh) * 2014-11-06 2017-08-29 高通股份有限公司 用于焊盘信号监视的负载隔离

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058233A1 (en) * 2003-09-12 2005-03-17 Huy Nguyen System and method for adaptive duty cycle optimization
US6933759B1 (en) * 2004-02-05 2005-08-23 Texas Instruments Incorporated Systems and methods of performing duty cycle control
US7994834B2 (en) * 2008-09-22 2011-08-09 Hynix Semiconductor Inc. Duty cycle corrector and clock generator having the same
TW201239634A (en) * 2011-03-30 2012-10-01 Mediatek Inc Memory controller and memory system
TW201310916A (zh) * 2011-08-26 2013-03-01 Nanya Technology Corp 接收機電路、補償電路、與產生具有50%工作週期之輸出信號之方法
CN107112052A (zh) * 2014-11-06 2017-08-29 高通股份有限公司 用于焊盘信号监视的负载隔离

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