KR20020083586A - 캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법 - Google Patents

캘리브레이션 될 소정의 클럭신호를 선택하는클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로및 소정의 클럭신호를 선택하는 방법 Download PDF

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Abstract

데이터 스트로브 신호가 인에이블 되기 이전에는 반도체 메모리 장치 내부의 소정의 클럭신호를 선택하여 캘리브레이션 회로에 공급하고, 데이터 스트로브 신호가 인에이블 되면 상기 인에이블된 데이터 스트로브 신호를 캘리브레이션 회로에 공급하는 클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로 및 클럭선택방법을 개시한다. 상기 클럭선택방법에 따라 동작하는 상기 반도체 메모리 입력회로는, 복수 개의 입력버퍼들, 클럭선택회로, 캘리브레이션 회로 및 복수 개의 데이터레지스터를 구비한다. 상기 클럭선택회로는, 공급전원이 최초로 공급되었을 때로부터 일정한 시간구간동안 소정의 제1로직레벨을 유지하다가, 상기 시간구간 후에는 상기 제1로직레벨과 반대되는 제2로직레벨을 갖는 선택신호를 수신한다. 상기 클럭선택회로는, 상기 선택신호가 제1로직레벨일 경우에는 상기 클럭신호를 선택하여 상기 제1클럭신호로 출력하고, 상기 선택신호가 제2로직레벨일 경우에는 상기 데이터스트로브 신호를 선택하여 상기 제1클럭신호로 출력한다.

Description

캘리브레이션 될 소정의 클럭신호를 선택하는 클럭선택회로를 구비하는 반도체 메모리 장치의 입력회로 및 소정의 클럭신호를 선택하는 방법{A input circuit of semiconductor memory device including clock selection circuit for selecting predetermined clock signal to be calibrated and the method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 입력회로에 관한 것이다.
설계 기술 및 공정 기술이 발전되어 감에 따라, 제조되는 메모리의 동작 주파수도 더불어 증가하게 되었다. 메모리의 동작 주파수가 증가하면, 입력데이터에 대한 셋업/홀드 윈도우(setup/hold window)가 줄어들게 된다. 이를 개선하기 위하여, DDR(Double Data Rate) SDRAM의 경우 데이터 스트로브(data strobe) 신호를 이용하여 트래킹하는 방법 등이 고안되었다.
도 1은 종래의 반도체 메모리 장치의 입력회로(100)를 나타내는 회로도이다.
도 1을 참조하면, 복수 개의 입력버퍼들(101 내지 107), 캘리브레이션 회로(109) 및 복수 개의 데이터 레지스터들(111 내지 115)을 구비한다.
반도체 메모리 장치의 입력회로(100)는, 복수 개의 입력데이터(D0 내지 Di)가 소정의 시간 내에 해당하는 레지스터(111 내지 115)에 각각 저장되도록 하는 것이 주어진 임무 중의 하나이다.
캘리브레이션 회로(109)는, 서로 다른 지연특성을 동일하게 하는 신호전달회로(출원번호 10-2000-0035335 참조)이다. 캘리브레이션 회로(109)는, 데이터스트로브 신호(DQS)를 수신하고, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터(D0, D1 내지 Di)와 동기가 일치되도록 데이터스트로브 신호(DQS)를 조절한 제어클럭신호(controlling clock signal)를 출력한다.
반도체 메모리 장치에 입력되는 입력데이터(D0, D1 내지 Di)는, 회로 및 각 소자들의 배치특성 때문에 서로 다른 지연시간을 가지고 해당 레지스터에 전달되며, 캘리브레이션 회로(109)에서는 상기 입력데이터를 해당 레지스터에 저장하게 하는 제어클럭신호를 데이터스트로브 신호(DQS)를 이용하여 생성한다. 상기 제어클럭신호는, 입력데이터가 적절한 순간에 해당되는 레지스터에 저장되도록, 상기 입력데이터와 동기가 일치되도록 조정된 신호이다.
캘리브레이션 회로(109)의 출력신호를 이용하면, 입력되는 복수 개의 데이터(D0 내지 Di)를 정확하게 해당되는 레지스터(register)에 저장할 수 있다.
데이터 스트로브 신호(DQS)는, 쓰기 명령(write command, 미도시)신호가 활성화되었을 때 인에이블되는 신호이므로, 첫 번째 쓰기 동작 이전에는 발생되지 않게 된다. 따라서, 데이터스트로브 신호(DQS)는, 전원이 온(on)된 직후부터 첫 쓰기 동작까지 아무런 변화가 일어나지 않는다. 따라서, 입력데이터를 적절한 시간에 해당되는 레지스터(111 내지 115)에 저장하는데 사용하는 제어클럭신호를, 상기 데이터스트로브 신호(DQS)를 이용하여 캘리브레이션 회로(109)에서 생성할 수 없게되는 단점이 있다.
따라서 본 발명이 이루고자 하는 제1기술적 과제는, 전원이 최초로 켜진 후로부터 데이터스트로브 신호가 인에이블(enable) 되기까지 반도체 메모리 장치의 입력회로가 오동작 하는 것을 방지하기 위한 클럭선택회로를 구비하는 반도체 메모리 입력회로를 제공하는데 있다.
본 발명이 이루고자 하는 제2기술적 과제는, 전원이 최초로 켜진 후로부터 데이터스트로브 신호가 인에이블 되기까지 반도체 메모리 장치의 입력회로가 오동작하지 않도록, 상기 반도체 메모리 장치의 입력회로에서 사용하는 클럭신호의 선택방법을 제공하는데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치의 입력회로(100)를 나타내는 회로도이다.
도 2는 본 발명에 따른 반도체 메모리 장치의 입력회로의 실시 예를 나타내는 회로도이다.
도 3은 본 발명에 따른 반도체 메모리 장치의 입력회로에 대한 동작을 시간별로 구분한 타임다이어그램이다.
상기 제1기술적 과제를 달성하기 위한 본 발명에 따르면, 상기 반도체 메모리 입력회로는, 복수 개의 입력버퍼들, 클럭선택회로, 캘리브레이션 회로 및 복수 개의 데이터레지스터를 구비한다.
상기 복수 개의 입력버퍼들은, 해당 입력데이터를 각각 버퍼링(buffering)한다. 상기 클럭선택회로는, 전원이 최초로 공급되었을 때로부터 소정의 시간구간동안 소정의 제1로직레벨을 유지하다가, 상기 시간구간 후에는 상기 제1로직레벨과 논리적으로 반대되는 제2로직레벨을 갖는 선택신호를 수신한다. 상기 클럭선택회로는, 상기 수신된 선택신호의 로직레벨에 따라 데이터스트로브 신호 및 소정의 클럭신호를 선택하여 제1클럭신호로 출력한다. 상기 클럭선택회로는, 상기 클럭신호의 반전신호 및/또는 기준신호를 더 수신할 수 있다.
상기 캘리브레이션 회로는, 상기 제1클럭신호를 수신하고, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터와 동기가 일치되도록 상기 제1클럭신호를 조절한 제어클럭신호(controlling clock signal)를 출력한다. 상기 복수 개의 데이터 레지스터들은, 상기 제어클럭신호에 응답하여 상기 입력데이터 중 해당하는 입력데이터를 각각 저장한다.
상기 소정의 시간구간은, 전원이 최초로 공급되었을 때로부터 MRS(Node Register Set)가 소정의 값으로 세팅(setting)될 때까지의 시간이거나, 전원이 최초로 공급되었을 때로부터 데이터 스트로브 신호가 인에이블 되기까지의 시간인 것이 바람직하다.
상기 클럭선택회로는, 상기 선택신호가 제1로직레벨인 경우에는 상기 클럭신호를 선택하여 상기 제1클럭신호로 출력하고, 상기 선택신호가 제2로직레벨인 경우에는 상기 데이터스트로브 신호를 선택하여 상기 제1클럭신호로 출력한다. 상기 제1로직레벨은 논리하이(logic high) 상태이고, 상기 제2로직레벨은 논리로우(logic low) 상태인 것이 바람직하다.
상기 클럭선택회로는, 제1피모스 트랜지스터, 제1버퍼, 제1엔모스 트랜지스터, 제2버퍼, 제1인버터, 제1낸드게이트 및 제2낸드게이트를 구비한다.
상기 제1피모스 트랜지스터는, 일단이 일 공급전압에 연결되고, 게이트가 상기 선택신호에 연결된다. 상기 제1버퍼는, 일 입력단자에 상기 데이터 스트로브 신호가 인가되고, 다른 일 입력단자에 상기 기준전압이 인가되며, 상기 제1피모스 트랜지스터의 다른 일단으로부터 공급되는 전류에 따라 동작이 제어된다. 상기 제1엔모스 트랜지스터는, 일단이 상기 제1버퍼의 출력단자에 연결되고, 다른 일단이 다른 일 공급전압에 연결되며, 게이트에 상기 선택신호가 인가된다.
상기 제2버퍼는, 일 입력단자에 상기 소정의 클럭신호가 인가되고, 다른 일 입력단자에 상기 클럭신호의 반전신호가 인가된다. 상기 제1인버터는, 입력단자가 상기 제1버퍼의 출력단자에 연결된다. 상기 제1낸드게이트는, 상기 선택신호 및 상기 제2버퍼의 출력신호에 응답한다. 상기 제2낸드게이트는, 상기 제1인버터의 출력신호 및 상기 제1낸드게이트의 출력신호에 응답하여 상기 제1클럭신호를 출력한다.
상기 제2기술적 과제를 달성하기 위한 본 발명에 따르면, 상기 클럭신호 선택방법은, 선택신호에 따라 데이터스트로브 신호와 소정의 클럭신호 중에서 하나의 신호를 선택하여 제1클럭신호로서 출력하는 클럭선택회로 및 상기 제1클럭신호를수신하고, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터와 동기가 일치되도록 상기 제1클럭신호를 조절한 제어클럭신호를 출력하는 캘리브레이션 회로를 구비하는 반도체 메모리 장치의 입력회로에서 상기 선택신호의 로직레벨에 따라 상기 제1클럭신호로서 출력될 신호를 선택하는 클럭신호 선택방법에 있어서,
반도체 메모리 장치의 입력회로의 동작을 소정의 시간구간으로 서로 구별하는 단계;
데이터스트로브 신호 및 소정의 클럭신호를 수신하는 단계;
전원이 최초로 공급되었을 때로부터의 시간을 계산하여 상기 시간구간 내의 경우에는 상기 클럭신호를 선택하는 단계; 및
상기 단계에서의 판단 결과 상기 시간구간을 경과한 경우에는 상기 데이터스트로브 신호를 선택하는 단계를 구비한다.
상기 소정의 시간구간은, 전원이 최초로 공급되었을 때로부터 MRS가 소정의 값으로 세팅될 때까지의 시간이거나, 전원이 최초로 공급되었을 때로부터 데이터 스트로브 신호가 인에이블 되기까지의 시간인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명에 따른 반도체 메모리 장치의 입력회로의 실시 예를 나타내는 회로도이다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치의 입력회로(200)는, 복수 개의 입력버퍼들(203 내지 207), 클럭선택회로(210), 캘리브레이션 회로(209) 및 복수 개의 데이터레지스터(221 내지 225)를 구비한다.
입력버퍼들(203 내지 207)을 통하여 입력되는 입력데이터는, 캘리브레이션 회로(209)의 출력신호에 따라 복수 개의 데이터레지스터(221 내지 225) 중 해당하는 데이터레지스터에 각각 저장된다.
캘리브레이션 회로(209)는, 서로 다른 지연특성을 동일하게 하는 신호전달회로이다. 캘리브레이션 회로(209)는, 클럭선택회로(210)의 출력신호(SCLK)를 수신하고, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터(D0, D1 내지 Di)와 동기가 일치되도록 출력신호(SCLK)를 조절한 제어클럭신호를 출력한다.
반도체 메모리 장치에 입력되는 입력데이터(D0, D1 내지 Di)는, 회로 및 각 소자들의 배치특성 때문에 서로 다른 지연시간을 가지고 해당 레지스터에 전달되며, 캘리브레이션 회로(209)에서는 상기 입력데이터를 해당 레지스터에 저장하게 하는 제어클럭신호를 출력신호(SCLK)를 이용하여 생성한다. 상기 제어클럭신호는, 입력데이터가 적절한 순간에 해당되는 레지스터에 저장되도록, 상기 입력데이터와 동기가 일치되도록 조정된 신호이다.
캘리브레이션 회로(209)의 출력신호를 이용하면, 입력되는 복수 개의 데이터(D0 내지 Di)를 정확하게 해당되는 레지스터(register)에 저장할 수 있다.
클럭선택회로(210)는, 제1피모스트랜지스터(213), 제1버퍼(211), 제1엔모스트랜지스터(214), 제2버퍼(212), 제1인버터(215), 제1낸드게이트(16) 및 제2낸드게이트(217)를 구비한다.
제1피모스트랜지스터는(213), 일단이 전원공급전압(Vdd)에 연결되고, 게이트가 선택신호(CL1)에 연결된다. 제1버퍼(211)는, 일 입력단자에 데이터스트로브 신호(DQS)가 인가되고, 다른 일 입력단자에 기준전압(Vref)이 인가되며, 제1피모스트랜지스터(213)의 다른 일단으로부터 공급되는 전류에 따라 동작이 제어된다. 제1엔모스트랜지스터(214)는, 일단이 제1버퍼(211)의 출력단자에 연결되고, 다른 일단이 접지전압(Vss)에 연결되며, 게이트에 선택신호(CL1)가 인가된다.
제2버퍼(212)는, 일 입력단자에 클럭신호(CLK)가 인가되고, 다른 일 입력단자에 클럭신호의 반전신호(CLKB)가 인가된다. 제1인버터(21)는, 입력단자가 제1버퍼(211)의 출력단자에 연결된다. 제1낸드게이트(216)는, 선택신호(CL1) 및 제2버퍼(212)의 출력신호에 응답한다. 제2낸드게이트(217)는, 제1인버터(215)의 출력신호 및 제1낸드게이트(216)의 출력신호에 응답하여 제1클럭신호(SCLK)를 출력한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 입력회로에 대한 동작을 시간별로 구분한 타임다이어그램이다.
도 3을 참조하면, 전원이 온(on)되어 소정의 시간(약 200 mu s) 동안의 비동작(non operation)기간을 거친 후로부터 프리차지(PRECHARGE) 되고 MRS(Mode Register Set)가 소정의 값으로 세팅될 때까지, 신호(CL1)의 값이 하이상태("H")를 유지함을 알 수 있다. 상기 MRS가 소정의 값으로 세팅되면, 신호(CL1)의 값이 로우상태("L")로 변화되며, 이 때에 비로소 명령신호(COMMAND) 및 쓰기 명령신호(WR)도 활성화된다.
도 2 및 도 3을 참조하여 본 발명에 따른 반도체 메모리 장치의 입력회로에 대하여 설명한다.
클럭선택회로(210)는, 전원이 최초로 공급되었을 때로부터 일정한 시간구간동안(200 mu s) 소정의 제1로직레벨(CL1="H")을 유지하다가, 상기 시간구간 후에는 제1로직레벨(CL1="H")과 반대되는 제2로직레벨(CL1="L")을 갖는 선택신호(CL1)를 수신한다. 클럭선택회로(210)는, 선택신호(CL1)가 제1로직레벨(CL1="H")일 경우에는 클럭신호(CLK)를 선택하여 제1클럭신호(SCLK)로 출력하고, 선택신호(CL1)가 제2로직레벨(CL1="L")일 경우에는 데이터스트로브 신호(DQS)를 선택하여 제1클럭신호(SCLK)로 출력한다.
캘리브레이션 회로(209)는, 상기 제1클럭신호(SCLK)를 수신하여, 입력데이터(D0, D1 내지 Di)와 수신된 제1클럭신호(SCLK)의 동기를 일치시키는 캘리브레이션을 한 후 제어클럭신호를 출력한다. 상기 캘리브레이션 회로(209)의 제어클럭신호에 따라 상기 입력버퍼를 통해 입력되는 입력데이터를 해당하는 레지스터에 저장하면, 고속화된 반도체 메모리 장치의 셋업/홀드 윈도우가 작은 경우에도 에러 없이 상기 입력데이터를 저장할 수 있다.
도 2에 도시된 기준전압(Vref) 및 클럭신호(CLK)의 반전신호(CLKB)는, 경우에 따라서 사용되지 않을 수도 있다.
상술한 바와 같이, 본 발명에 따른 클럭선택회로를 구비하는 반도체 메모리 입력회로 및 상기 반도체 메모리 입력회로에서 사용하는 클럭신호 선택방법은, 서로 다른 지연시간을 가지고 입력되는 입력데이터를, 반도체 메모리 장치의 동작이 이루어지는 시간구간에 관계없이, 정확하게 레지스터에 저장할 할 수 있는 장점이 있다.

Claims (8)

  1. 해당 입력데이터를 각각 버퍼링(buffering)하는 복수 개의 입력버퍼들;
    선택신호에 따라 데이터스트로브 신호(data strobe signal) 및 소정의 클럭신호 중에서 하나의 신호를 선택하여 제1클럭신호로서 출력하는 클럭선택회로;
    상기 제1클럭신호를 수신하고, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터와 동기가 일치되도록 상기 제1클럭신호를 조절한 제어클럭신호(controlling clock signal)를 출력하는 캘리브레이션 회로; 및
    상기 제어클럭신호에 응답하여, 상기 입력데이터 중 해당하는 입력데이터를 각각 저장하는 복수 개의 데이터 레지스터들을 구비하며,
    상기 선택신호는,
    전원이 최초로 공급되었을 때로부터 소정의 시간구간동안 제1로직레벨을 유지하다가, 상기 시간구간 후에는 상기 제1로직레벨과 반대되는 논리의 제2로직레벨을 가지는 신호이고,
    상기 클럭선택회로는,
    상기 선택신호가 제1로직레벨인 경우에는 상기 클럭신호를 선택하여 상기 제1클럭신호로 출력하고, 상기 선택신호가 제2로직레벨인 경우에는 상기 데이터스트로브 신호를 선택하여 상기 제1클럭신호로 출력하는 회로인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  2. 제1항에 있어서, 상기 클럭선택회로는,
    일단이 일 공급전압에 연결되고, 게이트가 상기 선택신호에 연결된 제1피모스 트랜지스터;
    일 입력단자에 상기 데이터 스트로브 신호가 인가되고, 다른 일 입력단자에 상기 기준전압이 인가되며, 상기 제1피모스 트랜지스터의 다른 일단으로부터 공급되는 전류에 따라 동작이 제어되는 제1버퍼;
    일단이 상기 제1버퍼의 출력단자에 연결되고, 다른 일단이 다른 일 공급전압에 연결되며, 게이트에 상기 선택신호가 인가되는 제1엔모스 트랜지스터;
    일 입력단자에 상기 소정의 클럭신호가 인가되고, 다른 일 입력단자에 상기 클럭신호의 반전신호가 인가되는 제2버퍼;
    입력단자에 상기 제1버퍼의 출력단자가 연결된 제1인버터;
    상기 선택신호 및 상기 제2버퍼의 출력신호에 응답하는 제1낸드게이트; 및
    상기 제1인버터의 출력신호 및 상기 제1낸드게이트의 출력신호에 응답하여 상기 제1클럭신호를 출력하는 제2낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  3. 제2항에 있어서, 상기 소정의 시간구간은,
    전원이 최초로 공급되었을 때로부터 MRS(Node Register Set)가 소정의 값으로 세팅(setting)될 때까지의 시간인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  4. 제2항에 있어서, 상기 소정의 시간구간은,
    전원이 최초로 공급되었을 때로부터 데이터 스트로브 신호가 인에이블(enable) 되기까지의 시간인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  5. 제3항 또는 제4항에 있어서, 상기 제1로직레벨은,
    논리하이(logic high) 이고,
    상기 제2로직레벨은,
    논리로우(logic low)인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  6. 선택신호에 따라 데이터스트로브 신호와 소정의 클럭신호 중에서 하나의 신호를 선택하여 제1클럭신호로서 출력하는 클럭선택회로 및 상기 제1클럭신호를 수신하고, 상기 제1클럭신호를 캘리브레이션하여, 입력되는 패스(path)에 따라 서로 다른 지연시간을 가지고 입력되는 입력데이터와 동기를 일치시키도록 한 제어클럭신호(controlling clock signal)를 출력하는 캘리브레이션 회로를 구비하는 반도체 메모리 장치의 입력회로에서 상기 선택신호의 로직레벨에 따라 상기 제1클럭신호로서 출력될 신호를 선택하는 클럭신호 선택방법에 있어서,
    반도체 메모리 장치의 입력회로의 동작을 소정의 시간구간으로 서로 구별하는 단계;
    데이터스트로브 신호 및 소정의 클럭신호를 수신하는 단계;
    전원이 최초로 공급되었을 때로부터의 시간을 계산하여 상기 시간구간 내의 경우에는 상기 클럭신호를 선택하는 단계; 및
    상기 단계에서의 판단 결과 상기 시간구간을 경과한 경우에는 상기 데이터스트로브 신호를 선택하는 단계를 구비하는 것을 특징으로 하는 클럭신호 선택방법.
  7. 제6항에 있어서, 상기 소정의 시간구간은,
    전원이 최초로 공급되었을 때로부터 MRS가 소정의 값으로 세팅될 때까지의 시간인 것을 특징으로 하는 클럭신호 선택방법.
  8. 제6항에 있어서, 상기 소정의 시간구간은,
    전원이 최초로 공급되었을 때로부터 데이터 스트로브 신호가 인에이블 되기까지의 시간인 것을 특징으로 하는 클럭신호 선택방법.
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